JPH0730126A

JPH0730126A - 半導体装置

Info

Publication number: JPH0730126A
Application number: JP5193069A
Authority: JP
Inventors: Hiroaki Okubo; 宏明大窪
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1993-07-08
Filing date: 1993-07-08
Publication date: 1995-01-31

Abstract

(57)【要約】【目的】薄膜トランジスタのチャネル領域をシールド
して誤動作を防止する。チャネル領域とシールド領域と
の間に目合わせずれの生じないようにする。【構成】ゲート電極を構成する多結晶シリコン膜１７
上にゲート酸化膜１８を形成し、その上に、チャネル領
域２０ａ、ｐ型拡散領域２０ｂ（ソース・ドレイン領
域）を構成する多結晶シリコン膜２０、絶縁膜２１およ
びシールド領域を構成する多結晶シリコン膜２２の３層
膜を形成し、この３層膜を１回のフォトリソグラフィ工
程によりパターニングする。多結晶シリコン膜２２は、
薄膜トランジスタのソース領域の電位（電源電位）に固
定される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体装置に関し、特
に、完全ＣＭＯＳ型スタティックＲＡＭのように薄膜ト
ランジスタを含んで構成される半導体装置に関する。

【０００２】

【従来の技術】従来、薄膜トランジスタを利用したスタ
ティックＲＡＭ（以下、ＳＲＡＭと記す）のメモリセル
として、２個のトランスファＭＯＳＦＥＴと２個のドラ
イバＭＯＳＦＥＴ、そして負荷素子として２個の薄膜ト
ランジスタを使ったものが知られている。これは、例え
ば１９９１年インターナショナル・エレクトロン・デバ
イセズ・ミーティング・テクニカル・ダイジェスト４８
１頁〜４８４頁（International Electron Devices Mee
ting, technical digest, pp.481-484）等で公知であ
る。同文献に記載された従来技術について、図３、図４
（ａ）、（ｂ）、図５、図１３および図１４（ａ）、
（ｂ）を参照して以下に説明する。

【０００３】図４（ａ）、（ｂ）は、ＳＲＡＭの単位セ
ルをＭＯＳＦＥＴ部［（ａ）］と薄膜トランジスタ部
［（ｂ）］とに分けて描いた平面レイアウト図であり、
図３は、図４のＭＯＳＦＥＴ部［（ａ）］の上に薄膜ト
ランジスタ部［（ｂ）］を重ねた、実際の単位セル構造
の平面レイアウト図である。また、図５にはＳＲＡＭ単
位セルの回路図が示されている（なお、図３乃至図５
は、本願発明の実施例に関するものであるが、これらの
図は、従来例の場合と同様であるので、従来例の説明に
流用することにする）。図１３、図１４は、従来例を示
す図であって、図１３は、図３、図４におけるＡ−Ａ′
線での断面図であり、図１４の（ａ）は、図３、図４の
Ｂ−Ｂ′線での断面図である。

【０００４】ＳＲＡＭ単位セルは、図５に示されるよう
に、相補のデータ線ＤＬ１、ＤＬ２と１組のワード線Ｗ
Ｌ１、ＷＬ２との交差部において、２個のｎチャネルト
ランジスタのトランスファＭＯＳＦＥＴＱｔ１、Ｑｔ２
と、２個のｎチャネルトランジスタのドライバＭＯＳＦ
ＥＴＱｄ１、Ｑｄ２と、２個のｐチャネルの薄膜トラン
ジスタＱｐ１、Ｑｐ２とから構成されている。ドライバ
ＭＯＳＦＥＴのソース領域は接地電圧線Ｖ_SSに接続さ
れ、薄膜トランジスタのソース領域は電源電圧線Ｖ_CCに
接続されている。

【０００５】ここでは、薄膜トランジスタは、図１３、
図１４（ａ）に示されるように、ボトムゲート型に形成
されている。即ち、薄膜トランジスタのゲート電極を構
成する多結晶シリコン膜１７が、層間絶縁膜１５上に形
成され、その上にゲート酸化膜１８を介して多結晶シリ
コン膜２０が形成されており、この多結晶シリコン膜２
０内にチャネル領域２０ａと、ソース・ドレインを構成
するｐ型拡散領域２０ｂが形成されている。

【０００６】ゲート電極となる多結晶シリコン膜１７、
ドレインとなる多結晶シリコン膜２０は、それぞれ接続
孔１６、１９を介して、ドライバＭＯＳＦＥＴのゲート
電極に接続されている。これによって４つのトランジス
タＱｄ１、Ｑｄ２、Ｑｐ１およびＱｐ２からなるフリッ
プフロップが構成される。さらに、多結晶シリコン膜２
０は、ソース領域としてのｐ型拡散領域２０ｂの延長部
がｐ型拡散領域２０ｃとしてセルアレイ内の電源電圧線
になっており、この拡散領域２０ｃは、図１４（ｂ）に
示されるように、セルアレイの周囲で接続孔２５内に形
成されたタングステンプラグ２６を介して、電源電圧を
与えられたＡｌ配線２７ｂに接続されている。

【０００７】図１５、図１６（ａ）、（ｂ）には、図３
〜図５に示されたＳＲＡＭ単位セルをトップゲート型薄
膜トランジスタを使って構成した場合の断面図が示され
ている。断面は、図１３、図１４と同様に、図３、図４
におけるＡ−Ａ′線での断面が図１５に、Ｂ−Ｂ′線で
の断面が図１６（ａ）に示されている。この場合、層間
絶縁膜１５上に形成された多結晶シリコン膜３２に、チ
ャネル領域３２ａ、ｐ型拡散領域３２ｂがそれぞれ設け
られる。チャネル領域３２ａ上にはゲート酸化膜３３を
介してゲート電極となる多結晶シリコン膜３５が形成さ
れている。また多結晶シリコン膜３２のうち一部はｐ型
拡散領域３２ｃとして電源電圧線となっており、セルア
レイの周囲で図１６（ｂ）に示すように、タングステン
プラグ２６を介してＡｌ配線２７ｂに接続され、電源電
圧が供給されている。

【０００８】ところで、素子の微細化が進み、層間が薄
膜化されてくると、内部配線による電界が薄膜トランジ
スタのチャネルに及ぼす影響が問題になってくる。例え
ば、前述の例の場合、図１３、図１４に示すボトムゲー
ト型では、チャネル領域直上にあるデータ線ＤＬ１、Ｄ
Ｌ２であるＡｌ配線２７ａによる電界が問題となる。即
ち、薄膜トランジスタＱｐ１はソースを電源電圧に固定
したｐチャネルトランジスタのトランジスタであるた
め、データ線（２７ａ）とドレインが接地レベルにある
場合、チャネル領域２０ａとデータ線（２７ａ）との間
の層間絶縁膜２３が薄いと、データ線（２７ａ）からの
電界によりソース・ドレイン間にパンチスルー性のリー
ク電流が誘発される。さらにこの層間絶縁膜が充分に薄
く、データ線（２７ａ）からの電界が強くなると、薄膜
トランジスタＱｐ１は常にオン状態になってしまう。こ
れら薄膜トランジスタの特性劣化は、ＳＲＡＭにおいて
はセルの誤動作、歩留り低下の原因となる。また、図１
５、図１６に示すトップゲート型のＳＲＡＭにおいても
同様に、チャネル領域直下にあって接地電圧線Ｖ_SSとな
るタングステンシリサイド膜１４からの電界の影響が問
題となる。

【０００９】このような内部配線からの電界の影響を防
ぐ手段として、例えば、特開昭６２−２７７７４７号公
報に示されるようなシールド領域を設けるものが知られ
ている。以下、図１７を参照して、シールド領域を採用
したこの従来技術について説明する。シリコン基板４０
上の絶縁膜４４中にｎチャネルとｐチャネルの薄膜トラ
ンジスタが構成されている。即ち、絶縁膜４４中にｎチ
ャネルトランジスタのチャネル領域４２ａ、ｐチャネル
トランジスタのチャネル領域４２ｂが形成されており、
その上に第２の多結晶シリコン膜４３によるゲート電極
が設けられている。ここでは、シリコン基板４０からの
電界がチャネル領域４２ａ、４２ｂに影響を与えないよ
うに、チャネル領域４２ａ、４２ｂとシリコン基板との
間に第１の多結晶シリコン膜４１ａ、４１ｂが設けられ
ている。そして第１の多結晶シリコン膜４１ａは、接地
電位に電位が固定され、第２の多結晶シリコン膜４１ｂ
は電源電位に電位が固定されて、それぞれｎチャネルト
ランジスタ、ｐチャネルトランジスタのソース電位と同
電位となっている。このため、第１の多結晶シリコン膜
４１ａ、４１ｂはシリコン基板からの電界に対してシー
ルド領域として働き、チャネル領域４２ａ、４２ｂが外
部からの電界の影響を受けることのないようにしてい
る。

【００１０】

【発明が解決しようとする課題】上述した第１、第２の
従来例（図１３乃至図１６に示した従来例）では、薄膜
トランジスタのチャネル領域が絶縁膜を介して信号配線
等と対向するものであったため、半導体装置が微細化さ
れたときに誤動作を起こす恐れの大きいものであった。
これに対し、第３の従来例（図１７に示した従来例）で
は、薄膜トランジスタのチャネル領域のゲート電極の反
対側、即ちチャネル領域の背面にソース電位に固定され
たシールド領域を設けているので、上述の問題は一応解
決されている。しかしながら、この第３の従来例には以
下のような問題点があった。

【００１１】まず、第３の従来例では、チャネル領域と
シールド領域とを別々のフォトリソグラフィ工程におい
てパターニングしているため、装置が微細化されたとき
には両者間に位置合わせずれが生じ易くなる。そして、
位置合わせにずれの生じた場合、シールド領域がチャネ
ル領域からずれてしまい、内部配線からの電界を完全に
遮断できず、また薄膜トランジスタの特性を変動させ、
特性のばらつきを増大させてしまう。また、この位置合
わせのずれを見込んでシールド領域を大きく設定するこ
とが考えられるが、これは微細化の傾向に逆行するもの
であって採用することはできない。さらに、第３の従来
例は、シールド領域を形成するためのフォトリソグラフ
ィ工程が新たに追加されるものであるため、製造コスト
の増加の増加を招くものであった。

【００１２】

【課題を解決するための手段】本発明による半導体装置
は、ゲート電極（１７、３５）と、該ゲート電極上また
はゲート電極下にゲート絶縁膜（１８、３３）を介して
配置された、チャネル領域（２０ａ、３２ａ）およびソ
ース・ドレイン領域（２０ｂ、ｃ、３２ｂ、ｃ）を構成
する半導体層（２０、３２）とを有する薄膜トランジス
タと、前記半導体層（２０、３２）の前記ゲート電極の
反対側に絶縁膜（２１、３１）を介して配置された、前
記半導体層と同一形状で一定の電位に固定された導電膜
（２２、３０）と、を備えたものである。そして、好ま
しくは、前記半導体層（２０、３２）、前記絶縁膜（２
１、３１）および前記導電膜（２２、３０）は、同一の
フォトリソグラフィ工程によりパターニングされて形成
されたものである。

【００１３】

【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１、図２（ａ）、（ｂ）は、本発明の第
１の実施例を示す半導体装置の断面図である。本実施例
は、薄膜トランジスタを負荷素子として用いたＳＲＡＭ
にかかるものであり、その単位セルの回路図は図５、平
面レイアウト図は図３、図４（ａ）、（ｂ）にそれぞれ
示されている。図１は、図３、図４におけるＡ−Ａ′線
での断面図であり、図２（ａ）は、図３、図４における
Ｂ−Ｂ′線での断面図である。

【００１４】図１、図２（ａ）に示されるように、シリ
コン基板上に形成されたＭＯＳＦＥＴＱｔ１、Ｑｄ２お
よび接地電圧線となるタングステンシリサイド膜１４の
上に層間絶縁膜１５を介してボトムゲート型の薄膜トラ
ンジスタＱｐ１が形成されている。薄膜トランジスタの
チャネル領域２０ａは、ゲート電極となる多結晶シリコ
ン膜１７上にゲート酸化膜１８を介して形成された三層
膜、即ち多結晶シリコン膜２０、絶縁膜２１、多結晶シ
リコン膜２２から構成される三層膜のうちの多結晶シリ
コン膜２０のゲート電極上に位置する領域に設けられて
いる。多結晶シリコン膜２０において、チャネル領域２
０ａ以外の部分は不純物拡散により低抵抗化され、ソー
ス・ドレインとなるｐ型拡散領域２０ｂ、電源電圧線と
なるｐ型拡散領域２０ｃとなっている。

【００１５】また、多結晶シリコン膜２２は、不純物拡
散により低抵抗の導電膜となっており、図２（ｂ）に示
されるように、セルアレイの周囲で電源電圧線であるｐ
型拡散領域２０ｃと共に接続孔２５内のタングステンプ
ラグ２６を介してＡｌ配線２７ｂに接続され、該配線２
７ｂより電源電圧が供給されている。これによってソー
ス電位に固定された多結晶シリコン膜２２は、シールド
領域として機能し、データ線ＤＬ１となるＡｌ配線２７
ａからの電界がチャネル領域２０ａに及ぶのを防ぐ。こ
のシールド領域は、前述の三層膜のまま多結晶シリコン
膜２０とともにパターニングされ、形成されるので、チ
ャネル領域２０ａに対する位置合わせずれが発生するこ
とはなく、チャネル領域２０ａを常にシールド領域で完
全に覆うことができ、常に安定したシールドの効果を得
ることができる。また、シールド領域のパターンに、チ
ャネル領域を完全に覆うためのマージンを設定する必要
はなくなり、装置の微細化にも適した構造となってい
る。

【００１６】次に、本実施例の製造方法について、図６
（ａ）、（ｂ）、図７、図８を参照して説明する。ま
ず、図６（ａ）に示されるように、ｎ型のシリコン基板
１上のメモリセル形成領域にｐ型ウェル２を形成した
後、基板表面に選択酸化により素子分離用の、膜厚３０
００Å〜６０００Åのフィールド酸化膜３を形成する。
ここで、ｐ型ウェルは、エネルギー５０〜１５０ｋｅ
Ｖ、ドーズ量５Ｅ１２〜３Ｅ１３ｃｍ^-2のボロンのイオ
ン注入の後、１０００〜１２００℃にて押し込み処理を
行って形成する。ｐ型ウェル２中のフィールド酸化膜３
直下には、ｐ型チャネルストッパ４が形成される。これ
は、選択酸化の直前或いは直後に５Ｅ１２〜２Ｅ１３ｃ
ｍ^-2程度のボロンイオンを注入することにより形成され
る。

【００１７】続いて、熱酸化により膜厚１００〜２００
Åのゲート酸化膜５を形成した後、ゲート酸化膜５のウ
ェットエッチングにより所定の箇所にダイレクトコンタ
クト孔６を開孔し、続いて多結晶シリコン膜７、タング
ステンシリサイド膜８によりＭＯＳトランジスタのゲー
ト電極を形成する。このゲート電極およびフィールド酸
化膜３をマスクに、エネルギー２０〜６０ｋｅＶ、ドー
ズ量１Ｅ１３〜３Ｅ１３ｃｍ^-2でリンのイオン注入を行
い、ＬＤＤ構造ＭＯＳＦＥＴの低濃度ｎ型拡散層９を形
成した後、厚さ１０００〜３０００Åの酸化膜のサイド
ウォール１０を設け、続いてエネルギー３０〜７０ｋｅ
Ｖ、ドーズ１Ｅ１５〜１Ｅ１６ｃｍ^-2でヒ素のイオン注
入を行い、ソース・ドレイン領域となる高濃度ｎ型拡散
層１１を形成する。

【００１８】次に、図６（ｂ）に示されるように、ＭＯ
ＳＦＥＴ上に酸化膜による層間絶縁膜１２を形成し、接
地電圧線となる膜厚１０００〜２０００Åのタングステ
ンシリサイド膜１４を形成する。このタングステンシリ
サイド膜１４は、図２（ａ）に示されるように、セル内
所定の箇所で層間絶縁膜１２に開孔された接続孔１３を
介してドライバＭＯＳＦＥＴＱｄ１およびＱｄ２のソー
ス側の高濃度ｎ型拡散層１１に接続され、該領域に接地
電位を供給する。続いて、全面に層間絶縁膜１５を形成
し、該層間絶縁膜１５に接続孔１６を開孔した後、５０
０〜１０００Åの多結晶シリコン膜１７を堆積する。多
結晶シリコン膜１７を、エネルギー３０〜５０ｋｅＶ、
ドーズ量１Ｅ１２〜１Ｅ１４のリンのイオン注入によっ
てｎ型化した後、パターニングして薄膜トランジスタの
ゲート電極を形成する。このゲート電極（多結晶シリコ
ン膜１７）の一端は、接続孔１６によって、ＭＯＳＦＥ
Ｔのゲート電極に接続されている。その後、ＣＶＤ法に
より薄膜トランジスタのゲート酸化膜１８を１００〜３
００Åの厚さに全面に堆積する。

【００１９】次に、図７に示されるように、ゲート酸化
膜１８のウェットエッチングにより所定の箇所に接続孔
１９を設けた後、全面に３００〜１０００Åの多結晶シ
リコン膜２０、５００〜１５００Åの酸化膜である絶縁
膜２１、１０００〜１５００Åの多結晶シリコン膜２
２、から構成される三層膜を形成する。ここで、多結晶
シリコン膜２０は、５５０℃のＬＰＣＶＤで形成された
アモルファスシリコン膜を６００℃、５〜１０時間のア
ニール処理で結晶化することにより形成される。続い
て、この三層膜上にフォトレジストパターン（図示な
し）を形成し、これをマスクに異方性エッチングを行っ
て、三層膜をパターン化する。ここで、薄膜トランジス
タのチャネル領域２０ａのシールド領域となる多結晶シ
リコン膜２２は、チャネル領域のパターニング時に、同
時にパターニングされるため、シールド領域形成用のリ
ソグラフィー工程を追加する必要はなく、製造コストの
増大を抑えることができる。

【００２０】次に、エネルギー２０〜４０ｋｅＶ、ドー
ズ量１Ｅ１４〜１Ｅ１６ｃｍ^-2のＢＦ₂ のイオン注入に
より、多結晶シリコン膜２２だけにドーピングを行い、
これを低抵抗化する。さらにフォトレジストパターン
（図示なし）をマスクにエネルギー５０〜１２０ｋｅ
Ｖ、ドーズ量１Ｅ１４〜１Ｅ１６ｃｍ^-2でボロンのイオ
ン注入を行い、多結晶シリコン膜２２、絶縁膜２１を通
して多結晶シリコン膜２０のうちチャネル領域２０ａ以
外の部分にボロンをドープして、薄膜トランジスタのソ
ース・ドレインとなるｐ型拡散領域２０ｂおよび電源電
圧線となるｐ型拡散領域２０ｃを形成する。

【００２１】次に、図８に示されるように、ＢＰＳＧ膜
からなる層間絶縁膜２３を全面に形成した後、所定の場
所に接続孔２４を開孔し、ＣＶＤ法によりタングステン
を堆積し、エッチバックを行って接続孔２４内に埋設さ
れたタングステンプラグ２６を形成した後、Ａｌ配線２
７ａを形成して本実施例の半導体装置の製作が完了す
る。ここで、ＢＰＳＧ膜のリフローのために行われる８
５０〜９００℃のアニール処理より、ＢＰＳＧ膜中のボ
ロン、リンが膜外部へ拡散することが考えられるが、薄
膜トランジスタのチャネル領域上部は、シールド用の多
結晶シリコン膜２２で完全に覆われているため、これら
の不純物がチャネル領域に侵入することはない。

【００２２】次に、図９、図１０（ａ）、（ｂ）を参照
して本発明の第２の実施例について説明する。この実施
例は、トップゲート型の薄膜トランジスタを含むＳＲＡ
Ｍにかかるものである。本実施例の場合もＳＲＡＭ単位
セルの平面レイアウト図、回路図は、それぞれ図３、図
４（ａ）、（ｂ）および図５に示された第１の実施例の
ものと同様である。図９、図１０（ａ）に示されるよう
に、層間絶縁膜１５上にタングステンシリサイド膜３
０、絶縁膜３１、多結晶シリコン膜３２からなる三層膜
のパターンが形成されており、その上にゲート酸化膜３
３を介してゲート電極となる多結晶シリコン膜３５が設
けられている。

【００２３】薄膜トランジスタのチャネル領域３２ａ
は、ゲート電極直下の多結晶シリコン膜３２中に形成さ
れており、また多結晶シリコン膜３２のうちチャネル領
域３２ａ以外の部分は、不純物拡散により低抵抗化され
て、ソース・ドレインとなるｐ型拡散領域３２ｂ、電源
電圧線となるｐ型拡散領域３２ｃとなっている。タング
ステンシリサイド膜３０は、ｐ型拡散領域３２ｃと共
に、図１０（ｂ）に示されるように、セルアレイの周囲
において、接続孔２５内のタングステンプラグ２６によ
りＡｌ配線２７ｂに接続され、電源電圧が供給されてい
る。従って、ソース電位に固定されたタングステンシリ
サイド膜３０は、シールド領域として、接地電圧線であ
るタンスグステンシリサイド膜１４からの電界を遮断
し、その影響がチャネル領域３２ａへ及ぶのを防いでい
る。このシールド領域は、三層膜として多結晶シリコン
膜３２と共にパターニングされ、形成されるので、前述
の実施例と同様に、常に安定したシールドの効果を得る
ことができる。また、本実施例では、多結晶シリコン膜
３２へのドーピングをゲート電極をマスクとしたイオン
注入によって行うことができ、ソース・ドレイン領域と
なるｐ型拡散領域３２ｂをゲート電極に対してセルフア
ラインに形成できる利点がある。

【００２４】次に、第２の実施例の製造方法の一例を、
図１１および図１２を参照して説明する。まず、図１１
に示されるように、前述の実施例と同様に基板上にフィ
ールド酸化膜３、ＭＯＳＦＥＴ、接地電圧線としてのタ
ングステンシリサイド膜１４等を順次形成し、さらに全
面に酸化膜或いはＢＰＳＧ膜による層間絶縁膜１５を形
成する。続いて全面に膜厚１０００〜２０００Åのタン
グステンシリサイド膜３０、膜厚１０００〜２５００Å
のＣＶＤ酸化膜からなる絶縁膜３１を順次堆積した後、
接続孔２８を開孔する。続いて全面に酸化膜を１０００
〜１５００Åの厚さに堆積した後エッチバックを行っ
て、接続孔２８の内壁にサイドウォール２９を形成す
る。このとき、絶縁膜３１はエッチバックのオーバーエ
ッチングにより５００〜１５００Åに膜減りする。ま
た、タングステンシリサイド膜３０は絶縁膜で完全に覆
われている。

【００２５】次に、図１２に示されるように、全面に膜
厚３００〜１０００Åの多結晶シリコン膜３２を形成す
る。この多結晶シリコン膜３２は前述の実施例と同様に
アモルファスシリコン膜の結晶化によって形成する。続
いて、このタングステンシリサイド膜３０、絶縁膜３
１、多結晶シリコン膜３２からなる三層膜上にフォトレ
ジストパターン（図示なし）を形成し、これをマスクと
して異方性エッチングを行い、三層膜をパターニングす
る。その後、ＣＶＤ酸化膜によりゲート酸化膜３３を形
成し、ウェットエッチングにより所定の箇所に接続孔３
４を設ける。しかる後、多結晶シリコン膜３５を堆積し
これをパターニングして薄膜トランジスタのゲート電極
を形成する。ゲート電極の一端は、接続孔２８を介して
ＭＯＳトランジスタのゲート電極と接続される。

【００２６】次に、この多結晶シリコン膜３５をマスク
にエネルギー２０〜５０ｋｅＶ、ドーズ量１Ｅ１４〜１
Ｅ１６ｃｍ^-2にてＢＦ₂ のイオン注入を行い、チャネル
領域３２ａを除く多結晶シリコン膜３２を高濃度にｐ型
化し、ソース・ドレイン領域となるｐ型拡散領域３２ｂ
および電源電圧線となるｐ型拡散領域３２ｃを形成す
る。このとき同時に多結晶シリコン膜３５にもドーピン
グが行われ、ｐ型に低抵抗化される。以下、前述の実施
例と同様に、薄膜トランジスタ上に層間絶縁膜２３を形
成し、接続孔２４、２５を開孔した後、接続孔内をタン
グステンプラグ２６で埋め込み、Ａｌ配線２７ａ、２７
ｂを形成すれば、本実施例の半導体装置の製作が完了す
る。

【００２７】本実施例では、ソース・ドレイン領域がゲ
ートに対してセルフアラインに形成できるため、トラン
ジスタの特性のばらつきが少なくなる。また、導電膜に
金属シリサイドを使用しているため、低抵抗化のための
ドーピングが不要となる。さらに、ゲート電極へのドー
ピングがソース・ドレインへのドーピング時に同時に行
えるという利点もある。

【００２８】以上好ましい実施例について説明したが、
本発明はこれら実施例に限定されるものではなく、特許
請求の範囲に記載された本願発明の要旨内において各種
の変更が可能である。例えば、薄膜トランジスタのゲー
ト電極やチャネル領域を多結晶シリコン以外の、シリサ
イドやアモルファスシリコン等によって構成することが
でき、また、薄膜トランジスタをＳＲＡＭ以外の半導体
装置にも適用することができる。

【００２９】

【発明の効果】以上説明したように、本発明は、薄膜ト
ランジスタのチャネル領域およびソース・ドレイン領域
を構成する半導体層とこのチャネル領域をシールドする
導電膜とを同一のフォトリソグラフィ工程により同一の
パターンに構成したものであるので、本発明によれば、
製造上の位置合わせずれが生じることがなく、チャネル
領域を常にシールド領域により覆うようにすることがで
きるため、薄膜トランジスタの特性変動、特性ばらつき
を抑え、安定したシールド効果を得ることができる。ま
た、シールド領域について、チャネル領域に対するマー
ジンを見込む必要がないため、本発明により、微細化に
適した素子構造を得ることができる。さらに、シールド
領域は、チャネル領域のパターニング時に同時にパター
ニングされるものであり、シールド領域形成用のリソグ
ラフィー工程を省略することができるので、製造コスト
を削減することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示すＳＲＡＭの断面
図。

【図２】本発明の第１の実施例を示すＳＲＡＭの断面
図。

【図３】本発明の第１の実施例のＳＲＡＭ単位セルの平
面レイアウト図。

【図４】本発明の第１の実施例のＳＲＡＭ単位セルの平
面レイアウト図。

【図５】本発明の第１の実施例のＳＲＡＭ単位セルの回
路図。

【図６】本発明の第１の実施例のＳＲＡＭの製造工程を
示す工程断面図。

【図７】本発明の第１の実施例のＳＲＡＭの製造工程を
示す工程断面図。

【図８】本発明の第１の実施例のＳＲＡＭの製造工程を
示す工程断面図。

【図９】本発明の第２の実施例を示すＳＲＡＭの断面
図。

【図１０】本発明の第２の実施例を示すＳＲＡＭの断面
図。

【図１１】本発明の第２の実施例のＳＲＡＭの製造工程
を示す工程断面図。

【図１２】本発明の第２の実施例のＳＲＡＭの製造工程
を示す工程断面図。

【図１３】第１の従来例によるＳＲＡＭの断面図。

【図１４】第１の従来例によるＳＲＡＭの断面図。

【図１５】第２の従来例によるＳＲＡＭの断面図。

【図１６】第２の従来例によるＳＲＡＭの断面図。

【図１７】第３の従来例の断面図。

【符号の説明】

１ｎ型シリコン基板２ｐ型ウェル３フィールド酸化膜４ｐ型チャネルストッパ５、１８、３３ゲート酸化膜６ダイレクトコンタクト孔７、１７、２０、２２、３２、３５多結晶シリコン膜８、１４、３０タングステンシリサイド膜９低濃度ｎ型拡散層１０、２９サイドウォール１１高濃度ｎ型拡散層１２、１５、２３層間絶縁膜１３、１６、１９、２４、２５、２８、３４接続孔２０ａ、３２ａチャネル領域２０ｂ、３２ｂｐ型拡散領域（ソース・ドレイン領
域）２０ｃ、３２ｃｐ型拡散領域（電源電圧線）２１、３１、４４絶縁膜２６タングステンプラグ２７ａＡｌ配線（データ線ＤＬ１、ＤＬ２）２７ｂＡｌ配線（電源電圧線）４０シリコン基板４１ａ、４１ｂ第１の多結晶シリコン膜４２ａｎチャネルトランジスタのチャネル領域４２ｂｐチャネルトランジスタのチャネル領域４３第２の多結晶シリコン膜４５メタル配線

フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所 9056−4ＭＨ０１Ｌ 29/78 ３１１Ｃ

Claims

【特許請求の範囲】

【請求項１】ゲート電極と、該ゲート電極上または該
ゲート電極下にゲート絶縁膜を介して配置された、チャ
ネル領域およびソース・ドレイン領域を構成する半導体
層とを有する薄膜トランジスタと、前記半導体層の前記ゲート電極の反対側に絶縁膜を介し
て配置された、前記半導体層と同一形状で一定の電位に
固定された導電膜と、を備えた半導体装置。
【請求項２】前記半導体層、前記絶縁膜および前記導
電膜は、同一フォトリソグラフィ工程によってパターニ
ングされていることを特徴とする請求項１記載の半導体
装置。
【請求項３】前記半導体層が多結晶シリコンにより構
成されていることを特徴とする請求項１記載の半導体装
置。
【請求項４】前記薄膜トランジスタが、ＭＯＳトラン
ジスタが作り込まれている半導体基板上に配置されてい
ることを特徴とする請求項１記載の半導体装置。