JPH065712B2 - 垂直方向に集積した半導体装置を形成する方法 - Google Patents
垂直方向に集積した半導体装置を形成する方法Info
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- JPH065712B2 JPH065712B2 JP61182877A JP18287786A JPH065712B2 JP H065712 B2 JPH065712 B2 JP H065712B2 JP 61182877 A JP61182877 A JP 61182877A JP 18287786 A JP18287786 A JP 18287786A JP H065712 B2 JPH065712 B2 JP H065712B2
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
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- H10W20/01—Manufacture or treatment
- H10W20/031—Manufacture or treatment of conductive parts of the interconnections
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- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は全般的にＣＭＯＳトランジスタの製造、更に具
体的に云えば、積重ねＣＭＯＳトランジスタの製造に関
する。
体的に云えば、積重ねＣＭＯＳトランジスタの製造に関
する。
従来の技術及び問題点 集積回路技術が進歩するにつれて、集積密度を高くし、
１平方センチあたりの消費電力を少なくすると共に、種
々の技術の両立性を持たせる要求が高まっている。高い
集積密度は、普通は装置を縮小することによって達成さ
れるが、その為にはＥ−ビーム製版法、反応性イオン・
エッチング、過渡的なアニーリング等の非常に高級な処
理技術が必要である。普通、ＣＭＯＳ構造を用いて消費
電力を小さくするが、この構造では、ＣＭＯＳの対のプ
ルアップ装置を相補形負荷装置に置き換えることが出来
る。
１平方センチあたりの消費電力を少なくすると共に、種
々の技術の両立性を持たせる要求が高まっている。高い
集積密度は、普通は装置を縮小することによって達成さ
れるが、その為にはＥ−ビーム製版法、反応性イオン・
エッチング、過渡的なアニーリング等の非常に高級な処
理技術が必要である。普通、ＣＭＯＳ構造を用いて消費
電力を小さくするが、この構造では、ＣＭＯＳの対のプ
ルアップ装置を相補形負荷装置に置き換えることが出来
る。
ＶＬＳＩ用の集積密度を高くすることは、主に装置の寸
法のスケールダウンによって達成される。寸法のスケー
ルダウンを行なう１つの方法は、能動層を互いに上下に
積重ね、その中の装置を構成することにより、チップを
「垂直方向に」集積化することである。これは普通「積
重ねＣＭＯＳ」装置と呼ばれており、ＣＭＯＳの対にあ
るｐチヤンネル・トランジスタをｎチヤンネル・トラン
ジスタの上に積重ねる。積重ねＣＭＯＳ装置の概観が、
ユニベルシテ・カトリク・ドウ・ルーベン・ファキュル
テ・デ・シアンス・アプリケ、１９８４年９月号、第４
７頁乃至第６５頁所載のＪ．Ｐ．コリンジの論文「ＳＯ
Ｉ及び３Ｄ集積回路用の装置価値を持つ材料としてのレ
ーザによる再結晶化合シリコン」（J.P.Colinge,“Lase
r Recrystallized……”Universite Catholique De Lou
vain Faculte Des Sciences Appliquees,September１９
８４、ｐｐ．４７−６５）及びＩＥＥＥエレクトロニッ
ク・デバイセズ・レターズ、第４２７２頁（１９８３
年）所載のＣ．Ｅ．チェン，Ｈ．Ｗ．ラム、Ｓ．Ｄ．
Ｓ．マリー、Ｒ．Ｆ．ピニゾットの論文(C.E.Chen.et a
l,IEEE Electron Dev.Lett.４，２７２（１９８３）に
みられる。
法のスケールダウンによって達成される。寸法のスケー
ルダウンを行なう１つの方法は、能動層を互いに上下に
積重ね、その中の装置を構成することにより、チップを
「垂直方向に」集積化することである。これは普通「積
重ねＣＭＯＳ」装置と呼ばれており、ＣＭＯＳの対にあ
るｐチヤンネル・トランジスタをｎチヤンネル・トラン
ジスタの上に積重ねる。積重ねＣＭＯＳ装置の概観が、
ユニベルシテ・カトリク・ドウ・ルーベン・ファキュル
テ・デ・シアンス・アプリケ、１９８４年９月号、第４
７頁乃至第６５頁所載のＪ．Ｐ．コリンジの論文「ＳＯ
Ｉ及び３Ｄ集積回路用の装置価値を持つ材料としてのレ
ーザによる再結晶化合シリコン」（J.P.Colinge,“Lase
r Recrystallized……”Universite Catholique De Lou
vain Faculte Des Sciences Appliquees,September１９
８４、ｐｐ．４７−６５）及びＩＥＥＥエレクトロニッ
ク・デバイセズ・レターズ、第４２７２頁（１９８３
年）所載のＣ．Ｅ．チェン，Ｈ．Ｗ．ラム、Ｓ．Ｄ．
Ｓ．マリー、Ｒ．Ｆ．ピニゾットの論文(C.E.Chen.et a
l,IEEE Electron Dev.Lett.４，２７２（１９８３）に
みられる。
積重ねＣＭＯＳ装置は最初にｎチヤンネル領域のパター
ンを定めることによって製造するのが普通である。次
に、ｎチヤンネル領域の上にゲート酸化物を形成した
後、第１の多結晶シリコン層を設けて、ｎチヤンネル装
置及び種々の相互接続部の第１層を形成する。次にその
上に多結晶材料の第２層をデポジットする。第２の多結
晶層のパターンを定めて、第２層のｐチヤンネル・トラ
ンジスタのソース及びドレインを形成すると共に、第１
層のｎチヤンネル・トランジスタの選ばれたものの上に
そのｐチヤンネル領域をも形成する。ｎチヤンネル・ト
ランジスタのゲートはｐチヤンネル装置と共通である。
最後の処理工程は、金属の相互接続部のパターンを定め
て、種々の積重ねられた装置を所定の回路に相互接続す
ることである。積重ねＣＭＯＳを使うと、相互接続部及
び接点孔の数が減少する。然し、メタライズ・パターン
を設ける為に余分の処理工程が必要である。積重ねＣＭ
ＯＳ回路に相互接続部を形成する為に必要な工程の数を
少なくする処理方法を提供することが望ましい。積重ね
ＣＭＯＳ装置は一般的に米国特許出願番号第５０５５３
４号（出願人番号ＴＩ−９５６７）及び同第６５６０５
５号（同ＴＩ−１００００）に記載されている。
ンを定めることによって製造するのが普通である。次
に、ｎチヤンネル領域の上にゲート酸化物を形成した
後、第１の多結晶シリコン層を設けて、ｎチヤンネル装
置及び種々の相互接続部の第１層を形成する。次にその
上に多結晶材料の第２層をデポジットする。第２の多結
晶層のパターンを定めて、第２層のｐチヤンネル・トラ
ンジスタのソース及びドレインを形成すると共に、第１
層のｎチヤンネル・トランジスタの選ばれたものの上に
そのｐチヤンネル領域をも形成する。ｎチヤンネル・ト
ランジスタのゲートはｐチヤンネル装置と共通である。
最後の処理工程は、金属の相互接続部のパターンを定め
て、種々の積重ねられた装置を所定の回路に相互接続す
ることである。積重ねＣＭＯＳを使うと、相互接続部及
び接点孔の数が減少する。然し、メタライズ・パターン
を設ける為に余分の処理工程が必要である。積重ねＣＭ
ＯＳ回路に相互接続部を形成する為に必要な工程の数を
少なくする処理方法を提供することが望ましい。積重ね
ＣＭＯＳ装置は一般的に米国特許出願番号第５０５５３
４号（出願人番号ＴＩ−９５６７）及び同第６５６０５
５号（同ＴＩ−１００００）に記載されている。
問題点を解決する為の手段及び作用 ここで説明する方法は、積重ねＣＭＯＳ半導体装置を形
成する方法である。この方法は最初に多結晶シリコンの
ゲート及びポリシリコンの種々の相互接続部を持つ第１
層の複数個のトランジスタを基板の上に形成することを
含む。次に第１層の選ばれたトランジスタの上に第２層
のトランジスタを形成し、第１層のトランジスタのゲー
トは関連する第２層のトランジスタと共通にする。次に
第２層のトランジスタをカプセルに封じし、第１層の残
っている露出したシリコン面を２珪化チタンで珪化し
て、その導電度を高める。その後、最後の相互接続パタ
ーンを形成する。
成する方法である。この方法は最初に多結晶シリコンの
ゲート及びポリシリコンの種々の相互接続部を持つ第１
層の複数個のトランジスタを基板の上に形成することを
含む。次に第１層の選ばれたトランジスタの上に第２層
のトランジスタを形成し、第１層のトランジスタのゲー
トは関連する第２層のトランジスタと共通にする。次に
第２層のトランジスタをカプセルに封じし、第１層の残
っている露出したシリコン面を２珪化チタンで珪化し
て、その導電度を高める。その後、最後の相互接続パタ
ーンを形成する。
本発明の別の実施例では、最初に基板の上にゲート酸化
物をデポジツトした後、第２層のポリシリコンを形成す
ることにより、第２層のトランジスタ及びマスクが形成
される。次に第２層のポリシリコンの中にチヤンネル領
域を画定し、それに隣接してソース及びドレイン領域を
画定する。次に基板を酸化物マスク層で覆い、そのパタ
ーンを定める。酸化物マスク層並びに第２のポリシリコ
ン層の内、パターンの中に画定されていない部分を除去
し、その下にある第１層のシリコン区域を露出する。次
に周縁を側壁酸化物で覆って、第２層のトランジスタを
完全にカプセル封じし、その後、露出したシリコン区域
を珪化過程にかけて、その上に２珪化チタンを形成す
る。
物をデポジツトした後、第２層のポリシリコンを形成す
ることにより、第２層のトランジスタ及びマスクが形成
される。次に第２層のポリシリコンの中にチヤンネル領
域を画定し、それに隣接してソース及びドレイン領域を
画定する。次に基板を酸化物マスク層で覆い、そのパタ
ーンを定める。酸化物マスク層並びに第２のポリシリコ
ン層の内、パターンの中に画定されていない部分を除去
し、その下にある第１層のシリコン区域を露出する。次
に周縁を側壁酸化物で覆って、第２層のトランジスタを
完全にカプセル封じし、その後、露出したシリコン区域
を珪化過程にかけて、その上に２珪化チタンを形成す
る。
本発明並びにその利点が更に完全に理解される様に、次
に図面について説明する。
に図面について説明する。
実施例 第１図にはスタチック・ランダム・アクセス・メモリ
（ＳＲＡＭ）の典型的なメモリ・セルの回路図が示され
ている。ＳＲＡＭセルは単にこの発明の積重ねＣＭＯＳ
装置及び製造方法を例示することにすぎない。ＳＲＡＭ
セルの基本的な記憶素子はｎチヤンネル・トランジスタ
Ｔ１及びｎチヤンネル・トランジスタＴ２で構成され
る。トランジスタＴ１，Ｔ２のソースをアースに結合
し、トランジスタＴ１のドレインを節１０に結合し、ト
ランジスタＴ２のドレインを節１２に結合する。ｐチヤ
ンネル・トランジスタＴ３のドレインを節１０に接続
し、そのソースをＶｃｃに結合する。ｐチヤンネル・ト
ランジスタＴ４のドレインを節１２に接続し、そのソー
スをＶｃｃに接続する。トランジスタＴ１及びＴ３のゲ
ートを節１２に接続し、トランジスタＴ２，Ｔ４のゲー
トを節１０に接続する。
（ＳＲＡＭ）の典型的なメモリ・セルの回路図が示され
ている。ＳＲＡＭセルは単にこの発明の積重ねＣＭＯＳ
装置及び製造方法を例示することにすぎない。ＳＲＡＭ
セルの基本的な記憶素子はｎチヤンネル・トランジスタ
Ｔ１及びｎチヤンネル・トランジスタＴ２で構成され
る。トランジスタＴ１，Ｔ２のソースをアースに結合
し、トランジスタＴ１のドレインを節１０に結合し、ト
ランジスタＴ２のドレインを節１２に結合する。ｐチヤ
ンネル・トランジスタＴ３のドレインを節１０に接続
し、そのソースをＶｃｃに結合する。ｐチヤンネル・ト
ランジスタＴ４のドレインを節１２に接続し、そのソー
スをＶｃｃに接続する。トランジスタＴ１及びＴ３のゲ
ートを節１２に接続し、トランジスタＴ２，Ｔ４のゲー
トを節１０に接続する。
トランジスタＴ１，Ｔ３が１つのトランジスタ対を形成
し、トランジスタＴ２，Ｔ４が２番目のトランジスタ対
を形成する。各々のトランジスタ対は積重ねＣＭＯＳ装
置として製造される。情報が節１０又は１２に記憶され
る。この情報は相補形である。節１０に記憶された情報
がｎチヤンネル・トランジスタＴ５を介してビット線１
４に出力される。節１２の情報がｎチヤンネル・トラン
ジスタＴ６を介して反転ビット線１６に出力される。ト
ランジスタＴ５，Ｔ６のゲートがワード線１８に接続さ
れる。
し、トランジスタＴ２，Ｔ４が２番目のトランジスタ対
を形成する。各々のトランジスタ対は積重ねＣＭＯＳ装
置として製造される。情報が節１０又は１２に記憶され
る。この情報は相補形である。節１０に記憶された情報
がｎチヤンネル・トランジスタＴ５を介してビット線１
４に出力される。節１２の情報がｎチヤンネル・トラン
ジスタＴ６を介して反転ビット線１６に出力される。ト
ランジスタＴ５，Ｔ６のゲートがワード線１８に接続さ
れる。
装置を製造する際、トランジスタ対は「垂直方向」に集
積する。即ち、トランジスタＴ３を物理的にトランジス
タＴ１の真上に配置し、トランジスタＴ４を物理的にト
ランジスタＴ２の真上に配置する。種々の相互接続部等
のパターンを定める為に、多数のパターンぎめ層が必要
である。普通に積重ねたＣＭＯＳ装置では、トランジス
タＴ１，Ｔ２のソースに対する相互接続部及びワード線
１８の他にトランジスタＴ１，Ｔ２，Ｔ５，Ｔ６が、単
一層内に製造される。次の製造工程で、トランジスタＴ
３，Ｔ４をトランジスタＴ１，Ｔ２の上に形成し、その
後導電層を形成して、トランジスタＴ３，Ｔ４のソース
を相互接続する。最後の製造工程は、ビット線及びＶ
ｃｃ及びＶｓｓに対する種々の相互接続部を形成するこ
とを必要とする。後で説明するが、ｐチヤンネル・トラ
ンジスタＴ３，Ｔ４を製造した後、それらを隔離し、多
結晶シリコン（ポリシリコン）の線の上に２珪化チタン
を形成するセルファライン過程により、ワード線１８の
導電度を高める。トランジスタＴ３，Ｔ４を隔離しない
場合、珪化過程は、ｐチヤンネル・トランジスタのドレ
イン・ソース及びゲートを隔離する為に別の製版工程を
必要とする。この発明の方法では、ポリシリコンの相互
接続部を珪化する前に、トランジスタＴ３，Ｔ４が隔離
され、この為、セルファライン珪化過程を用いて積重ね
ＣＭＯＳ装置を製造するのに必要な工程の総数が減少す
る。
積する。即ち、トランジスタＴ３を物理的にトランジス
タＴ１の真上に配置し、トランジスタＴ４を物理的にト
ランジスタＴ２の真上に配置する。種々の相互接続部等
のパターンを定める為に、多数のパターンぎめ層が必要
である。普通に積重ねたＣＭＯＳ装置では、トランジス
タＴ１，Ｔ２のソースに対する相互接続部及びワード線
１８の他にトランジスタＴ１，Ｔ２，Ｔ５，Ｔ６が、単
一層内に製造される。次の製造工程で、トランジスタＴ
３，Ｔ４をトランジスタＴ１，Ｔ２の上に形成し、その
後導電層を形成して、トランジスタＴ３，Ｔ４のソース
を相互接続する。最後の製造工程は、ビット線及びＶ
ｃｃ及びＶｓｓに対する種々の相互接続部を形成するこ
とを必要とする。後で説明するが、ｐチヤンネル・トラ
ンジスタＴ３，Ｔ４を製造した後、それらを隔離し、多
結晶シリコン（ポリシリコン）の線の上に２珪化チタン
を形成するセルファライン過程により、ワード線１８の
導電度を高める。トランジスタＴ３，Ｔ４を隔離しない
場合、珪化過程は、ｐチヤンネル・トランジスタのドレ
イン・ソース及びゲートを隔離する為に別の製版工程を
必要とする。この発明の方法では、ポリシリコンの相互
接続部を珪化する前に、トランジスタＴ３，Ｔ４が隔離
され、この為、セルファライン珪化過程を用いて積重ね
ＣＭＯＳ装置を製造するのに必要な工程の総数が減少す
る。
第２に図は１つの対Ｔ１−Ｔ３で構成された積重ねＣＭ
ＯＳ装置の製造方法の１つの工程の断面図が示されてい
る。ＣＭＯＳ集積回路を普通に製造する場合、半導体材
料の薄いウエーハは、第２図に参照数字２０で示す様
に、一方の導電型であって、最初に厚い酸化物層によっ
てマスクされる。その後、「モート」を形成する為に導
電度に影響を与える不純物を拡散すべき区域だけを露出
する様なパターンで、酸化物を除去する。次に基板２０
を適当な温度に於ける所望の不純物の拡散にかけ、所望
の滲透及び濃度が達成された後、モートの上に酸化物を
再成長させる。ウエーハを拡散用の環境から取出す。こ
の方法の酸化物の成長並びに拡散工程により、フィール
ド酸化物と呼ぶシリコンの表面絶縁層２２が得られ、こ
うして後で、薄いメタライズ層を適用する時、装置の普
通の動作中に発生するどんな電界も、絶縁層をわざと薄
くした所以外の半導体素子の部分の動作に悪影響しない
様に、十分な厚さを持つ層を作る。
ＯＳ装置の製造方法の１つの工程の断面図が示されてい
る。ＣＭＯＳ集積回路を普通に製造する場合、半導体材
料の薄いウエーハは、第２図に参照数字２０で示す様
に、一方の導電型であって、最初に厚い酸化物層によっ
てマスクされる。その後、「モート」を形成する為に導
電度に影響を与える不純物を拡散すべき区域だけを露出
する様なパターンで、酸化物を除去する。次に基板２０
を適当な温度に於ける所望の不純物の拡散にかけ、所望
の滲透及び濃度が達成された後、モートの上に酸化物を
再成長させる。ウエーハを拡散用の環境から取出す。こ
の方法の酸化物の成長並びに拡散工程により、フィール
ド酸化物と呼ぶシリコンの表面絶縁層２２が得られ、こ
うして後で、薄いメタライズ層を適用する時、装置の普
通の動作中に発生するどんな電界も、絶縁層をわざと薄
くした所以外の半導体素子の部分の動作に悪影響しない
様に、十分な厚さを持つ層を作る。
フィールド酸化物層２２を形成した後、モートの上に薄
い酸化物層を形成し、その後薄い窒化物層を形成する。
その後、窒化物層のパターンを定めて、第１層のトラン
ジスタのゲート区域を画定し、ソース及びドレイン領域
を露出する。次に砒素を打込み、その後のアニーリング
工程により、ｎ＋＋ソース領域２４及びｎ＋＋ドレイン
領域２６を形成する。次に、この後の酸化工程を用い
て、ソース２４及びドレイン２６の酸化物層の厚さを厚
くする。その後窒化物層を除去する。
い酸化物層を形成し、その後薄い窒化物層を形成する。
その後、窒化物層のパターンを定めて、第１層のトラン
ジスタのゲート区域を画定し、ソース及びドレイン領域
を露出する。次に砒素を打込み、その後のアニーリング
工程により、ｎ＋＋ソース領域２４及びｎ＋＋ドレイン
領域２６を形成する。次に、この後の酸化工程を用い
て、ソース２４及びドレイン２６の酸化物層の厚さを厚
くする。その後窒化物層を除去する。
ソース及びドレイン領域２４，２６を形成した後、基板
の上に約１５００Åの厚さに薄いポリシリコン層を形成
する。この薄いポリシリコン層とその下にあってドレイ
ン領域２６を覆っている酸化物層の中に接点３０を形成
し、その後に別のポリシリコン層をデポジットして、厚
さを約５０００Åに増加する。このポリシリコン層を
「第１のポリシリコン層」と呼ぶ。次に９５０℃で、Ｐ
ＯＣｌ３の源から燐を拡散して、ポリシリコン層をｎ＋
にドープすることにより、第１のポリシリコン層をドー
プする。この第１のポリシリコン層のパターンを定め
て、ゲート３２と、１つのトランジスタのドレインと第
１層の別のトランジスタのゲートの間のドレイン・ゲー
ト間延長部３４とを形成するが、これは後で更に説明す
る。ドレイン・ゲート間延長部３４が第１図の節１０，
１２の一方を構成する。その中にゲート３２とドレイン
・ゲート間延長部３４を形成した第１のポリシリコン層
は、その中にワード線１８を形成する層をも構成する。
これは後で第７図について更に説明する。
の上に約１５００Åの厚さに薄いポリシリコン層を形成
する。この薄いポリシリコン層とその下にあってドレイ
ン領域２６を覆っている酸化物層の中に接点３０を形成
し、その後に別のポリシリコン層をデポジットして、厚
さを約５０００Åに増加する。このポリシリコン層を
「第１のポリシリコン層」と呼ぶ。次に９５０℃で、Ｐ
ＯＣｌ３の源から燐を拡散して、ポリシリコン層をｎ＋
にドープすることにより、第１のポリシリコン層をドー
プする。この第１のポリシリコン層のパターンを定め
て、ゲート３２と、１つのトランジスタのドレインと第
１層の別のトランジスタのゲートの間のドレイン・ゲー
ト間延長部３４とを形成するが、これは後で更に説明す
る。ドレイン・ゲート間延長部３４が第１図の節１０，
１２の一方を構成する。その中にゲート３２とドレイン
・ゲート間延長部３４を形成した第１のポリシリコン層
は、その中にワード線１８を形成する層をも構成する。
これは後で第７図について更に説明する。
第１のポリシリコン層のパターンを定めた後、第３図に
示す様に、基板の上に第２のゲート酸化物層３６を形成
する。第２のゲート酸化物層３６はゲート３２の厚さが
約６００Åであり、ソース及びドレイン領域２４，２６
を夫々覆う酸化物とフィールド酸化物層２２の厚さもそ
れに対応して厚くなる。その後、基板全体の上に約１５
００Åの厚さに第２のポリシリコン層３８をドープす
る。次に硼素を打込むことにより、第２のポリシリコン
層３８を軽くドープしてｐ形層を形成する。ポリシリコ
ン層３８は同形層であって、ゲート２８、フィールド酸
化物層２２及び延長部３０の間に低い領域が形成され、
これらはゲート３２の上のポリシリコン層３８の部分よ
りも若干低い。
示す様に、基板の上に第２のゲート酸化物層３６を形成
する。第２のゲート酸化物層３６はゲート３２の厚さが
約６００Åであり、ソース及びドレイン領域２４，２６
を夫々覆う酸化物とフィールド酸化物層２２の厚さもそ
れに対応して厚くなる。その後、基板全体の上に約１５
００Åの厚さに第２のポリシリコン層３８をドープす
る。次に硼素を打込むことにより、第２のポリシリコン
層３８を軽くドープしてｐ形層を形成する。ポリシリコ
ン層３８は同形層であって、ゲート２８、フィールド酸
化物層２２及び延長部３０の間に低い領域が形成され、
これらはゲート３２の上のポリシリコン層３８の部分よ
りも若干低い。
第２のポリシリコン層３８をドープした後、基板の表面
に硼素含浸酸化物の平面化層を回転付着して、平面上の
層を形成する。平面状にした硼素含浸酸化物が、ドレイ
ン領域２６の上の区域４０に約１５００Åの比較的厚い
層、及びソース領域２４の上に比較的厚い部分４２を形
成する。ゲート３２の上には、約５００Åの厚さを持つ
一層薄い領域４４が形成される。ドレイン・ゲート間延
長部３４の上にある部分も薄い領域である。
に硼素含浸酸化物の平面化層を回転付着して、平面上の
層を形成する。平面状にした硼素含浸酸化物が、ドレイ
ン領域２６の上の区域４０に約１５００Åの比較的厚い
層、及びソース領域２４の上に比較的厚い部分４２を形
成する。ゲート３２の上には、約５００Åの厚さを持つ
一層薄い領域４４が形成される。ドレイン・ゲート間延
長部３４の上にある部分も薄い領域である。
平面状にした硼素含浸酸化物を回転付着した後、基板を
異方性プラズマ・エッチにかけて、薄い部分４４をエッ
チングによって除き、第４図に示す様に、ｎ＋ゲート３
２の真上の第２のポリシリコン層３８を露出する。この
エッチは、夫々ドレイン領域２６及びソース領域２４の
真上にある部分４０，４２の硼素含浸酸化物層を残す様
に制御される。次に基板を３０分間約９５０℃の温度に
することにより、部分４０，４２にある硼素を第２のポ
リシリコン層３８へ熱的に駆動する。これによってドレ
イン領域２６の真上のｐ＋領域４６及びソース領域２４
の真上のｐ＋領域４８が形成される。ｐ＋領域４６，４
８がｐチヤンネル領域５０を画定し、このｐチヤンネル
領域がｎ＋ゲート３２の真上にあり、第２のゲート酸化
物層３６によって隔てられている。この過程は１９８４
年９月２８日付けの米国特許出願番号６５６０５６号
（対応日本出願、特願昭６０−２１４３６２）に記載さ
れている。
異方性プラズマ・エッチにかけて、薄い部分４４をエッ
チングによって除き、第４図に示す様に、ｎ＋ゲート３
２の真上の第２のポリシリコン層３８を露出する。この
エッチは、夫々ドレイン領域２６及びソース領域２４の
真上にある部分４０，４２の硼素含浸酸化物層を残す様
に制御される。次に基板を３０分間約９５０℃の温度に
することにより、部分４０，４２にある硼素を第２のポ
リシリコン層３８へ熱的に駆動する。これによってドレ
イン領域２６の真上のｐ＋領域４６及びソース領域２４
の真上のｐ＋領域４８が形成される。ｐ＋領域４６，４
８がｐチヤンネル領域５０を画定し、このｐチヤンネル
領域がｎ＋ゲート３２の真上にあり、第２のゲート酸化
物層３６によって隔てられている。この過程は１９８４
年９月２８日付けの米国特許出願番号６５６０５６号
（対応日本出願、特願昭６０−２１４３６２）に記載さ
れている。
これまで説明した方法は垂直方向に集積されたｐチヤン
ネル及びｎチヤンネル装置を限定する普通の方法であ
り、ｎ＋ゲート３２は両方の装置に共通である。回路を
完成する為、普通の方法を用いて、第２のポリシリコン
層３８のパターンを定め、接点を形成し、適当な相互接
続部を作る。この発明では、これから説明するが、ｐ形
領域５０及びｐ＋領域４６，４８によって形成されたｐ
チヤンネル装置をマスクし、その後中間の酸化物層と共
に第２のポリシリコン層３８をエッチングによって除い
て、その下にある第１のポリシリコン層と、ＳＲＡＭセ
ルの周辺部分にあるｎチヤンネル装置のソース及びドレ
イン領域とを露出する。次に、露出したポリシリコン層
の上に２珪化チタンを形成してその導電度を高める。積
重ねＣＭ装置内にある垂直方向に集積されたｐチヤンネ
ル・トランジスタをマスクすることにより、相互接続部
を作るのに必要な製版工程を軽減することが可能であ
る。ｐチヤンネル・トランジスタをマスクしない場合、
珪化工程が領域４６，４８を短絡する惧れがある。
ネル及びｎチヤンネル装置を限定する普通の方法であ
り、ｎ＋ゲート３２は両方の装置に共通である。回路を
完成する為、普通の方法を用いて、第２のポリシリコン
層３８のパターンを定め、接点を形成し、適当な相互接
続部を作る。この発明では、これから説明するが、ｐ形
領域５０及びｐ＋領域４６，４８によって形成されたｐ
チヤンネル装置をマスクし、その後中間の酸化物層と共
に第２のポリシリコン層３８をエッチングによって除い
て、その下にある第１のポリシリコン層と、ＳＲＡＭセ
ルの周辺部分にあるｎチヤンネル装置のソース及びドレ
イン領域とを露出する。次に、露出したポリシリコン層
の上に２珪化チタンを形成してその導電度を高める。積
重ねＣＭ装置内にある垂直方向に集積されたｐチヤンネ
ル・トランジスタをマスクすることにより、相互接続部
を作るのに必要な製版工程を軽減することが可能であ
る。ｐチヤンネル・トランジスタをマスクしない場合、
珪化工程が領域４６，４８を短絡する惧れがある。
本発明では、第４図の残っている硼素含浸領域４０，４
２を溶媒を用いて除去し、第２のポリシリコン層３８を
露出する。次に第２のポリシリコン層３８の上に約２０
００Åの厚さに酸化物のマスク層５６をデポジットす
る。この酸化物は普通のＬＰＣＶＤ方法を用いてデポジ
ットする。次に、フォトレジスト層５８を用いて酸化物
マスク層５６のパターンを定める。フォトレジスト層５
８を第５図に示す様に基板に対してパターンを定めた
後、フォトレジスト層５８が酸化物層５６の上に配置さ
れていない全ての区域で酸化物層５６を除去する為の第
１のエッチに基板をかける。次に第２のポリシリコン層
３８の露出部分をエッチして、ポリシリコン層３８の露
出部分を除去すると共に、ｎ＋領域２４，２６、ゲート
３２の露出部分及びドレイン・ゲート間延長部３４の様
な残っている全てのシリコン区域をも露出するが、これ
は後で更に説明する。第２のエッチング過程は異なるプ
ラズマ・エッチを利用する。然し、酸化物マスク及び第
２のポリシリコン層３８の露出部分を除去する為に利用
するエッチング過程は、共に弗素をベースとしたエッチ
ング方法であり、これは業界で普通のことである。
２を溶媒を用いて除去し、第２のポリシリコン層３８を
露出する。次に第２のポリシリコン層３８の上に約２０
００Åの厚さに酸化物のマスク層５６をデポジットす
る。この酸化物は普通のＬＰＣＶＤ方法を用いてデポジ
ットする。次に、フォトレジスト層５８を用いて酸化物
マスク層５６のパターンを定める。フォトレジスト層５
８を第５図に示す様に基板に対してパターンを定めた
後、フォトレジスト層５８が酸化物層５６の上に配置さ
れていない全ての区域で酸化物層５６を除去する為の第
１のエッチに基板をかける。次に第２のポリシリコン層
３８の露出部分をエッチして、ポリシリコン層３８の露
出部分を除去すると共に、ｎ＋領域２４，２６、ゲート
３２の露出部分及びドレイン・ゲート間延長部３４の様
な残っている全てのシリコン区域をも露出するが、これ
は後で更に説明する。第２のエッチング過程は異なるプ
ラズマ・エッチを利用する。然し、酸化物マスク及び第
２のポリシリコン層３８の露出部分を除去する為に利用
するエッチング過程は、共に弗素をベースとしたエッチ
ング方法であり、これは業界で普通のことである。
ｐチヤンネル・トランジスタのドレイン並びにソースに
対するｐ＋領域４６，４８の縁を限定する他に、フォト
レジスト層５８を除去して、積重ねＣＭＯＳ形式のｐチ
ヤンネル・トランジスタの上にハード・マスク６０を残
す。ＬＰＣＶＤ酸化物の別の同形層を４５００Åの厚さ
に基板の上にデポジットする。その後、この層を酸素中
で２０分間アニールし、その後異方性エッチにかけて、
平坦な面から酸化物を除く、このエッチがｐチヤンネル
・トランジスタの片側にあるｐ＋領域４８及びハード・
マスク６０の露出部分に隣接する側壁酸化物６２を残す
と共に、ｐ＋領域４６及びマスク６０の露出した縁の上
に側壁酸化物６４を残す。側壁酸化物６２，６４の目的
は、ｐチヤンネル・トランジスタの全ての部分を密封す
ることである。従って、側壁酸化物６２，６４の他にハ
ード・マスク６０を用いることにより、各々の積重ねＣ
ＭＯＳ形式の装置にあるｐチヤンネル・トランジスタが
完全にカプセル封じされる。側壁酸化物６２，６４及び
マスク６０が第６図に示されている。
対するｐ＋領域４６，４８の縁を限定する他に、フォト
レジスト層５８を除去して、積重ねＣＭＯＳ形式のｐチ
ヤンネル・トランジスタの上にハード・マスク６０を残
す。ＬＰＣＶＤ酸化物の別の同形層を４５００Åの厚さ
に基板の上にデポジットする。その後、この層を酸素中
で２０分間アニールし、その後異方性エッチにかけて、
平坦な面から酸化物を除く、このエッチがｐチヤンネル
・トランジスタの片側にあるｐ＋領域４８及びハード・
マスク６０の露出部分に隣接する側壁酸化物６２を残す
と共に、ｐ＋領域４６及びマスク６０の露出した縁の上
に側壁酸化物６４を残す。側壁酸化物６２，６４の目的
は、ｐチヤンネル・トランジスタの全ての部分を密封す
ることである。従って、側壁酸化物６２，６４の他にハ
ード・マスク６０を用いることにより、各々の積重ねＣ
ＭＯＳ形式の装置にあるｐチヤンネル・トランジスタが
完全にカプセル封じされる。側壁酸化物６２，６４及び
マスク６０が第６図に示されている。
側壁酸化物６２，６４を形成した後、真空装置内で、装
置の表面の上に約９００Åの厚さにチタンをスパッタリ
ングする。その後、チタンを水素、アルゴン又は真空の
様な不活性雰囲気内で、３０分間、約６７５℃の温度で
反応させる。この反応により、このチタンが接触してい
る所でだけ、シリコン又はポリシリコンを消費して、２
珪化チタンを形成する。この結果、２珪化チカンの厚さ
は約１５００Åになる。次に基板を酸溶液内でエッチし
て、２珪化チタンに影響せずに、チタンを除去する。例
えば、チタンの場合の適当なエッチャントは、Ｈ２ＳＯ
４及びＨ２Ｏ２の溶液で構成された湿式エッチである。
チタンはシリコンとだけ反応するから、ｐチヤンネル・
トランジスタ及びフィールド酸化物領域２２の様に、酸
化物によって覆われている全ての区域からチタンが除去
される。この後基板を約８００℃で３０分間アニールし
て、安定化させると共に、２珪化チタンの抵抗率を更に
下げる。２珪化チタンが、その上にこの２珪化チタンを
形成した全てのシリコン区域の導電度を高め、セルファ
ライン過程を構成する。２珪化チタン層を参照数字６６
で示してある。２珪化チタン方法が出願人の米国特許出
願番号第４９２０６９号に記載されている。
置の表面の上に約９００Åの厚さにチタンをスパッタリ
ングする。その後、チタンを水素、アルゴン又は真空の
様な不活性雰囲気内で、３０分間、約６７５℃の温度で
反応させる。この反応により、このチタンが接触してい
る所でだけ、シリコン又はポリシリコンを消費して、２
珪化チタンを形成する。この結果、２珪化チカンの厚さ
は約１５００Åになる。次に基板を酸溶液内でエッチし
て、２珪化チタンに影響せずに、チタンを除去する。例
えば、チタンの場合の適当なエッチャントは、Ｈ２ＳＯ
４及びＨ２Ｏ２の溶液で構成された湿式エッチである。
チタンはシリコンとだけ反応するから、ｐチヤンネル・
トランジスタ及びフィールド酸化物領域２２の様に、酸
化物によって覆われている全ての区域からチタンが除去
される。この後基板を約８００℃で３０分間アニールし
て、安定化させると共に、２珪化チタンの抵抗率を更に
下げる。２珪化チタンが、その上にこの２珪化チタンを
形成した全てのシリコン区域の導電度を高め、セルファ
ライン過程を構成する。２珪化チタン層を参照数字６６
で示してある。２珪化チタン方法が出願人の米国特許出
願番号第４９２０６９号に記載されている。
第７図には、第２図乃至第６図の積重ねＣＭＯＳ形式を
利用した第１図の回路の平面図が示されている。第２図
乃至第６図は第１図の線Ａ−Ａで切った断面を表わす。
前に述べた様に、最初の工程はシリコン・モート７０を
画定することである。次にトランジスタＴ１に対するゲ
ート酸化物区域７２をマスクし、トランジスタＴ４に対
するゲート酸化物区域７４をマスクし、トランジスタＴ
５に対するゲート酸化物区域７６をマスクし、トランジ
スタＴ６に対するゲート酸化物区域７８をマスクする。
モート７０の残っている区域をｎ＋＋にドープする。次
にトランジスタＴ１のドレインとトランジスタＴ２のゲ
ートの間に接点３０を形成する。次に第１のポリシリコ
ン層をデボジットし、パターンを定めて、トランジスタ
Ｔ１のゲート領域３２を形成し、これが接点８０を介し
てトランジスタＴ２のドレインと相互接続される。接点
８０が節１２を構成する。同様に、ソース・ゲート間延
長部３４が形成され、接点３０を介してトランジスタＴ
１のドレインに接続されると共にトランジスタＴ２のゲ
ートに接続される。接点３０が節１０を構成する。トラ
ンジスタＴ１，Ｔ２のゲートが形成されて夫々のドレイ
ンに相互接続される時、ワード線１８及びトランジスタ
Ｔ５，Ｔ６のゲートも形成される。
利用した第１図の回路の平面図が示されている。第２図
乃至第６図は第１図の線Ａ−Ａで切った断面を表わす。
前に述べた様に、最初の工程はシリコン・モート７０を
画定することである。次にトランジスタＴ１に対するゲ
ート酸化物区域７２をマスクし、トランジスタＴ４に対
するゲート酸化物区域７４をマスクし、トランジスタＴ
５に対するゲート酸化物区域７６をマスクし、トランジ
スタＴ６に対するゲート酸化物区域７８をマスクする。
モート７０の残っている区域をｎ＋＋にドープする。次
にトランジスタＴ１のドレインとトランジスタＴ２のゲ
ートの間に接点３０を形成する。次に第１のポリシリコ
ン層をデボジットし、パターンを定めて、トランジスタ
Ｔ１のゲート領域３２を形成し、これが接点８０を介し
てトランジスタＴ２のドレインと相互接続される。接点
８０が節１２を構成する。同様に、ソース・ゲート間延
長部３４が形成され、接点３０を介してトランジスタＴ
１のドレインに接続されると共にトランジスタＴ２のゲ
ートに接続される。接点３０が節１０を構成する。トラ
ンジスタＴ１，Ｔ２のゲートが形成されて夫々のドレイ
ンに相互接続される時、ワード線１８及びトランジスタ
Ｔ５，Ｔ６のゲートも形成される。
第８図には、第２のポリシリコン層３８のパターンを定
めた後の回路の平面図が示されており、ハード・マスク
６０はそのままである。このパターンぎめは、トランジ
スタＴ３，Ｔ４のソースが相互接続される様にする。ト
ランジスタＴ３のドレインを延長して、それが接点３０
に接近する様にし、トランジスタＴ４のドレインを延長
して、それが接点８０で節１２に隣接する様にする。後
で説明するが、簡単な金属パターンぎめ工程により、ト
ランジスタＴ３のドレインの節１０に対する相互接続と
モート７０に対するトランジスタＴ４の相互接続が行な
われる。前に述べた様に、そのパターンぎめをした後の
ハード・マスク層６０の全ての周辺が側壁酸化物によっ
て保護され、ｐチヤンネル・トランジスタＴ３，Ｔ４を
完全にカプセル封じする。その後、全ての露出したシリ
コン区域の上に２珪化チタンを形成する。第７図に見ら
れる様に、ワード線が露出しており、モート７０の或る
部分が露出している。更に、ドレイン・ゲート間延長部
３４の一部分が露出し、トランジスタＴ１のゲートと接
点８０の間のドレイン・ゲート間延長部の或る部分も露
出する。セルファライン珪化過程により、これらの導電
度が高められる。
めた後の回路の平面図が示されており、ハード・マスク
６０はそのままである。このパターンぎめは、トランジ
スタＴ３，Ｔ４のソースが相互接続される様にする。ト
ランジスタＴ３のドレインを延長して、それが接点３０
に接近する様にし、トランジスタＴ４のドレインを延長
して、それが接点８０で節１２に隣接する様にする。後
で説明するが、簡単な金属パターンぎめ工程により、ト
ランジスタＴ３のドレインの節１０に対する相互接続と
モート７０に対するトランジスタＴ４の相互接続が行な
われる。前に述べた様に、そのパターンぎめをした後の
ハード・マスク層６０の全ての周辺が側壁酸化物によっ
て保護され、ｐチヤンネル・トランジスタＴ３，Ｔ４を
完全にカプセル封じする。その後、全ての露出したシリ
コン区域の上に２珪化チタンを形成する。第７図に見ら
れる様に、ワード線が露出しており、モート７０の或る
部分が露出している。更に、ドレイン・ゲート間延長部
３４の一部分が露出し、トランジスタＴ１のゲートと接
点８０の間のドレイン・ゲート間延長部の或る部分も露
出する。セルファライン珪化過程により、これらの導電
度が高められる。
露出面を２珪化チタンで覆った後、第９図に示す様に、
保護酸化物層をデポジットした後、最終的な相互接続パ
ターンが形成される。トランジスタＴ５のドレインが接
点８４を介してビット線相互接続部８２と接続される。
トランジスタＴ６のドレインが相互接続部８６及び接点
８８を介して反転ビット線と相互接続される。トランジ
スタＴ１のゲート及びトランジスタＴ２のドレインに対
するゲート・ドレイン間延長部に対する接点９０が形成
され、相互接続部９１を介して接続が行なわれる。同様
に、節１０とトランジスタＴ３のドレインの間に接点９
２が形成され、相互接続部９４が形成される。
保護酸化物層をデポジットした後、最終的な相互接続パ
ターンが形成される。トランジスタＴ５のドレインが接
点８４を介してビット線相互接続部８２と接続される。
トランジスタＴ６のドレインが相互接続部８６及び接点
８８を介して反転ビット線と相互接続される。トランジ
スタＴ１のゲート及びトランジスタＴ２のドレインに対
するゲート・ドレイン間延長部に対する接点９０が形成
され、相互接続部９１を介して接続が行なわれる。同様
に、節１０とトランジスタＴ３のドレインの間に接点９
２が形成され、相互接続部９４が形成される。
要約すれば、積重ねＣＭＯＳ形式の垂直方向に集積され
た装置にセルファライン珪化過程を利用する方法を説明
した。この方法は積重ねＣＭＯＳ対の垂直方向に集積さ
れたｐチヤンネル装置をマスクするマスク工程を利用す
る。一旦ｐチヤンネル装置がマスクされたら、露出した
シリコンを珪化してその導電度を高め、マスクがｐチヤ
ンネル装置のソース、ゲート及びドレインを保護する。
この保護作用により、珪化過程でドレインとゲートを短
絡することが防止される。
た装置にセルファライン珪化過程を利用する方法を説明
した。この方法は積重ねＣＭＯＳ対の垂直方向に集積さ
れたｐチヤンネル装置をマスクするマスク工程を利用す
る。一旦ｐチヤンネル装置がマスクされたら、露出した
シリコンを珪化してその導電度を高め、マスクがｐチヤ
ンネル装置のソース、ゲート及びドレインを保護する。
この保護作用により、珪化過程でドレインとゲートを短
絡することが防止される。
好ましい実施例を詳しく説明したが、特許請求の範囲に
よって定められた本発明の範囲内で、種種の変更を加え
ることが出来ることを承知されたい。
よって定められた本発明の範囲内で、種種の変更を加え
ることが出来ることを承知されたい。
以上の説明に関連して更に下記の項を開示する。
(1)垂直集積半導体装置を形成する方法に於て、半導体
基板の上に予定の第１層パターンに従って第１の導電型
を持つトランジスタ並びに関連した多結晶シリコンの相
互接続部を持つ第１層を形成し、該第１層の各々のトラ
ンジスタはソース、ドレイン及びゲートを持っており、
前記第１の導電型と反対の第２の導電型を持つトランジ
スタを有する第２層を形成し、該第２層の各々のトラン
ジスタは、第１層のトランジスタの内の選ばれたものの
上の第２層内に、積重ねた形で形成されたソース、ドレ
イン及びチヤンネル領域を持っており、第１層のトラン
ジスタに関連するゲートはそれに関連する第２層のトラ
ンジスタと共通であり、第１層の多結晶シリコンの相互
接続部及びシリコンの選ばれた部分が露出す様に、前記
第２層のトランジスタをカプセル封じし、第１層の露出
した多結晶シリコン及びシリコンの上に２珪化チタンを
形成してその導電度を高め、カプセル封じされた第２層
のトランジスタの上に２珪化チタンが形成されない様に
保護する工程を含む方法。
基板の上に予定の第１層パターンに従って第１の導電型
を持つトランジスタ並びに関連した多結晶シリコンの相
互接続部を持つ第１層を形成し、該第１層の各々のトラ
ンジスタはソース、ドレイン及びゲートを持っており、
前記第１の導電型と反対の第２の導電型を持つトランジ
スタを有する第２層を形成し、該第２層の各々のトラン
ジスタは、第１層のトランジスタの内の選ばれたものの
上の第２層内に、積重ねた形で形成されたソース、ドレ
イン及びチヤンネル領域を持っており、第１層のトラン
ジスタに関連するゲートはそれに関連する第２層のトラ
ンジスタと共通であり、第１層の多結晶シリコンの相互
接続部及びシリコンの選ばれた部分が露出す様に、前記
第２層のトランジスタをカプセル封じし、第１層の露出
した多結晶シリコン及びシリコンの上に２珪化チタンを
形成してその導電度を高め、カプセル封じされた第２層
のトランジスタの上に２珪化チタンが形成されない様に
保護する工程を含む方法。
(2)第(1)項に記載した方法に於て、カプセル封じする工
程が、第２層のトランジスタの全ての露出部分の周りに
酸化物マスクを形成することを含む方法。
程が、第２層のトランジスタの全ての露出部分の周りに
酸化物マスクを形成することを含む方法。
(3)第(1)項に記載した方法に於て、第１層のトランジス
タを形成する工程が、予定の第１層パターンに従って、
半導体基板の中に第１の導電型の複数個のドレイン及び
ソース領域を形成し、各各のソース及びドレイン領域は
チヤンネル領域によって隔てられており、前記チヤンネ
ル領域の上に予定の厚さを持つゲート酸化物を形成し、
前記基板の上に多結晶シリコンをデポジットし、第１の
多結晶シリコン層のパターンを定めて第１層のトランジ
スタのゲートと、第１層のトランジスタのゲートと第１
層の他のトランジスタのゲート、ソース又はドレインの
何れかの間の相互接続部を第１層パターンに従って定め
る工程を含む方法。
タを形成する工程が、予定の第１層パターンに従って、
半導体基板の中に第１の導電型の複数個のドレイン及び
ソース領域を形成し、各各のソース及びドレイン領域は
チヤンネル領域によって隔てられており、前記チヤンネ
ル領域の上に予定の厚さを持つゲート酸化物を形成し、
前記基板の上に多結晶シリコンをデポジットし、第１の
多結晶シリコン層のパターンを定めて第１層のトランジ
スタのゲートと、第１層のトランジスタのゲートと第１
層の他のトランジスタのゲート、ソース又はドレインの
何れかの間の相互接続部を第１層パターンに従って定め
る工程を含む方法。
(4)第(3)項に記載した方法に於て、第２層のトランジス
タを形成してカプセル封じする工程が、第１の多結晶シ
リコン層を第１の導電型にドープし、積重ね形式になっ
ている第１層の選ばれたトランジスタのゲートの上で予
定の厚さにゲート酸化物層を前記基板の上にデポジット
し、前記基板の上に、ゲート酸化物によって第１層のト
ランジスタから隔てて、第２層の多結晶シリコンをデポ
ジットし、積重ね形式になっている第１層の選ばれたト
ランジスタのゲートの上で、第２の多結晶シリコン層内
に第２の導電型を持つチヤンネル領域を形成して、その
下にある第１層の関連したトランジスタのゲートが関連
した第２層のトランジスタと共通になる様にし、チヤン
ネル領域に隣接して第２層のトランジスタのソース及び
ドレインを形成して、チヤンネル領域に隣接する全ての
区域が第２層のトランジスタのソース及びドレイン領域
の半導体の性質を持つ様にし、基板の上に予定の厚さに
酸化物層をデポジットし、該酸化物層のパターンを定め
て、第２層のトランジスタ及び第２層の選ばれたトラン
ジスタのソースの間の相互接続部を定め、このパターン
を定める工程が、第２層のトランジスタによって覆われ
ていない、第１層のトランジスタ及び多結晶シリコンの
相互接続部を露出し、第２の多結晶シリコン層及び酸化
物層の限定されたパターンの周縁の周りに側壁酸化物を
形成して、限定された第２層のトランジスタを完全にカ
プセル封じする工程を含む方法。
タを形成してカプセル封じする工程が、第１の多結晶シ
リコン層を第１の導電型にドープし、積重ね形式になっ
ている第１層の選ばれたトランジスタのゲートの上で予
定の厚さにゲート酸化物層を前記基板の上にデポジット
し、前記基板の上に、ゲート酸化物によって第１層のト
ランジスタから隔てて、第２層の多結晶シリコンをデポ
ジットし、積重ね形式になっている第１層の選ばれたト
ランジスタのゲートの上で、第２の多結晶シリコン層内
に第２の導電型を持つチヤンネル領域を形成して、その
下にある第１層の関連したトランジスタのゲートが関連
した第２層のトランジスタと共通になる様にし、チヤン
ネル領域に隣接して第２層のトランジスタのソース及び
ドレインを形成して、チヤンネル領域に隣接する全ての
区域が第２層のトランジスタのソース及びドレイン領域
の半導体の性質を持つ様にし、基板の上に予定の厚さに
酸化物層をデポジットし、該酸化物層のパターンを定め
て、第２層のトランジスタ及び第２層の選ばれたトラン
ジスタのソースの間の相互接続部を定め、このパターン
を定める工程が、第２層のトランジスタによって覆われ
ていない、第１層のトランジスタ及び多結晶シリコンの
相互接続部を露出し、第２の多結晶シリコン層及び酸化
物層の限定されたパターンの周縁の周りに側壁酸化物を
形成して、限定された第２層のトランジスタを完全にカ
プセル封じする工程を含む方法。
(5)第(1)項に記載した方法に於て、前記第１の導電型が
ｐ形半導体材料で構成され、第２の導電型がｎ形半導体
材料で構成されている方法。
ｐ形半導体材料で構成され、第２の導電型がｎ形半導体
材料で構成されている方法。
(6)第(1)項に記載した方法に於て、２珪化チタンを形成
する工程が、基板の上に予定の厚さにチタンをデポジッ
トして、それが第１層のトランジスタ及び相互接続部に
ある全ての露出したシリコン及び多結晶シリコン区域と
接触する様にし、該チタンを露出した多結晶シリコン及
びシリコン面と反応させて２珪化チタンを形成し、基板
からチタンを選択的に除去して、２珪化チタンを残し、
該２珪化チタンはカプセル封じされた区域の上に形成さ
れない様にすることを含む方法。
する工程が、基板の上に予定の厚さにチタンをデポジッ
トして、それが第１層のトランジスタ及び相互接続部に
ある全ての露出したシリコン及び多結晶シリコン区域と
接触する様にし、該チタンを露出した多結晶シリコン及
びシリコン面と反応させて２珪化チタンを形成し、基板
からチタンを選択的に除去して、２珪化チタンを残し、
該２珪化チタンはカプセル封じされた区域の上に形成さ
れない様にすることを含む方法。
(7)積重ねＣＭＯＳ半導体装置を形成する方法に於て、
半導体基板の上に第１の導電型を持つチヤンネル領域に
よって隔てられた複数個のソース及びドレイン領域を形
成し、選ばれたソース及びドレインは予定の第１層のパ
ターンに従って別の選ばれたソース及びドレインと相互
接続され、前記チヤンネル領域の上で前記基板の表面に
予定の厚さに第１のゲート酸化物層をデポジットし、前
記第１のゲート酸化物層によってソース、ドレイン及び
チヤンネル領域から隔離して、前記基板の上に前記第１
の導電型を持つ多結晶シリコンの第１層をデポジット
し、前記第１のゲート酸化物層の中には選ばれた場所に
接点が形成されていて、第１の多結晶シリコン層が選ば
れたソース及びドレインと接触することが出来る様に
し、前記第１の多結晶シリコン層のパターンを定めて前
記チヤンネル領域の上にゲート区域を限定して、第１層
トランジスタを限定すると共に、第１の多結晶シリコン
層パターンに従って相互接続パターンをも限定し、前記
チヤンネル領域に隣接して当該第２の導電型を持つ多結
晶シリコンのソース及びドレイン領域によって区切られ
た、選ばれたゲート区域の上に第２の導電型の多結晶シ
リコンのチヤンネル領域を形成して、垂直方向に集積さ
れた第２層のトランジスタを形成し、関連する第１層の
トランジスタのゲートは第２層のトランジスタと共通で
あり、第２層のトランジスタの選ばれたドレイン及びソ
ースが第２の多結晶シリコン層パターンに従って相互接
続され、第２層トランジスタを酸化物マスクでカプセル
封じし、該酸化物マスクによってカプセル封じされてい
ない全ての多結晶シリコン及びシリコン面を露出し、全
ての露出している多結晶シリコン及びシリコン面の上に
２珪化チタンを形成してその導電度を高め、予定の第２
層相互接続パターンに従って、前記第２層トランジスタ
の選ばれたドレイン及びソースを選ばれた場所で前記第
１の多結晶シリコン層と相互接続して、第１層トランジ
スタの選ばれたソース、ドレイン及びゲートとインター
フェイス接続し、前記第２層トランジスタの選ばれたド
レイン及びソースと前記第１層トランジスタの選ばれた
ソース、ドレイン及びゲートを外部パッドと相互接続し
て、外部インターフェイスが出来る様にする工程を含む
方法。
半導体基板の上に第１の導電型を持つチヤンネル領域に
よって隔てられた複数個のソース及びドレイン領域を形
成し、選ばれたソース及びドレインは予定の第１層のパ
ターンに従って別の選ばれたソース及びドレインと相互
接続され、前記チヤンネル領域の上で前記基板の表面に
予定の厚さに第１のゲート酸化物層をデポジットし、前
記第１のゲート酸化物層によってソース、ドレイン及び
チヤンネル領域から隔離して、前記基板の上に前記第１
の導電型を持つ多結晶シリコンの第１層をデポジット
し、前記第１のゲート酸化物層の中には選ばれた場所に
接点が形成されていて、第１の多結晶シリコン層が選ば
れたソース及びドレインと接触することが出来る様に
し、前記第１の多結晶シリコン層のパターンを定めて前
記チヤンネル領域の上にゲート区域を限定して、第１層
トランジスタを限定すると共に、第１の多結晶シリコン
層パターンに従って相互接続パターンをも限定し、前記
チヤンネル領域に隣接して当該第２の導電型を持つ多結
晶シリコンのソース及びドレイン領域によって区切られ
た、選ばれたゲート区域の上に第２の導電型の多結晶シ
リコンのチヤンネル領域を形成して、垂直方向に集積さ
れた第２層のトランジスタを形成し、関連する第１層の
トランジスタのゲートは第２層のトランジスタと共通で
あり、第２層のトランジスタの選ばれたドレイン及びソ
ースが第２の多結晶シリコン層パターンに従って相互接
続され、第２層トランジスタを酸化物マスクでカプセル
封じし、該酸化物マスクによってカプセル封じされてい
ない全ての多結晶シリコン及びシリコン面を露出し、全
ての露出している多結晶シリコン及びシリコン面の上に
２珪化チタンを形成してその導電度を高め、予定の第２
層相互接続パターンに従って、前記第２層トランジスタ
の選ばれたドレイン及びソースを選ばれた場所で前記第
１の多結晶シリコン層と相互接続して、第１層トランジ
スタの選ばれたソース、ドレイン及びゲートとインター
フェイス接続し、前記第２層トランジスタの選ばれたド
レイン及びソースと前記第１層トランジスタの選ばれた
ソース、ドレイン及びゲートを外部パッドと相互接続し
て、外部インターフェイスが出来る様にする工程を含む
方法。
(8)第(6)項に記載した方法に於て、第１の導電型がｎ形
半導体材料であり、第２の導電型がｐ形半導体材料であ
る方法。
半導体材料であり、第２の導電型がｐ形半導体材料であ
る方法。
(9)第(7)項に記載した方法に於て、第２層のトランジス
タを形成してカプセル封じする工程が、基板のゲート区
域の上に予定の厚さにゲート酸化物の第２層をデポジッ
トし、ゲート酸化物の第２層によって基板から隔離し
て、基板の上に第２の多結晶シリコン層をデポジットす
ると共に、該第２の多結晶シリコン層を選択的にドープ
してゲート区域の上にチヤンネル領域を限定すると共
に、形成されたチヤンネル領域の両側にソース及びドレ
イン領域を限定し、このドーピングは第２の導電型に
し、前記第２の多結晶シリコン層の上に酸化物層をデポ
ジットし、エッチング過程により、第２のポリシリコン
層の一部分を選択的に除去して第２層のトランジスタを
限定し、第２の多結晶シリコン層のパターンに従って選
ばれたソース及びドレインを相互接続し、第２の多結晶
シリコン層の残っている部分の周縁を側壁酸化物で密封
する工程を含む方法。
タを形成してカプセル封じする工程が、基板のゲート区
域の上に予定の厚さにゲート酸化物の第２層をデポジッ
トし、ゲート酸化物の第２層によって基板から隔離し
て、基板の上に第２の多結晶シリコン層をデポジットす
ると共に、該第２の多結晶シリコン層を選択的にドープ
してゲート区域の上にチヤンネル領域を限定すると共
に、形成されたチヤンネル領域の両側にソース及びドレ
イン領域を限定し、このドーピングは第２の導電型に
し、前記第２の多結晶シリコン層の上に酸化物層をデポ
ジットし、エッチング過程により、第２のポリシリコン
層の一部分を選択的に除去して第２層のトランジスタを
限定し、第２の多結晶シリコン層のパターンに従って選
ばれたソース及びドレインを相互接続し、第２の多結晶
シリコン層の残っている部分の周縁を側壁酸化物で密封
する工程を含む方法。
(10)第(7)項に記載した方法に於て、第２の多結晶シリ
コン層をデポジットする工程が、同形の多結晶シリコン
層をデポジットすることを含み、選択的にドープする工
程が、基板の表面にドーパントを含浸した回転付着酸化
物を適用して平面化した層を形成し、該回転付着酸化物
の厚さが、第２のポリシリコン層の内、ゲート区域に隣
接した部分の近くで一層薄くなる様にし、ゲート区域の
真上にある第２のポリシリコン層の部分は、第１層のト
ランジスタのソース及びドレイン領域に接近する第２の
多結晶シリコン層の部分よりも地形的に一層高くなる様
にし、回転付着酸化物層の予定の厚さを除去して、ゲー
ト区域の真上にある第２のポリシリコン層の部分を露出
し、残っている回転付着酸化物層にあるドーパントを第
２のポリシリコン層に追込んで、第２層トランジスタの
ソース及びドレイン領域を限定し、回転付着酸化物を除
去することを含む方法。
コン層をデポジットする工程が、同形の多結晶シリコン
層をデポジットすることを含み、選択的にドープする工
程が、基板の表面にドーパントを含浸した回転付着酸化
物を適用して平面化した層を形成し、該回転付着酸化物
の厚さが、第２のポリシリコン層の内、ゲート区域に隣
接した部分の近くで一層薄くなる様にし、ゲート区域の
真上にある第２のポリシリコン層の部分は、第１層のト
ランジスタのソース及びドレイン領域に接近する第２の
多結晶シリコン層の部分よりも地形的に一層高くなる様
にし、回転付着酸化物層の予定の厚さを除去して、ゲー
ト区域の真上にある第２のポリシリコン層の部分を露出
し、残っている回転付着酸化物層にあるドーパントを第
２のポリシリコン層に追込んで、第２層トランジスタの
ソース及びドレイン領域を限定し、回転付着酸化物を除
去することを含む方法。
(11)第(7)項に記載した方法に於て、２珪化チタンを形
成する工程が、基板の上に予定の厚さにチタンをデポジ
ットし、露出した多結晶シリコン又はシリコンと接触し
ている全てのチタンが２珪化チタンを形成する様にチタ
ンを反応させ、２珪化チタンを形成する様に反応しなか
ったチタンを除去し、２珪化チタンをアニールする工程
を含む方法。
成する工程が、基板の上に予定の厚さにチタンをデポジ
ットし、露出した多結晶シリコン又はシリコンと接触し
ている全てのチタンが２珪化チタンを形成する様にチタ
ンを反応させ、２珪化チタンを形成する様に反応しなか
ったチタンを除去し、２珪化チタンをアニールする工程
を含む方法。
第１図は積重ねＣＭＯＳ技術を用いた回路を例示するＳ
ＲＡＭセルの回路図、第２図は第１のポリシリコン層の
パターンを定めた後のシリコン基板の断面図、第３図は
第２のポリシリコン層をドープする前に、第２のポリシ
リコン層をその上に形成した基板の断面図、第４図は基
板の断面図で第２のポリシリコン層内にｐチヤンネル・
トランジスタのｐ＋ドレイン及びソースを形成すること
を示す。第５図はｐチヤンネル・トランジスタを限定す
る為に形成された酸化物のハード、マスクを設けた状態
の断面図、第６図はｐチヤンネル・トランジスタに側壁
酸化物を設けた積重ねＣＭＯＳ装置の断面図、第７図は
第１図の第１のポリシリコン層を形成した後のＳＲＡＭ
セルの平面図、第８図はｐチヤンネル・トランジスタを
形成し、第５図に示す様に酸化物マスクを形成した後の
ＳＲＡＭセルの平面図、第９図はビット線を形成したＳ
ＲＡＭセルの平面図である。 主な符号の説明 ２０：基板 ２４，４８：ソース ２６：４６：ドレイン ３２：ゲート ５０：チヤンネル領域 ６０：ハード・マスク ６６：２珪化チタン
ＲＡＭセルの回路図、第２図は第１のポリシリコン層の
パターンを定めた後のシリコン基板の断面図、第３図は
第２のポリシリコン層をドープする前に、第２のポリシ
リコン層をその上に形成した基板の断面図、第４図は基
板の断面図で第２のポリシリコン層内にｐチヤンネル・
トランジスタのｐ＋ドレイン及びソースを形成すること
を示す。第５図はｐチヤンネル・トランジスタを限定す
る為に形成された酸化物のハード、マスクを設けた状態
の断面図、第６図はｐチヤンネル・トランジスタに側壁
酸化物を設けた積重ねＣＭＯＳ装置の断面図、第７図は
第１図の第１のポリシリコン層を形成した後のＳＲＡＭ
セルの平面図、第８図はｐチヤンネル・トランジスタを
形成し、第５図に示す様に酸化物マスクを形成した後の
ＳＲＡＭセルの平面図、第９図はビット線を形成したＳ
ＲＡＭセルの平面図である。 主な符号の説明 ２０：基板 ２４，４８：ソース ２６：４６：ドレイン ３２：ゲート ５０：チヤンネル領域 ６０：ハード・マスク ６６：２珪化チタン
Claims (1)
- 【請求項１】垂直方向に積層した半導体装置を形成する
方法において、 半導体基板上に第１の絶縁層を形成し、当該第１の絶縁
層は上記半導体基板表面を露出するモート開口を有し、 上記第１の絶縁層上に第１のシリコン層をパターンニン
グ形成し、上記第１のシリコン層は上記モート開口に延
在し、上記第１のシリコン層は上記モート開口上にゲー
トを構成して相互接続を行い、 上記モート開口の上記ゲートの両端の上記半導体基盤を
ドープして第１及び第２のソース／ドレイン領域を構成
し、 上記第１のシリコン層の露出した表面に第２の絶縁層を
形成し、 上記第２の絶縁層の上に第２のシリコン層をパターン形
成し、上記第２の絶縁層は上記ゲート上にチャンネル領
域を形成する様パターンニングされ、 上記ゲートの両端の上記第２のシリコン層部分をドーピ
ングして上記チャンネル領域間に第３及び第４のソース
／ドレイン領域を構成し、 上記第２のシリコン層上にマスキング層を形成し、 上記第２の絶縁層が上記マスキング層で保護されていな
い上記第１のシリコン層表面から上記第２の絶縁層を除
去し、 全表面に金属を積層し、 上記金属を加熱して当該金属を上記第１のシリコン層と
反応させて金属珪化物を形成するとともに、上記金属の
未反応部分を除去する半導体装置の形成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US762657 | 1985-08-05 | ||
| US06/762,657 US4656731A (en) | 1985-08-05 | 1985-08-05 | Method for fabricating stacked CMOS transistors with a self-aligned silicide process |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3003163A Division JPH03268459A (ja) | 1985-08-05 | 1991-01-16 | 積層ｃｍｏｓ半導体の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62104071A JPS62104071A (ja) | 1987-05-14 |
| JPH065712B2 true JPH065712B2 (ja) | 1994-01-19 |
Family
ID=25065717
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61182877A Expired - Lifetime JPH065712B2 (ja) | 1985-08-05 | 1986-08-05 | 垂直方向に集積した半導体装置を形成する方法 |
| JP3003163A Pending JPH03268459A (ja) | 1985-08-05 | 1991-01-16 | 積層ｃｍｏｓ半導体の製造方法 |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3003163A Pending JPH03268459A (ja) | 1985-08-05 | 1991-01-16 | 積層ｃｍｏｓ半導体の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4656731A (ja) |
| JP (2) | JPH065712B2 (ja) |
Families Citing this family (31)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61187362A (ja) * | 1985-02-15 | 1986-08-21 | Nec Corp | 半導体集積回路装置 |
| US5100824A (en) * | 1985-04-01 | 1992-03-31 | National Semiconductor Corporation | Method of making small contactless RAM cell |
| US5072275A (en) * | 1986-02-28 | 1991-12-10 | Fairchild Semiconductor Corporation | Small contactless RAM cell |
| US5340762A (en) * | 1985-04-01 | 1994-08-23 | Fairchild Semiconductor Corporation | Method of making small contactless RAM cell |
| US4656731A (en) * | 1985-08-05 | 1987-04-14 | Texas Instruments Incorporated | Method for fabricating stacked CMOS transistors with a self-aligned silicide process |
| JPH0824144B2 (ja) * | 1987-06-10 | 1996-03-06 | 三菱電機株式会社 | 半導体装置の製造方法 |
| US5194749A (en) * | 1987-11-30 | 1993-03-16 | Hitachi, Ltd. | Semiconductor integrated circuit device |
| US4921813A (en) * | 1988-10-17 | 1990-05-01 | Motorola, Inc. | Method for making a polysilicon transistor |
| US4950618A (en) * | 1989-04-14 | 1990-08-21 | Texas Instruments, Incorporated | Masking scheme for silicon dioxide mesa formation |
| US5066613A (en) * | 1989-07-13 | 1991-11-19 | The United States Of America As Represented By The Secretary Of The Navy | Process for making semiconductor-on-insulator device interconnects |
| JPH0831534B2 (ja) * | 1989-11-24 | 1996-03-27 | シャープ株式会社 | 半導体記憶装置及びその製造方法 |
| US5128731A (en) * | 1990-06-13 | 1992-07-07 | Integrated Device Technology, Inc. | Static random access memory cell using a P/N-MOS transistors |
| JP2996694B2 (ja) * | 1990-06-13 | 2000-01-11 | 沖電気工業株式会社 | 半導体スタックトｃｍｏｓ装置の製造方法 |
| US5166091A (en) * | 1991-05-31 | 1992-11-24 | At&T Bell Laboratories | Fabrication method in vertical integration |
| US5212399A (en) * | 1991-08-15 | 1993-05-18 | Micron Technology, Inc. | Low cost polysilicon active p-channel load |
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| US5235189A (en) * | 1991-11-19 | 1993-08-10 | Motorola, Inc. | Thin film transistor having a self-aligned gate underlying a channel region |
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| US5330929A (en) * | 1992-10-05 | 1994-07-19 | Motorola, Inc. | Method of making a six transistor static random access memory cell |
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| US5576238A (en) * | 1995-06-15 | 1996-11-19 | United Microelectronics Corporation | Process for fabricating static random access memory having stacked transistors |
| JP3462301B2 (ja) * | 1995-06-16 | 2003-11-05 | 三菱電機株式会社 | 半導体装置及びその製造方法 |
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| US6544829B1 (en) * | 2002-09-20 | 2003-04-08 | Lsi Logic Corporation | Polysilicon gate salicidation |
| US6998683B2 (en) * | 2002-10-03 | 2006-02-14 | Micron Technology, Inc. | TFT-based common gate CMOS inverters, and computer systems utilizing novel CMOS inverters |
| KR100687431B1 (ko) * | 2004-12-30 | 2007-02-27 | 동부일렉트로닉스 주식회사 | 반도체 소자의 제조 방법 |
| KR102849157B1 (ko) * | 2023-10-05 | 2025-08-21 | 한양대학교 산학협력단 | 수직형 cmos 인버터 및 그 제조 방법 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US4554570A (en) * | 1982-06-24 | 1985-11-19 | Rca Corporation | Vertically integrated IGFET device |
| JPS5974673A (ja) * | 1982-10-21 | 1984-04-27 | Agency Of Ind Science & Technol | 半導体装置の製造方法 |
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| US4488348A (en) * | 1983-06-15 | 1984-12-18 | Hewlett-Packard Company | Method for making a self-aligned vertically stacked gate MOS device |
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| US4555843A (en) * | 1984-04-27 | 1985-12-03 | Texas Instruments Incorporated | Method of fabricating density intensive non-self-aligned stacked CMOS |
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-
1985
- 1985-08-05 US US06/762,657 patent/US4656731A/en not_active Expired - Fee Related
-
1986
- 1986-08-05 JP JP61182877A patent/JPH065712B2/ja not_active Expired - Lifetime
-
1991
- 1991-01-16 JP JP3003163A patent/JPH03268459A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03268459A (ja) | 1991-11-29 |
| US4656731A (en) | 1987-04-14 |
| JPS62104071A (ja) | 1987-05-14 |
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