JPH07302849A - 電気的プログラマブルメモリセル及び製造方法 - Google Patents

電気的プログラマブルメモリセル及び製造方法

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JPH07302849A
JPH07302849A JP7095943A JP9594395A JPH07302849A JP H07302849 A JPH07302849 A JP H07302849A JP 7095943 A JP7095943 A JP 7095943A JP 9594395 A JP9594395 A JP 9594395A JP H07302849 A JPH07302849 A JP H07302849A
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gate
memory cell
substrate
source
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JP7095943A
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Constantin Papadas
パパダ コンスタンティン
Bernard Guillaumot
ギヨーモ ベルナール
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STMicroelectronics lnc USA
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SGS Thomson Microelectronics SA
SGS Thomson Microelectronics Inc
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Publication date
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Abstract

(57)【要約】 （修正有） 【目的】 フローティングゲートメモリセルの新しいタ
イプを提供する。 【構成】 電気的プログラマブルメモリはチャネル層を
有する第１の導体形の基板と、チャネル層の上の第１の
絶縁層の上の制御ゲートＧＣと、チャネル層の両側であ
ってチャネルに隣接する低ドープの層１４，１５を少な
くとも含む第２の導体形のドレイン層１３及びソース層
１２と、少なくとも低ドープの層の部分の上の第２の絶
縁層上のフローティングゲートＧＦとを含む。第２の絶
縁層の厚さは第１の絶縁層の厚さより薄く、かつトンネ
ル効果を介して転送される電荷を有するために十分に薄
い。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は集積回路におけるメモリ
に関し、特に電気的プログラマブル読出し専用（ＥＰＲ
ＯＭ）及び電気的消去可能（ＥＥＰＲＯＭ）のメモリセ
ルに関する。
【０００２】
【従来の技術】図１Ａ〜図１Ｄは従来のメモリセルの断
面を示す図である。図１Ａはフローティングゲートが制
御ゲートと基板の間に挿入されたＭＯＳ形トランジスタ
に相当するＥＰＲＯＭセルを示す。ＥＰＲＯＭセルはＰ
形の基板１に、例えば図示されているようにいわゆるＬ
ＤＤ形状を持つソース及びドレインのＮ形層２及び３を
含んでおり、低ドープのＮ形層がチャネル層の両側に設
けられている。チャネル層は第１の絶縁のフローティン
グゲートＧＦでコーティングされ、引き続いて第２の絶
縁の制御ゲートＧＣでコーティングされる。通常ソース
と基板は接地される。
【０００３】そのようなセルをプログラミングするため
に、制御ゲート及びドレインは正極電圧、例えば各々１
２Ｖ及び６Ｖに印加される。その結果、チャネル空乏層
がゲートの下に形成され、ソースからドレインに電子が
流れる。電圧障壁がドレイン層の近くで生じ、かつ電子
がこの層でいわゆる熱電子が流れ、この熱電子が負極的
に電荷されるフローティングゲートに注入される。
【０００４】このような企みが負極的に電荷されるか又
はされないフローティングゲートＧＦ上に依存し、ゲー
トが制御ゲートＧＣであるＭＯＳ形トランジスタにター
ンオンするためになされるとき、多少高いゲート電圧が
供給されなければならない。プログラミングされていな
いセルが一変導通し、プログラミングされたセルは遮断
されて保持する。言い換えれば、トランジスタの閾値電
圧が前述の動作によって変化される。
【０００５】図１Ａに関して前述したセルは通常ＵＶ光
線にさらされることによって消去される。そして、電子
は酸化障壁を実行するための十分なエネルギーを損失
し、そしてこのフローティングゲートに格納された電子
が消去される。
【０００６】そのようなＥＰＲＯＭセルの多種の選択が
装置化されている。これらの選択のいくつかが図１Ｂ〜
図１Ｄに示されている。
【０００７】図１Ｂはソース層のドープレベルによって
図１Ａと異なる。ソース−基板の接合が各々に高電圧を
耐えることができるのでこのドーピングは漸進される。
制御ゲートが接地されてかつドレインがフローティング
されていることでかえってこのセルはソースに高電圧を
供給することによって電気的に消去される。
【０００８】消去モードの欠点は、もし消去時間が大変
長いとき電子の消去が普通の状態に変わることに代わっ
て正極的に電荷されるフローティングゲートで生じるこ
とである。チャネルは永久的に導通し、読出しステップ
中導体セルと同一であることに可能でもはやなくなる。
多種の回路がこの欠点を解決するために考えられてい
る。
【０００９】図１Ｃは前述の方法による欠点を解決する
ための構成を示す図である。フローティングゲートＧＦ
が明らかに正極的に電荷されるように保持されて遮断さ
れたチャネル層であるならばフローティングゲートＧＦ
はチャネル長の部分のみコーティングされる。しかしな
がら、この構成はセル表面を増やすことが必要となるこ
とになる。
【００１０】図１Ｄは電子装置におけるＩＥＥＥ勧告，
Ｖｏｌ．ＥＤ−３４，Ｎｏ．６，１９８７年６月，ｐ
ｐ．１２９７〜１３０３と日本国特許出願である特願昭
６２−２１５０７９号に開示されたものを示す図であ
る。この構成では、フローティングゲートはチャネル層
の部分のみコーティングし、制御ゲートをコーティング
されない。前述の技術は制御ゲートの一方の側に形成さ
れたポリシリコンのスペーサを使用する、このフローテ
ィングゲートの実施を示す。
【００１１】図１Ａ〜図１Ｄに開示したものは概要であ
り、現存の装置は開示されたものに関して多くの選択を
示すものであり、特にＬＤＤ形又はそれ以外の形で、ド
ーピングされた傾斜の形（図１Ｂに示すように）または
その形でない、かつ結合に関する。更に、図１Ａ〜図１
Ｄでのソース金属被覆とドレイン金属被覆が各ソース及
びドレイン層を覆うようになされる。メモリアレイにお
いて従来では多種のメモリセルは共通のソースを有す
る。そして、金属被覆されないソースは各セルに供給さ
れない。
【００１２】フローティングゲートがチャネル上のみ
に、チャネルの隣接するソース及び／又はドレインの低
ドープの拡大上に延びていないＥＰＲＯＭセルは従来技
術である（例えば日本国特許出願の特願平１−２６２６
６９号，米国特許第４，８０４，６３７号明細書、米国
特許第４，２０３，１５８号明細書、米国特許第５，２
６７，１９４号明細書、米国特許第５，２０２，５７６
号明細書、ヨーロッパ特許出願第５，９７７，７２２
号、独国特許出願第３，３４５，１７３号及びＩＥＥＥ
勧告の電子装置の書簡（Ｖｏｌ．１１，Ｎｏ．１１，１
９９０１１月，ｐｐ．５１４〜５１６）。これらの文献
においてフローティングゲート及び制御ゲートは少なく
とも部分的に積層されている。
【００１３】米国特許第４，７５４，３２０号明細書の
図９には、フローティングゲートが制御ゲートに対して
側部にあり、装置の低ドープの連結線上に延びるＥＰＲ
ＯＭセルが示されている。制御ゲート及びフローティン
グゲートの下に絶縁材料の厚さが等しく、かつフローテ
ィングゲートの電荷は熱キャリヤ接合となる。
【００１４】
【発明が解決しようとする課題】前述のメモリセルの動
作を考慮すると、チャネルで生じる熱キャリヤは動作モ
ードの少なくとも１つで効果を有する。全てのこれらの
セルは下記の欠点の少なくとも２つを示す。
【００１５】１．各読出し動作時、熱キャリヤがチャネ
ルにやむを得ず生じられ、ドレインの近く、キャリヤ
（電子）の擬似の接合はゲートにおいて生じる。結果と
して、読出し動作の後、フローティングゲートでの電荷
累積が生じ、非プログラミングされたセルはプログラミ
ングされたセルに類似している。言い換えれば、非プロ
グラミングされたセルとプログラミングされたセルの閾
値電圧が互いに近づき、かつ区別するためにかなり困難
となる。
【００１６】２．プログラム動作はソースとドレインの
間の各々高い電流、例えば１２Ｖの電圧が流れることが
必要である。従来の集積回路での手段は低供給電圧（例
えば３Ｖ又は５Ｖ）から高電圧（約１２Ｖ）を供給する
ことは周知である。これらのシステムはチャージポンプ
と呼ばれる。しかし、チャージポンプの欠点は高出力イ
ンピーダンスをもつことであり、高い電流を導通するこ
とに適用されないことである。よって、集積回路の外に
高電圧の供給はプログラミングを行うステップとして供
給されなければならない。
【００１７】３．プログラム及び消去動作は二次動作で
ある。これらのセルはアナログ値を格納するために適用
されない。他の欠点は特にＥＥＰＲＯＭセルに関係され
るものであり、そのセルは図１Ｂに示すような特別な拡
散外形を持つソース層を有する。これらの欠点は次に示
す。
【００１８】４．ソース層の配置のタイプを付与するこ
とやドレイン層を実現するためにゲートの下のソースの
ドープ圧の拡散深さは全く制御されず、チャネル層の有
効な長が可変可能で、閾値電圧に影響を及ぼす。
【００１９】５．高電圧で消去動作中ゲートで熱キャリ
ヤの注入が酸化ゲートを分解できる。これらのセルは壊
れやすい。
【００２０】６．前述の方法として、フローティングゲ
ートの極性が反転し、セルが永久的に導通しないように
必要な工程を要する。
【００２１】本発明の目的は電気的消去可能なセルを含
む従来のセルの前述の欠点の全てを解決するメモリセル
を提供することである。
【００２２】本発明の他の目的は従来のメモリセルの表
面より広くないメモリセルを提供することである。
【００２３】本発明の更に他の目的は構成が従来の構成
より複雑でないセルを提供することである。
【００２４】
【課題を解決するための手段及び作用】これらの目的を
達成するために、本発明はフローティングゲートメモリ
セルの新しいタイプを提供し、ＭＯＳ形トランジスタの
ドレイン抵抗の変化によるが記憶現象がもはやＭＯＳ形
トランジスタの閾値電圧の変化によるものでない。また
フローティングゲートは電荷され、トンネル効果を介し
て放電され、チャネル層で生じる熱キャリヤによって影
響されない。
【００２５】更に、本発明は第１の導体形のチャネル層
に渡って制御ゲート、チャネル層の両側で第２の導体形
のソース層及びドレイン層を含み、少なくともドレイン
層がチャネルに近くの低ドープの層を含む電気的プログ
ラマブルセルを提供する。絶縁フローティングゲートは
少なくとも部分的にこの低ドープの層を覆う。
【００２６】この絶縁フローティングゲートはソース層
の延びた部分を覆い、又は制御ゲートを完全に囲むこと
ができる。
【００２７】本発明の実施例に関して、フローティング
ゲートの下の絶縁層は８ｎｍ〜１２ｎｍの厚さ、例えば
１０ｎｍの厚さを有する酸化シリコンで作られる。
【００２８】本発明の実施例に関して、制御ゲートの絶
縁層はフローティングゲートの酸化より実質的に２倍の
厚さの酸化シリコンで作られる。
【００２９】本発明に係るメモリセルをプログラミング
するための工程では接地するためにドレイン、ソース及
び基板の接続を行い、もし基板がＰ形であるならば制御
ゲートに正極の電圧パルスを供給する。
【００３０】本発明に係るメモリセルを消去するための
工程では接地するためにドレイン、ソース及び基板の接
続を行い、もし基板がＰ形であるならば制御ゲートに負
極の電圧パルスを供給する。
【００３１】本発明に係るメモリセルを消去するための
工程では接地するために制御ゲート及び基板の接続を行
い、もし基板がＰ形であるならばドレイン及び基板に正
極の電圧パルスを供給する。
【００３２】本発明に係るＥＰＲＯＭセルを製造する工
程は、導体基板上に活性化層の境界を定め、ゲート酸化
をもつこの活性化層をコーティングし、活性化層の中間
で十分にゲート層の境界を定め、ゲート層の下に広がる
ゲート酸化を取り除き、ゲートの回りや覆うように基板
上に薄い酸化層を形成し、低ドープレベルをもつ第２の
導体形のドープ剤を注入し、ゲートの両側に導体材料で
作られたスペーサを形成し、高ドープレベルをもつ第２
の導体形のソース及びドレインドープ剤を注入するもの
である。
【００３３】本発明の実施例における工程は更にソース
側のスペーサを除去する工程を含む。本発明の、前述及
び他の目的、将来、見地及び効果は図面と共に次の詳細
な説明から理解できるであろう。
【００３４】
【実施例】図２に示すように、本発明に係るメモリセル
はＬＤＤ形ＭＯＳ形トランジスタの構成に類似した構成
を有し、それはソース層１２及びドレイン層１３並びに
絶縁の制御ゲートＧＣを提供する例えばＰ形の第１の導
体形の半導体基板１１から形成されるＭＯＳ形トランジ
スタである。少なくともドレイン層は低ドープレベルを
有するＭＯＳ形トランジスタチャネル層の近くである部
分１４を含む。低ドープのドレイン層１４の少なくとも
部分はフローティングゲートＧＦを覆われ、このフロー
ティングゲートの絶縁材料は制御ゲートの絶縁材料より
実質的に２倍の薄さである。
【００３５】図２に示すように、ソース層１２はチャネ
ル層の近く低ドープの部分１５を含む。以下に説明する
ように、この部分は本発明に係る装置の動作として必要
ではなく、好ましい構成の結果である。同様に、図２は
ソース及びドレイン金属被覆を示すが、ソース金属被覆
はメモリアレイの各セルを供給されていない。
【００３６】本発明に関して、フローティングゲートは
ドレイン層の部分に渡って形成され、チャネル層の部分
に渡って延びていない。
【００３７】その結果として、本発明に係るメモリセル
及び従来のセルの間の動作に重要な相違がある。第１
に、この場合にフローティングゲートの電荷又は電荷な
しがドレイン抵抗に、かつ制御ゲートに結合されたＭＯ
Ｓ形トランジスタの閾値電圧にもはや動作している。更
に、物理的効果は従来例と基本的に異なる本発明に係る
書込み工程（プログラム化）を内在する。
【００３８】従来例において前述したプログラミングは
フローティングゲートの中に電子の注入がドレインの近
くのチャネル部分で熱キャリヤの生成することとなる。
ここで、フローティングゲートの中に電子の注入はトン
ネル効果となる。さらに、本発明に係るセルをプログラ
ミングするために、ドレイン、ソース及び基板は接地さ
れ、電圧パルスは例えば約１０〜１２Ｖの制御ゲートＧ
Ｃに供給される。制御ゲートの下の基板に生じられる過
多の電子はドレイン拡張領域１４を介して、かつフロー
ティングゲートに向かってトンネル酸化層を介して流れ
る。この工程が任意の電流の流れを要しないことがわか
る。
【００３９】もちろん、トンネル効果によるゲートに基
板からの電子の移動が生じることができるのでフローテ
ィングゲートの下の絶縁層（通常酸化シリコン）の厚さ
は十分に薄くなければならない。実際に、これは８ｎｍ
〜１２ｎｍの厚さ、典型的な例としては１０ｎｍの厚さ
の酸化層を使用することになる。このトンネル酸化層が
熱キャリヤ衝撃に従属されていないのでそのような大変
薄い厚さが本発明に係るセルでの欠点をなくすために実
施され得ることである。
【００４０】対称的に、消去動作は例えば約−８〜−１
２Ｖの電圧レンジ内で接地するドレイン、ソース及び基
板を維持することによって、かつ制御ゲートに負極パル
スを供給することによって行われる。その代わりに、基
板及び制御ゲートは接地され得、かつ可能なパルスはソ
ース及びドレインに供給され得る。
【００４１】読出しはドレインでの電圧及びチャネル導
体を与えるために制御ゲートでの電圧を供給することに
よってなされる。そして、電圧を供給するために、電流
の流れはドレインの抵抗又はフローティングゲートの下
に配置されたドレイン層の少なくとも部分１４を定める
フローティングゲートの電荷によるものである。
【００４２】前述の説明において、ドレイン層の拡張上
に配置されたフローティングゲートをもつメモリセルが
提供される。当業者であればこのフローティングゲート
はソース層の拡張を覆うように延びて、さらに制御ゲー
トを完全に取り囲むことができる。
【００４３】本発明に係るフローティングゲートメモリ
セルの表面領域はＭＯＳ形トランジスタの表面領域より
小さくて、又は従来のＥＰＲＯＭの表面領域より小さく
て、従来例の欠点を軽減する。
【００４４】１．読出し中、熱電子がドレイン層の近く
のチャネル層に生じるならばこれらの電子が制御ゲート
に向かって移動され、フローティングゲートの電荷状態
は変更されない。
【００４５】２．フローティングゲートのプログラム化
及び消去は特に電流が流れるが例えば１．８〜３．３Ｖ
の動作電圧（読出し）の代わりの１０〜１２Ｖのレンジ
内での電圧である従来例で通常動作電圧より高い電圧を
要求する。それにより、高い電流を供給する必要のない
チャージポンプをもつ集積回路内にある電流源を含む集
積回路を使用することができる。
【００４６】３．フローティングゲートのプログラミン
グと消去を含む現象は制御ゲートに供給される電圧パル
スの時間と振幅に本質的に比例される。そして、設定さ
れるレンジ内で選択された抵抗の変化を生じる選択的な
プログラミングを実行できる。本発明はアナログ値を格
納するために使用され得る。
【００４７】４．チャネル層の下に電気長の正確は任意
の従来のＭＯＳ形トランジスタと同様に良好である。
【００４８】５．消去中に、熱キャリヤはフローティン
グゲートの下に生じない。トンネル酸化が劣化するとい
う欠点がない（つけ加えると、制御ゲートの下の酸化層
は一般的に薄く、質の悪化もない）。
【００４９】６．フローティングゲート上の電荷は導電
的にチャネルを変化せず、そしてトランジスタが永久的
に導通するという欠点を解決する。
【００５０】本発明に係るメモリセルの更に効果はセル
がＭＯＳ形トランジスタの従来の製造方法と両立される
ことや、このセルの製造が複雑でなく積層されたゲート
でセルを製造するものより簡単であることである。
【００５１】製造工程の典型的な可能なシーケンスは関
連する従来の工程に比較して短く、本発明に係る構成の
１つの可能な製造方法で構成され、その方法の一部分は
ミズタニ氏及びマキタ氏による前述した論説に開示され
てある。
【００５２】図３ＡはＭＯＳ形トランジスタの従来の中
間製造方法による構成が示されている。活性化層はＰ形
基板２１の上に厚い酸化層２２によって境界を定められ
る。この活性化層は制御ゲート酸化層として使用される
熱酸化によって通常形成された薄い酸化層２３でコーテ
ィングされている。このゲート酸化層はＮ+ 形ポリシリ
コン層をデポジットし及びエッチングすることによって
通常形成されたゲート層２４でコーティングされる。
【００５３】図３Ｂを参照して、酸化層２３は離れてエ
ッチングされ、全体の構成はフローティングゲートの下
に配置されたトンネル酸化層を形成する所定の厚さを有
する酸化層２５までに熱酸化作用によって再度酸化され
ることが得られる。
【００５４】図３Ａ及び図３Ｂに示された工程の間に含
まれる工程の１つに、Ｎ形ドープ剤（通常リン）は低ド
ープのソース層２６とドレイン層２７を形成するために
注入される。
【００５５】そして、図３Ｃを参照すると、スペーサ２
８，２９が通常Ｎ+ 形ポリシリコンのような導体材料を
使用する周知の方法で制御ゲート２４の両側に形成され
る。スペース２８，２９は制御ゲートから絶縁され、か
つ薄い酸化層２５によって基板から絶縁される。スペー
サ２８，２９が形成され、第２の高ドープのイオン注入
はＬＤＤ形のＭＯＳ形トランジスタの製造中に形式的で
ある層２６，２７より高ドープのソース層３０及びドレ
イン層３１を形成するために行われる。
【００５６】次に、図３Ｄを参照すると、ソース側の近
くのスペーサ２９はマスキング方法及びこのスペーサを
形成する導体材料（例えばポリシリコン）の選択的なエ
ッチング方法によって取り除かれる。そして、ドレイン
層３１に渡って接点を開け、金属被覆又はこれらの接点
のためのケイ素化合物を形成する従来の工程を行い、内
部接続や絶縁の最後の動作を行う。
【００５７】図３Ｄは図２でのセルと同じメモリセルの
構成を示す。層３０，２６はソース層１２に相当し、層
３１はドレイン層１３に相当し、層２７はフローティン
グゲートの下に延びたドレイン層１４に相当し、スペー
サ２８はフローティングゲートＧＦに相当し、及び層２
４は制御ゲートＧＣに相当する。
【００５８】図３Ａ〜図３Ｄに示す工程は本発明に係る
装置を製造するために使用される典型的な工程である。
更に、この工程はＭＯＳ形トランジスタの製造のために
通常行われる可変の選択を有するために変化され得る。
【００５９】好ましくは、基板が約５×１０16〜５×１
０17ａｔｏｍ／ｃｍ3 のドープレベルを有し、低ドープ
層２６，２７のドープレベルが約５×１０17〜５×１０
18ａｔｏｍ／ｃｍ3 であるとき、トンネル酸化層２５の
厚さは約８ｎｍ〜１２ｎｍ（代表的には１０ｎｍ）であ
り、制御ゲートの下の酸化層２３の厚さは代表的には２
０ｎｍである（フローティングゲートの下に絶縁層の厚
さのほぼ倍）。
【００６０】このタイプのセルと共に、読出しゲートの
所定の電圧、例えば３Ｖとして、発明者は実験によって
明らかにされ、２より高い比率はプログラミングされた
セルでの電流と非プログラミングされたセルでの電流と
の間で生じる。これは従来のセルの最大より良く、この
比率はほとんど１．５を越えない。
【００６１】図４は本発明に係るメモリセルアレイの一
部分の典型的な平面図である。図４において、図３Ｄの
層に相当する層は同じ基準で表される。そして、各メモ
リセルはドレイン端子３２、フローティングゲート２
８、制御ゲート２４及びソース２６〜３０を含む。これ
らのメモリセルは図の横方向で対をなし、水平軸３４に
対してほぼ対をなす。制御ゲート２４は同じ列のセル全
てに共通であり、ソース３０は対称軸３４の両側に位置
された２つの隣接の列のセル全てに共通である。
【００６２】本発明に係るメモリセルアレイの多種の変
形は当業者によって装置化され得る。
【００６３】前述の本発明の少なくとも１つの実施例、
変更、変形及び改良は当業者であれば簡単にできる。そ
のような変更、変形や改良は本発明の技術思想や見地内
に含まれる。つまり、前述の説明は一例の方法に過ぎ
ず、それに限定されない。本発明は特許請求の範囲に定
められたもの及びそれに相当するもののみに限定され
る。
【図面の簡単な説明】
【図１Ａ】従来例に係るＥＰＲＯＭセル及びＥＥＰＲＯ
Ｍセルの多種のタイプを示す図である。
【図１Ｂ】従来例に係るＥＰＲＯＭセル及びＥＥＰＲＯ
Ｍセルの多種のタイプを示す図である。
【図１Ｃ】従来例に係るＥＰＲＯＭセル及びＥＥＰＲＯ
Ｍセルの多種のタイプを示す図である。
【図１Ｄ】従来例に係るＥＰＲＯＭセル及びＥＥＰＲＯ
Ｍセルの多種のタイプを示す図である。
【図２】本発明に係るメモリセルを示す図である。
【図３Ａ】本発明に係るメモリセルを製造する工程の典
型的な例を示す図である。
【図３Ｂ】本発明に係るメモリセルを製造する工程の典
型的な例を示す図である。
【図３Ｃ】本発明に係るメモリセルを製造する工程の典
型的な例を示す図である。
【図３Ｄ】本発明に係るメモリセルを製造する工程の典
型的な例を示す図である。
【図４】本発明に係るメモリセルアレイの典型的な例を
示す平面図である。
【符号の説明】
１１ 基板 １２ ソース層 １３ ドレイン層 １４ 低ドープの層 ２８，２９ スペーサ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ベルナール ギヨーモ フランス国， 38120 ル フォンタニル, リュ デュ ロシェ 14番地

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】 チャネル層を有する第１の導体形の基板
    （１１）と、チャネル層の上の第１の絶縁層の上の制御
    ゲート（ＧＣ）と、チャネル層の両側であってチャネル
    に隣接する低ドープの層（１４）を少なくとも含む第２
    の導体形のドレイン層（１３）及びソース層（１２）
    と、少なくとも前記低ドープの層の部分の上の第２の絶
    縁層上のフローティングゲート（ＧＦ）とを含む電気的
    プログラマブルメモリセルにおいて、 第２の絶縁層の厚さは第１の絶縁層の厚さより薄く、か
    つトンネル効果を介して転送される電荷を有するために
    十分に薄いことを特徴とする電気的プログラマブルメモ
    リセル。
  2. 【請求項２】 ソース層はチャネルの近くに低ドープの
    領域（２６）を含み、前記低ドープの領域（２６）が絶
    縁の前記フローティングゲートを少なくとも部分的に覆
    われた請求項１に記載のメモリセル。
  3. 【請求項３】 前記フローティングゲート（ＧＦ）は完
    全に制御ゲートを囲む請求項２に記載のメモリセル。
  4. 【請求項４】 フローティングゲートの下の絶縁層は８
    ｎｍ〜１２ｎｍの範囲内で厚さを有する酸化シリコンで
    作成される請求項１〜３のいずれか１項に記載のメモリ
    セル。
  5. 【請求項５】 前記厚さが約１０ｎｍである請求項４に
    記載のメモリセル。
  6. 【請求項６】 制御ゲートの絶縁層は酸化フローティン
    グゲートより実質的に２倍の厚さの酸化シリコンで作成
    される請求項４項に記載のメモリセル。
  7. 【請求項７】 請求項１〜６のいずれか１項に記載のメ
    モリセルをプログラミングする方法であって、接地する
    ためにドレイン、ソース及び基板の接続を行い、基板が
    Ｐ形であるとき制御ゲートに正極の電圧パルスを供給す
    ることを特徴とする方法。
  8. 【請求項８】 請求項１〜６のいずれか１項に記載のメ
    モリセルを消去する方法であって、接地するためにドレ
    イン、ソース及び基板の接続を行い、基板がＰ形である
    とき制御ゲートに負極の電圧パルスを供給することを特
    徴とする方法。
  9. 【請求項９】 請求項１〜６のいずれか１項に記載のメ
    モリセルを消去する方法であって、接地するために制御
    ゲート及び基板の接続を行い、基板がＰ形であるときド
    レイン及びソースに正極の電圧パルスを供給することを
    特徴とする方法。
  10. 【請求項１０】 ＥＰＲＯＭの製造方法において、 導体基板（２１）上に活性化層の境界を定め、酸化ゲー
    ト（２３）を前記活性化層をコーティングし、前記活性
    化層の中間で実質的にゲート層（２４）の境界を定め、 ゲート層（２４）の下を除く酸化ゲート（２３）をエッ
    チングし、 ゲート（２４）を覆って及び回りにかつ基板の上に薄い
    酸化層（２５）を形成し、 低いドープレベルで第２の導体形のドープ剤を注入し、 ゲートの両側で導体材料で作成されたスペーサ（２８，
    ２９）を形成し、 高いドープレベルで第２の導体形のドープ剤をソース及
    びドレインに注入することを特徴とする製造方法。
  11. 【請求項１１】 ゲートの一方の側のスペーサを除去す
    る工程を含む請求項１０に記載の方法。
  12. 【請求項１２】 酸化ゲートを取り除く工程及び薄い酸
    化層を形成する工程の次に又は前に、低いドープレベル
    のドープ剤を注入する工程を含む請求項１０に記載の方
    法。
  13. 【請求項１３】 制御ゲート及びスペーサはドーピング
    されたポリシリコンで作成されている請求項１０に記載
    の方法。
  14. 【請求項１４】 薄い酸化層（２５）は８ｎｍ〜１２ｎ
    ｍの厚さに熱酸化作用によって形成される請求項１０に
    記載の方法。
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