JPH02260564A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

〔産業上の利用分野〕 この発明は同一基板上に、サイドウオールを用いたＬ　
Ｄ　Ｄ　（Ｌ１！ｈｔｙ　Ｄｏｐｅｄ　Ｄｒａｌｎ）構
造のトランジスタを複数種有する半導体装置及びその製
造方法に関するものである。

【従来の技術】

第５図はＬＤＤ構造の従来のＥＦＲＯＭを示す断面図で
ある。同図に示すように、メモリトランジスタＱ１、周
辺用トランジスタＱ２がフィールド酸化膜１により分離
形成された素子形成領域Ａ。 ＢにおけるＰ−半導体基板１上に形成されている。 メモリトランジスタＱ１において、素子形成領域Ａにお
けるＰ″″半導体基板１の上層部にＮ型に深くドープさ
れたＮ　ソース領域３ａとＮ　ドレイン領域３ｂが形成
されている。Ｎ　ソース領域３ａおよびＮ　ドレイン領
域３ｂにそれぞれ隣接して、Ｎ−型に浅くドープされた
Ｎ−拡散領域４゜５が形成されている。またＮ−拡散領
域４，５の間のＰ−半導体基板１の表面付近をチャネル
領域６とする。 チャネル領域６の上に、ゲート酸化膜７を介して、ポリ
シリコンから成るゲート電極８が設けられている。この
ゲート電極８上にゲート酸化膜９を介して、ポリシリコ
ンから成るゲート電極１０が設けられている。これらの
ゲート電極８，１０及びゲート酸化膜９の側壁に接して
、ゲート酸化膜７上にノンドープ酸化膜から成るサイド
ウオール１１が設けられている。 一方、周辺用トランジスタＱ２において、素子形成領域
ＢにおけるＰ−半導体基板１の上層部にＮ型に深くドー
プされたＮ　ソース領域１３ａとＮ＋ドレイン領域１３
ｂが形成されている。Ｎ＋ソース領域１３ａおよびＮ　
ドレイン領域１３ｂにそれぞれ隣接して、Ｎ″″型に浅
くドープされたＮ−拡散領域１４．１５が形成されてい
る。またＮ−拡散領域１４．１５の間のＰ−半導体基板
１の表面付近をチャネル領域１６とする。 チャネル領域１６の上に、ゲート酸化！１１７を介して
、ポリシリコンから成るゲート電極１８が設けられてい
る。このゲート電極１８の側壁に接して、ゲート酸化膜
１７上にノンドープ酸化膜から成るサイドウ中−ル１９
が設けられている。 １１６図は第５図で示したＬＤＤ構造のＥＰＲＯＭの製
造方法を示す断面図である。以下、同図を参照しつつそ
の製造方法を説明する。 まず、Ｐ−半導体基板１上に素子分離された素子形成領
域Ａ、Ｂを形成するため、フィールド酸化膜２を形成し
、フィールド酸化ＩＩ！Ｉ２．２間に酸化ｌｌ１ｌＩ２
１を形成する。次に、膜厚が約３０００人のポリシリコ
ン層２２を堆積し、写真製版技術によりバターニングさ
れたレジストをマスクとして、ポリシリコン層２２に対
しＣＦ４ガスによる異方性プラズマエツチングを施し、
同図（、ａ）に示すように、素子形成領域Ａにおける酸
化膜２１上にポリシリコン層２２を残す。 そして、素子形成領域Ｂにおける酸化膜２１を弗酸の水
溶液等によりエツチング除去した後、ポリシリコン層２
２上及び素子形成領域ＢのＰ−半導体基板１上に酸化膜
２３を形成する。続いて膜厚が４０００人のポリシリコ
ン層２４を同図（ｂ）に示すように全面に形成する。 次に、全面にレジスト２５を塗布し、このレジスト２５
を写真製版技術により素子形成領域Ａにおいてバターニ
ングした後、バターニングされたレジスト２５をマスク
として、ポリシリコン層２２．２４及び酸化ｌＩ２３に
対しドライエツチングを施し、同図（Ｃ）に示すように
、素子形成領域Ａにゲート電極８．１０及びゲート酸化
膜９を形成する。この時、素子形成領域Ｂ全面をレジス
ト２５が覆っているため、素子形成領域Ｂのポリシリコ
ン層２４はエツチングされない。 次に、レジスト２５を除去し、その後レジスト２６を塗
布し、このレジスト２６を写真製版技術により素子形成
領域Ｂにおいてバターニングした後、バターニングされ
たレジスト２６をマスクとして、ポリシリコン層２４に
対しドライエツチングを施し、同図（ｄ）に示すように
、素子形成領域Ｂにゲート電極１８を形成する。この時
、素子形成領域Ａ全面をレジスト２６が覆っているため
、素子形成領域Ａのゲート電極８．１０及びゲート酸化
膜９の形状に変化はない。レジスト２６の除去後、ゲー
ト電極１０．１８をマスクとしてｐ−半導体基板１全面
に５０ＫｅＶ程度のエネルギーでドーズ量１〜５　ｘ　
１０１３［ｃｓ−２１のＰイオンを注入し、Ｐ　半導体
基板１の上層部にＮ　の不純物を添加する。 続いて、気相成長法により、膜厚が１０００〜８０００
人程度のノンドー堆積化膜をＰ　半導体基板１全面に形
成し、このノンドープ酸化膜に対し、下層の酸化１１２
１．２３を含む膜厚骨を除去するように異方性エツチン
グを施す。その結果、Ｐ　半導体基板１に対し垂直方向
の膜厚が他の領域より厚い、ゲート電極８，１０及びゲ
ート酸化膜９の側壁並びにゲート電極１８の側壁のノン
ドープ酸化膜が残ることにより、同図（ｅ）に示すよう
に、サイドウオール１１．１９が形成されるとともに、
ゲート酸化膜７．１７が形成される。 その後、ゲート電極１０．１８及びサイドウオール１１
．１９をマスクとしてＰ　半導体基板１全面に３０〜４
０Ｋｅ程度のエネルギーでドーズ量２〜４　ｘ　１０１
５［ｃｓ−２］のＡｓイオンを注入し、その後、９００
℃〜９５０℃の熱拡散処理を行うことにより、第５図に
示すようにＮ　ソース領域３ａ。 １３　ａ　ｓ　Ｎ　　ドレイン領域３ｂ、１３ｂととも
に、サイドウオール１１．１９下にＮ″″拡散領域４゜
５．１４．１５を形成する。また、この熱処理により、
Ｐ、Ａｓがアニールされる。その後、図示しないがスム
ースコート、コンタクトホール、アルミ配線、表面保護
膜を順次形成し、ＥＦＲＯＭが完成する。 このように、製造されるＬＤＤ構造のトランジスタＱｌ
、Ｑ２は、サイドウオール１１．１９を形成することに
より、チャネル６．１６とドレイン３ｂ、１３ｂ間に低
濃度領域４．１４を設けている。このため、ドレイン電
圧及びゲート電圧印加時にドレイン近傍に生じる電界を
弱めることにより、電界中を走るホットエレクトロンの
エネルギーを弱めることができる。 なお、このように製造されるサイドウオールの幅は、サ
イドウオールとなるノンドープ酸化膜の膜厚と、この酸
化膜のドライエツチング時間により決定するため、膜厚
が均一なノンドープ酸化膜に、同じドライエツチング処
理を施すことにより形成されるサイドウオール１１．１
９の幅Ｌ１゜Ｌ２は同一になる。 〔発明が解決しようとする課題〕 従来のＬＤＤ構造のＥＰＲＯＭは以上のように構成され
ており、メモリトランジスタＱ１及び周辺用トランジス
タＱ２のサイドウオール１１及び１８の幅り、Ｌ２は共
に同一長であった。つます、Ｎ−領域４，５とＮ−領域
１４．１５の形成幅が同一であった。 第７図は、メモリトランジスタＱ１におけるサイドウオ
ール１１の幅Ｌｔと書込み深さΔｖｔｈ（閾値ｖｔｈと
の差であり、書込み効率の指標となる）及びソースドレ
イン耐圧ＢＶ８．との相関を示すグラフである。メモリ
トランジスタＱ１は書込み深さΔｖｔｈが深く、ソース
ドレイン耐圧Ｂ　Ｖ　ｓ。 が高い方が望ましいため、幅Ｌ１の最適値は、第７図に
示すように両者ΔＶ　　　ＢＶ　　の交点であｔｈ’　
　　ＳＤ る約１．４μｍとなる。 第８図は、周辺用トランジスタＱ２におけるサイドウオ
ール１９の幅Ｌ　と基板電流！　　　（ホ２　　　　　
　　ＳＯＢ ットエレクトロン発生量の指標となる）及び電流増幅率
β（トランジスタの電流の電流駆動能力の指標となる）
の逆数１／βとの相関を示すグラフである。周辺用トラ
ンジスタＱ２は！　　、１／ＵＢ βが小さい方が望ましいため、サイドウオール１９の幅
Ｌ２の最適値は、第８図に示すように、両者！　　、１
／βの交点である約２．０μｍである。 ＳＯＢ このようにメモリトランジスタＱ１．周辺用トランジス
タＱ２のサイドウオール１１，１９の幅り、Ｌ２の最適
値は異なっている。しかじながら、前述したようにサイ
ドウオール１１．１９の幅り、Ｌ２は同一長に形成され
てしまうため、個々のトランジスタＱ１．Ｑ２で最適な
サイドウオールの幅を実現できず、個々のトランジスタ
の動作特性を最適化することができないという問題点が
あった。 なお、個々のトランジスタにおいて、サイドウオールの
幅を変えるための方法として、例えばマスクを用いたエ
ツチング処理を行ったり、ノンドープ酸化膜の膜厚を素
子形成領域ＡとＢとで変える等が考えられるが、これら
の方法では、高精度にサイドウオールの幅を設定できな
いという別の問題点がある。 この発明は上記のような問題点を解決するためになされ
たもので、個々のトランジスタごとに動作特性を最適化
することが可能なＬＤＤ構造の複数種のトランジスタか
らなる半導体装置及びその製造方法を得ることを目的と
する。 〔課題を解決するための手段〕 この発明にかかる半導体装置は、第１の導電型の半導体
基板と、前記半導体基板上に形成された第１及び第２の
トランジスタとを備え、前記第１及び第２のトランジス
タの各々は、前記ゲート電極上に形成され、その端部が
第１のトランジスタにおいては前記ゲート電極より第１
の長さ突出し、前記第２のトランジスタにおいては前記
ゲート電極より第２の長さ突出したマスク層と、前記ゲ
ート電極の両側面にそれぞれ形成され、前記第１のトラ
ンジスタにおいては前記第１の長さに応じた第１の形成
幅を、前記第２のトランジスタにおいては前記第２の長
さに応じた第２の形成幅を有するゲート電極側壁部と、
前記ゲート電極側壁部下の前記半導体基板上層部に形成
された、不純物濃度の低い第２の導電型の第１の半導体
領域と、前記ゲート電極が形成されていない領域下の前
記半導体基板上層部に前記第１の半導体領域と隣接して
形成され、前記第１の半導体領域と比較して不純物濃度
が高い前記第２の導電型の第２の半導体領域とを備えて
いる。 一方、この発明にかかる半導体装置の製造方法は第１の
導電型の半導体基板上に第１及び第２のトランジスタを
製造する方法であって、前記半導体基板上に絶縁膜を形
成する工程と、前記絶縁膜上に、前記第１のトランジス
タのゲート電極となる第１の層を形成する工程と、前記
絶縁膜上に、前記第２のトランジスタのゲート電極とな
る第２の層を形成する工程と、前記第１の層上に第１の
異方性エツチングに対し前記第１の層よりエツチングレ
ートの低い、第１のマスク層となる第３の層を形成する
工、程と、前記第２の層上に第２の異方性エツチングに
対し前記第２の層よりエツチングレートの低い、第２の
マスク層となる第４の層を形成する工程と、前記第１及
び第３の層に対し選択的に前記第１の異方性エツチング
を施し、前記第１のトランジスタのゲート電極を形成す
るとともに、エツチングレートの違いにより端部が前記
第１のトランジスタのゲート電極より第１の長さ分突出
した前記第１のマスク層を形成する工程と、前記第２及
び第４の層に対し選択的に前記第２の異方性エツチング
を施し、前記第２のトランジスタのゲート電極を形成す
るとともに、エツチングレートの違いにより端部が前記
！０２のトランジスタのゲート電極より第２の長さ分突
出した前記第２のマスク層を形成する工程と、前記第１
及び第２のトランジスタのゲート電極をマスクとして、
前記半導体基板上層部に第２の導電型の不純物を注入し
、不純物濃度の低い第１の半導体領域を形成する工程と
、前記第３及び第４の層を含む前記半導体基板上にゲー
ト電極側壁部となる第５の層を形成する工程とを備え、
前記第５の層は、第３の異方性エツチングに対し前記第
３及び第４の層よりエツチングレートが高く、前記第１
及び第２のマスク層をマスクとして前記第５の層に対し
前記第３の異方性エツチングを施し、前記第１及び第２
の長さを反映した第１及び第２の形成幅の第１及び第２
のゲート電極側壁部をそれぞれ前記第１及び第２のトラ
ンジスタのゲート電極の両側面に形成する工程と、前記
第１及び第２のトランジスタのゲート電極並びに前記第
１及び第２のゲート電極側壁部をマスクとして、前記半
導体基板上層部に第２の導電型の不純物を注入し、前記
第１の半導体領域より不純物濃度の高いｍ２の半導体領
域を前記第１の半導体領域に隣接して形成する工程とを
さらに備えている。 〔作用〕 この発明におけるゲート電極側壁部は、第１のトランジ
スタにおいては、マスク層のゲート電極に対する突出長
である第１の長さに応じた第１の形成幅を、第２のトラ
ンジスタにおいては第２の長さに応じた第２の形成幅を
有するため、第１゜第２のトランジスタにおけるマスク
層のゲート電極からの突出長の違いにより、第１．第２
のトランジスタ間で、ゲート電極側壁部の形成幅を異な
るものに設定できる。 〔実施例〕 第１図はこの発明の一実施例であるＬＤＤ構造のＥＰＲ
ＯＭを示す断面図である。同図に示すように、従来と異
なり、メモリトランジスタＱ１のゲート電極１０上にス
トッパー薄膜３１が、周辺用トランジスタＱ２のゲート
電極１８上にストッパー薄膜３２がそれぞれ形成されて
いる。 ストッパー薄膜３１．３２はそれぞれゲート電極１０．
１８より端部が突出している。このため、後述する理由
により、サイドウォ゛−ル１１．１９の幅Ｌ　　　、Ｌ
　　　が異なっている。なお、他の構成は従来と同様で
あるため説明は省略する。 第２図は第１図で示したＬＤＤ構造のＥＦＲＯＭの製造
方法を示す断面図である。以下、同図を参照しつつその
製造方法を説明する。 まず、Ｐ−半導体基板１上に素子分離された素子形成領
域Ａ、Ｂを形成するため、フィールド酸化膜２を形成し
、フィールド酸化１１１２，２間に酸化膜２１を形成す
る。次に、膜厚が約３００ｏ人のポリシリコン層２２を
堆積し、写真製版技術によりバターニングされたレジス
トをマスクとして、ポリシリコン層２２に対しＣＦ４ガ
スによる異方性プラズマエツチングを施し、同図（ａ）
に示すように、素子形成領域Ａにおける酸化膜２１上に
ポリシリコン層２２を残す。 そして、素子形成領域Ｂにおける酸化膜２１を弗酸の水
溶液等によりエツチング除去した後、ポリシリコン層２
２上及び素子形成領域ＢのＰ″″半導体基板１上に酸化
膜２３を形成する。続いて膜厚が４０００人のポリシリ
コン層２４を全面に形成後、窒化シリコン膜等の薄１１
！ｉ３３を１００〜２００人程度の膜厚堆積相成長法に
より同図（ｂ）に示すように全面に形成する。この薄膜
３３はポリシリコン層２２．２４のバターニングに用い
るエツチングに対しそのエツチングレートがポリシリコ
ン層２２゜２４の１／３以下であり、かつ後述するノン
ドーブ酸化膜エツチングの際にマスクの役割を果たすこ
とが可能な膜である。 次に、全面にレジスト２５を塗布し、このレジスト２５
を写真製版技術により、素子形成領域Ａにおいてバター
ニングした後、バターニングされたレジスト２５をマス
クとし、ポリシリコン層２２．２４．酸化膜２３及び薄
膜３３に対しドライエツチングを施し、同図（Ｃ）に示
すように、素子形成領域Ａにゲート電極８，１０、ゲー
ト酸化膜９及びストッパー薄膜３１を形成する。この際
に、ポリシリコン層２２．２４と薄膜３３のエツチング
レートの違いを利用して、ドライエツチング時間を従来
より長く設定することにより、ストッパー薄膜３１の端
部をゲート電極１０より正確に所定長！突出させること
ができる（以下、この長さ９を「突出長」という。）。 また、酸化膜２３もポリシリコン層２２よりエツチング
レートが低いため、ゲート酸化膜９の端部がゲート電極
８より突出することになる。例えば、ゲート電極１０の
幅を１．０μｍ１突出長夕を０．２μｍルジスト２５と
ストッパ薄膜３１との寸法差０．０５μｍを実現したい
場合、第３図に示すように、ゲート電極１０上のレジス
ト寸法を１．８μｍにし、ドライエツチング時間を所定
時間に設定することにより、正確に形成することができ
る。なお、この時、素子形成領域Ｂ全面をレジスト２５
が覆っているため、素子形成領域Ｂのポリシリコン層２
４はエツチングされない。 次に、レジスト２５を除去し、その後レジスト２６を全
面に塗布し、このレジスト２６を写真製版技術により素
子形成領域Ｂにおいてバターニングした後、バターニン
グされたレジスト２６をマスクとして、ポリシリコン層
２４及び薄膜３３に対しドライエツチングを施し、同図
（ｄ）に示すように、素子形成領域Ｂにストッパー薄膜
３２及びゲート電極１８を形成する。この際に、ポリシ
リコン層２４と薄膜３３のエツチングレートの違いを利
用して、ドライエツチング時間を従来より長い、設定時
間に設定することにより、ストッパー薄膜３２の端部を
ゲート電極１８より正確に所定長に突出させることがで
きる。この時、素子形成領域Ａ全面をレジスト２６が覆
っているため、素子形成領域Ａのゲート電極８．１０及
びゲート酸化膜９及びストッパー薄膜３１の形状に変化
はない。レジスト２６除去後、ゲート電極１０．１８を
マスクとしてＰ−半導体基板１全面に５０Ｋｅｙ程度ノ
エネルギーでドーズＩ１１〜５ｘ１０１３［ｃｍ’−２
］のＰイオンを注入し、Ｐ−半導体基板１の上層部にＮ
　の不純物を添加する。 続いて、気相成長法により、膜厚が１０００〜３０００
人程度のノンドー堆積化膜をＰ″″半導体基板１全面に
形成し、このノンドープ酸化膜に対し、酸化膜２１．２
３を含む膜厚分を除去するように異方性エツチングを施
す。その結果、Ｐ−半導体基板１に対して垂直方向の膜
厚が他の領域より厚い、ゲート電極８．１０及びゲート
酸化膜９の側壁並びにゲート電極１８の側壁のノンドー
プ酸化膜が残ることにより、同図（０）に示すように、
サイドウオール１１’、１９’が形成されるとともに、
ゲート酸化膜７，１７が形成される。 第４図（ａ）に示すように、従来のゲート電極１８の側
壁に設けられるサイドウオール１９の幅Ｌ２はノンドー
プ酸化膜３５の膜厚ｍにほぼ等しかった。一方、本実施
例におけるゲート電極１８の側壁に設けられたサイドウ
オール１９の幅Ｌ２は、同図（ｂ）に示すように、ノン
ドープ酸化膜３５の膜厚ｍに、ストッパー薄膜３２のゲ
ート電極１８に対する突出長ｋに加えた長さに等しくな
る。 同様のことが、サイドウオール１１と１１′の幅Ｌ　　
、Ｌ　　　に対しても当てはまる。すなわち、サイドウ
オール１１′の幅Ｌ　　はノンドープ酸化膜３５の膜厚
ｍにストッパー薄膜３１の突出長量を加えた長さとなる
。 以上のことから、均一な膜厚のノンドープ酸化膜を異方
性エツチングすることにより形成されるサイドウオール
１１’、１９’間においても、ストッパー薄膜３１．３
２の突出長１．にの違いにより、その形成幅Ｌ　　　　
Ｌ２　　各々を異なる値に精度よく設定することができ
る。なお、実際にはストッパー薄膜３１．３２自体もエ
ツチングされるが、ノンドープ酸化膜３５に行うエツチ
ングに対し、エツチングレートが低く十分なエツチング
耐性を有するものを用いれば問題ない。 その後、ゲート電極１０．１８及びサイドウオール１１
’、１９’をマスクとしてＰ−半導体基板１全而に３０
〜４０Ｋｅ程度のエネルギーでドーズ１１２〜４　Ｘ　
１０１５［ｃｓ−２］のＡ８イオンを注入し、その後、
９００℃〜９５０℃の熱拡散処理を行うことにより、第
１図に示すようにＮ　ソース領域３ａ、１３ａ１Ｎ　ド
レイン領域３ｂ、１３ｂとともに、サイドウオール１１
’、１９’下にＮ−拡散領域４．５．１４．１５を形成
する。また、この熱処理により、Ｐ、Ａｓがアニールさ
れる。 その後、図示しないがスムースコート、コンタクトホー
ル、アルミ配線、表面保護膜を順次形成し、ＥＦＲＯＭ
が完成する。 上記したように、ストッパー薄膜３１．３２の突出長１
．ｋを変えることにより、サイドウオール１１’、１９
’の幅Ｌ　　、Ｌ　　を、それぞれ異なる値に精度よく
形成することができる。その結果、メモリトランジスタ
Ｑ１と周辺用トランジスタＱ２とでそれぞれ最適なサイ
ドウオールの幅、つまりＮ−拡散領域４，５，１４．１
５の形成幅を設定できるため、個々のトランジスタの動
作特性を最適化できるＬＤＤ構造のＥＰＲＯＭが得られ
る。 なお、この実施例では、サイドウオールの材質として酸
化膜を、電極材料としてポリシリコンを、ストッパー薄
膜の材質として窒化シリコン膜を用いたが、これに限定
されず、サイドウオール形成のためのエツチングに対し
、サイドウオールの材質トストッハーｉ１膜の材質のエ
ツチングレートの比が３：１以上程度のもので、かつ電
極形成のためのエツチングに対し、電極材料とストッパ
ー薄膜の材質のエツチングレートの比が３：１以上のも
のであればよい。 また、この実施例では、メモリトランジスタＱ１のゲー
ト電極１０と周辺用トランジスタＱ２のゲート電極１８
を同一のポリシリコン層２４をエツチングして形成した
が、各々別々の層をエツチングすることにより形成して
もよい。 また、周辺用トランジスタＱ２はＮ型ＭＯ８構成のトラ
ンジスタを示したが、Ｐ型ＭＯ８構成のものにも適用可
能である。さらに、この発明は同一基板上に、複数種の
ＬＤＤ構造のトランジスタを有する全ての半導体装置に
適用可能である。 〔発明の効果〕 以上説明したように、この発明によれば、ゲート電極側
壁部は、第１のトランジスタにおいては、マスク層のゲ
ート電極に対する突出長である第１の長さに応じた第１
の形成幅を、第２のトランジスタにおいては第２の長さ
に応じた第２の形成幅を有するため、第１．第２のトラ
ンジスタにおけるマスク層のゲート電極からの突出長の
違いにより、第１．第２のトランジスタ間で、ゲート電
極側壁部の形成幅を異なるものに設定できる。 その結果、ゲート電極側壁部下の形成される第１の半導
体領域は、第１．第２のトランジスタ間において、各々
最適な形成幅を得ることができるため、第１．第２のト
ランジスタごとに動作特性を最適化することが可能とな
る効果がある。

【図面の簡単な説明】

１１図はこの発明の一実施例であるＬＤＤ構造のＥＰＲ
ＯＭを示す断面図、第２図はその製造方法を示す断面図
、第３図及び第４図はこの発明の特徴を示す説明図、第
５図は従来のＬＤＤ構造のＥＰＲＯＭを示す断面図、第
６図はその製造方法を示す断面図、第７図及び第８図は
従来のＬＤＤ構造のＥＰＲＯＭの問題点を指摘したグラ
フである。 図において、１はＰ−半導体基板、３ａ、１３ａはＮ　
ソース領域、３ｂ、１３ｂはＮ　ドレイン領域、４，５
，１４．１５はＮ−拡散領域、６゜１６はチャネル領域
、７，９．１７はゲート酸化膜、８，１０．１８はゲー
ト電極、１１’　　　１９はサイドウ中−ル、３１．３
２はストッパー薄膜である。 なお、各図中同一符号は同一または相当部分を示す。 第 因（そのｌ） 第 図 第 図 七 （自発） １．事件の表示 平 特願昭　１−８１８８４号 ３、補正をする者 代表者 ５、補正の対象 明細書の「発明の詳細な説明の欄」 ６、補正の内容 （１）　　明細書第１１頁第１８行のｒｌ、４μｍＪを
、ｒｏ、１４μｍ」に訂正する。 （２）　　明細書第１２頁第７行の「２．０μｍ」を、
ｒｏ、２０μｍ」に訂正する。 以上

Claims (2)

【特許請求の範囲】
1. （１）第１の導電型の半導体基板と、 前記半導体基板上に形成された第１及び第２のトランジ
   スタとを備え、 前記第１及び第２のトランジスタの各々は、前記半導体
   基板上に、絶縁膜を介して形成されたゲート電極と、 前記ゲート電極上に形成され、その端部が第１のトラン
   ジスタにおいては前記ゲート電極より第１の長さ突出し
   、前記第２のトランジスタにおいては前記ゲート電極よ
   り第２の長さ突出したマスク層と、 前記ゲート電極の両側面にそれぞれ形成され、前記第１
   のトランジスタにおいては前記第１の長さに応じた第１
   の形成幅を、前記第２のトランジスタにおいては前記第
   ２の長さに応じた第２の形成幅を有するゲート電極側壁
   部と、 前記ゲート電極側壁部下の前記半導体基板上層部に形成
   された、不純物濃度の低い第２の導電型の第１の半導体
   領域と、 前記ゲート電極が形成されていない領域下の前記半導体
   基板上層部に前記第１の半導体領域と隣接して形成され
   、前記第１の半導体領域と比較して不純物濃度が高い前
   記第２の導電型の第２の半導体領域とを備える半導体装
   置。
2. （２）第１の導電型の半導体基板上に第１及び第２のト
   ランジスタを製造する半導体装置の製造方法であって、 前記半導体基板上に絶縁膜を形成する工程と、前記絶縁
   膜上に、前記第１のトランジスタのゲート電極となる第
   １の層を形成する工程と、前記絶縁膜上に、前記第２の
   トランジスタのゲート電極となる第２の層を形成する工
   程と、前記第１の層上に第１の異方性エッチングに対し
   前記第１の層よりエッチングレートの低い、第１のマス
   ク層となる第３の層を形成する工程と、前記第２の層上
   に第２の異方性エッチングに対し前記第２の層よりエッ
   チングレートの低い、第２のマスク層となる第４の層を
   形成する工程と、前記第１及び第３の層に対し選択的に
   前記第１の異方性エッチングを施し、前記第１のトラン
   ジスタのゲート電極を形成するとともに、エッチングレ
   ートの違いにより端部が前記第１のトランジスタのゲー
   ト電極より第１の長さ分突出した前記第１のマスク層を
   形成する工程と、 前記第２及び第４の層に対し選択的に前記第２の異方性
   エッチングを施し、前記第２のトランジスタのゲート電
   極を形成するとともに、エッチングレートの違いにより
   端部が前記第２のトランジスタのゲート電極より第２の
   長さ分突出した前記第２のマスク層を形成する工程と、 前記第１及び第２のトランジスタのゲート電極をマスク
   として、前記半導体基板上層部に第２の導電型の不純物
   を注入し、不純物濃度の低い第１の半導体領域を形成す
   る工程と、 前記第１及び第２のマスク層を含む前記半導体基板上に
   ゲート電極側壁部となる第５の層を形成する工程とを備
   え、前記第５の層は、第３の異方性エッチングに対し前
   記第１及び第２のマスク層よりエッチングレートが高く
   、 前記第１及び第２のマスク層をマスクとして前記第５の
   層に対し前記第３の異方性エッチングを施し、前記第１
   及び第２の長さを反映した第１及び第２の形成幅の第１
   及び第２のゲート電極側壁部をそれぞれ前記第１及び第
   ２のトランジスタのゲート電極の両側面に形成する工程
   と、 前記第１及び第２のトランジスタのゲート電極並びに前
   記第１及び第２のゲート電極側壁部をマスクとして、前
   記半導体基板上層部に第２の導電型の不純物を注入し、
   前記第１の半導体領域より不純物濃度の高い第２の半導
   体領域を前記第１の半導体領域に隣接して形成する工程
   とをさらに備える半導体装置の製造方法。