JPH07302896A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH07302896A JPH07302896A JP6092351A JP9235194A JPH07302896A JP H07302896 A JPH07302896 A JP H07302896A JP 6092351 A JP6092351 A JP 6092351A JP 9235194 A JP9235194 A JP 9235194A JP H07302896 A JPH07302896 A JP H07302896A
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- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
- H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
- H10D62/104—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices having particular shapes of the bodies at or near reverse-biased junctions, e.g. having bevels or moats
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- H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]
- H10D62/106—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] having supplementary regions doped oppositely to or in rectifying contact with regions of the semiconductor bodies, e.g. guard rings with PN or Schottky junctions
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/192—Base regions of thyristors
- H10D62/206—Cathode base regions of thyristors
Landscapes
- Thyristors (AREA)
- Weting (AREA)
Abstract
(57)【要約】
【目的】 耐圧特性および素子特性が良好であり、高い
スループットで製造できる半導体装置を提供する。 【構成】 半導体基板の表面に凹部を形成し、ここから
不純物をドープして輪郭形状に丸味を帯びた半導体層を
形成する。凹部はマスクを介して湿式エッチングより形
成し、輪郭形状が回転楕円体の一部分で表される凹部と
し、これから不純物をドープすることによって輪郭形状
に丸味を有する半導体層が形成される。
スループットで製造できる半導体装置を提供する。 【構成】 半導体基板の表面に凹部を形成し、ここから
不純物をドープして輪郭形状に丸味を帯びた半導体層を
形成する。凹部はマスクを介して湿式エッチングより形
成し、輪郭形状が回転楕円体の一部分で表される凹部と
し、これから不純物をドープすることによって輪郭形状
に丸味を有する半導体層が形成される。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置およびその製
造方法、特に高耐圧特性を有する電力用半導体装置およ
びその製造方法に関するものである。
造方法、特に高耐圧特性を有する電力用半導体装置およ
びその製造方法に関するものである。
【０００２】
【従来の技術】従来の電力用半導体デバイスは、高い耐
圧を得る必要があり、このためには電界の集中が起こら
ないように半導体基板の表面に形成される不純物拡散領
域の輪郭形状の曲率半径を大きくするようにしている。
圧を得る必要があり、このためには電界の集中が起こら
ないように半導体基板の表面に形成される不純物拡散領
域の輪郭形状の曲率半径を大きくするようにしている。
【０００３】
【発明が解決しようとする課題】上述したように不純物
を拡散して半導体基板の表面に形成される半導体層の輪
郭形状に丸味を持たせるためには、半導体基板の表面に
不純物を選択的にドープするに際して不純物の拡散をき
わめてゆっくりと行なう必要がある。すなわち、不純物
の拡散を数十時間〜１００時間以上に亘ってきわめてゆ
っくりと行なう必要がある。このため、このような電力
用半導体装置の製造のスループットは低下し、その結果
デバイスのコストが上昇する欠点がある。また、このよ
うな長時間に亘って各種の製造条件を一定に保つことは
困難であり、その結果素子特性もばらつき易い欠点があ
る。
を拡散して半導体基板の表面に形成される半導体層の輪
郭形状に丸味を持たせるためには、半導体基板の表面に
不純物を選択的にドープするに際して不純物の拡散をき
わめてゆっくりと行なう必要がある。すなわち、不純物
の拡散を数十時間〜１００時間以上に亘ってきわめてゆ
っくりと行なう必要がある。このため、このような電力
用半導体装置の製造のスループットは低下し、その結果
デバイスのコストが上昇する欠点がある。また、このよ
うな長時間に亘って各種の製造条件を一定に保つことは
困難であり、その結果素子特性もばらつき易い欠点があ
る。
【０００４】本発明の目的は上述した従来の欠点を解消
することができる半導体装置およびその製造方法を提供
しようとするものである。
することができる半導体装置およびその製造方法を提供
しようとするものである。
【０００５】
【課題を解決するための手段】本発明による半導体装置
は、半導体基板の表面に形成された凹部表面に不純物を
選択的にドープすることによって、断面が丸味を帯びた
輪郭形状を持つように形成された半導体領域を有するこ
とを特徴とするものである。さらに、本発明による半導
体装置の製造方法は、半導体基板の表面に凹部を形成す
る工程と、この凹部表面に選択的に不純物をドープして
半導体領域を形成する工程とを有することを特徴とする
ものである。上述した本発明による半導体装置の好適実
施例においては、前記凹部の断面形状を、半導体基体の
表面に平行な平面を規定する直交座標をｘ，ｙとし、こ
の平面に垂直な座標をｚで表すとき、
は、半導体基板の表面に形成された凹部表面に不純物を
選択的にドープすることによって、断面が丸味を帯びた
輪郭形状を持つように形成された半導体領域を有するこ
とを特徴とするものである。さらに、本発明による半導
体装置の製造方法は、半導体基板の表面に凹部を形成す
る工程と、この凹部表面に選択的に不純物をドープして
半導体領域を形成する工程とを有することを特徴とする
ものである。上述した本発明による半導体装置の好適実
施例においては、前記凹部の断面形状を、半導体基体の
表面に平行な平面を規定する直交座標をｘ，ｙとし、こ
の平面に垂直な座標をｚで表すとき、
【数２】ｘ2 ／ａ2 ＋ｙ2 ／ｂ2 ＋ｚ2 ／ｃ2 ＝１ なる回転楕円体の一部分で表される曲面またはそれに近
似した曲面を有するものとする。ここで、近似した曲面
とは、例えば上式で表される回転楕円体の一部分で表さ
れる曲面との距離のずれが±１０％程度までのものを意
味するものである。このような断面形状を有する凹部
は、凹部を形成すべき部分に開口を形成したマスクを介
して半導体基体の表面を湿式エッチングして凹部を形成
することにより得ることができる。
似した曲面を有するものとする。ここで、近似した曲面
とは、例えば上式で表される回転楕円体の一部分で表さ
れる曲面との距離のずれが±１０％程度までのものを意
味するものである。このような断面形状を有する凹部
は、凹部を形成すべき部分に開口を形成したマスクを介
して半導体基体の表面を湿式エッチングして凹部を形成
することにより得ることができる。
【０００６】
【作用】上述した本発明による半導体装置においては、
半導体基板の表面に形成した凹部から不純物をドープす
ることによって１時間乃至数時間といった短時間のドー
プ処理にも拘らず半導体領域の輪郭は丸味を帯びたもの
となり、したがって電界の集中は起きにくくなり、耐圧
特性を向上することができるようになり、特に電力用と
して好適である。また、半導体装置製造のスループット
が改善されるとともにドープ時間が短いので、この短い
時間中に種々の製造条件を一定に保つことは容易である
ので、素子特性も改善されることになる。本発明が適用
可能な半導体装置としては、サイリスタ、光サイリス
タ、ＧＴＯサイリスタ、ＳＩ（静電誘導）サイリスタ、
ＳＩトランジスタ、パワートランジスタ、ＭＯＳＦＥ
Ｔ、ＩＧＢＴなどがある。
半導体基板の表面に形成した凹部から不純物をドープす
ることによって１時間乃至数時間といった短時間のドー
プ処理にも拘らず半導体領域の輪郭は丸味を帯びたもの
となり、したがって電界の集中は起きにくくなり、耐圧
特性を向上することができるようになり、特に電力用と
して好適である。また、半導体装置製造のスループット
が改善されるとともにドープ時間が短いので、この短い
時間中に種々の製造条件を一定に保つことは容易である
ので、素子特性も改善されることになる。本発明が適用
可能な半導体装置としては、サイリスタ、光サイリス
タ、ＧＴＯサイリスタ、ＳＩ（静電誘導）サイリスタ、
ＳＩトランジスタ、パワートランジスタ、ＭＯＳＦＥ
Ｔ、ＩＧＢＴなどがある。
【０００７】
【実施例】図１は本発明による半導体装置の一実施例の
構成を示す断面図であり、図２はその平面図であり、本
例ではサイリスタとして構成したものである。半導体基
板１の裏面にはＰ型不純物を多量にドープしたＰ+ 領域
２を介してアノード電極３をアルミ膜を以て形成し、表
面には複数の凹部４，５，６を形成する。これらの凹部
の内、リング状の凹部４，５はガードリングを形成する
ものであり、その内側に位置する凹部６はゲートを構成
するものである。本発明においては、これらの凹部から
不純物を選択的にドープしてＰ+ 型領域７，８および９
を形成する。このように凹部４，５，６から不純物を拡
散させると、短時間の拡散にも拘らず、これらＰ+ 型領
域の輪郭形状は丸味を帯びたものとなり、したがって電
界の集中を有効に避けることができる。
構成を示す断面図であり、図２はその平面図であり、本
例ではサイリスタとして構成したものである。半導体基
板１の裏面にはＰ型不純物を多量にドープしたＰ+ 領域
２を介してアノード電極３をアルミ膜を以て形成し、表
面には複数の凹部４，５，６を形成する。これらの凹部
の内、リング状の凹部４，５はガードリングを形成する
ものであり、その内側に位置する凹部６はゲートを構成
するものである。本発明においては、これらの凹部から
不純物を選択的にドープしてＰ+ 型領域７，８および９
を形成する。このように凹部４，５，６から不純物を拡
散させると、短時間の拡散にも拘らず、これらＰ+ 型領
域の輪郭形状は丸味を帯びたものとなり、したがって電
界の集中を有効に避けることができる。
【０００８】さらに、ガードリングとして作用するＰ+
型領域７，８の外側にはチャネルストッパとして作用す
るＮ+ 型領域１０を形成する。半導体基板１の表面は酸
化シリコンより成るパッシベーション膜１１が形成され
ており、中央のＰ+ 型領域９の上方および中心部のパッ
シベーション膜を除去してアルミ膜より成るゲート電極
１２およびカソード電極１４を形成する。なお、周辺の
パッシベーション膜は除去し、ポリイミドあるいはシリ
コーンによるパッシベーションを行なうことによってさ
らに耐圧を向上することができる。
型領域７，８の外側にはチャネルストッパとして作用す
るＮ+ 型領域１０を形成する。半導体基板１の表面は酸
化シリコンより成るパッシベーション膜１１が形成され
ており、中央のＰ+ 型領域９の上方および中心部のパッ
シベーション膜を除去してアルミ膜より成るゲート電極
１２およびカソード電極１４を形成する。なお、周辺の
パッシベーション膜は除去し、ポリイミドあるいはシリ
コーンによるパッシベーションを行なうことによってさ
らに耐圧を向上することができる。
【０００９】このように本発明によれば、半導体基板１
の表面に形成した凹部４，５，６から不純物を選択的に
ドープすることによって短い拡散時間にも拘らず、輪郭
形状の曲率半径の大きな拡散領域７，８，９を形成する
ことができるので、この部分での電界集中は起こらず、
高耐圧の半導体素子を得ることができる。また、ドープ
時間が短いので、この間の製造条件の変動を抑えること
ができ、したがって素子特性を改善することができる。
の表面に形成した凹部４，５，６から不純物を選択的に
ドープすることによって短い拡散時間にも拘らず、輪郭
形状の曲率半径の大きな拡散領域７，８，９を形成する
ことができるので、この部分での電界集中は起こらず、
高耐圧の半導体素子を得ることができる。また、ドープ
時間が短いので、この間の製造条件の変動を抑えること
ができ、したがって素子特性を改善することができる。
【００１０】図３Ａ〜３Ｋは本発明による半導体装置の
製造方法の一実施例の順次の工程を示す断面図である。
先ず、図３Ａに示すようにＮ- 型シリコン基板21の裏面
にＰ+型領域22を形成し、さらに凹部を形成するための
マスクとして作用するシリコン酸化膜24を所定のパター
ンにしたがって形成する。
製造方法の一実施例の順次の工程を示す断面図である。
先ず、図３Ａに示すようにＮ- 型シリコン基板21の裏面
にＰ+型領域22を形成し、さらに凹部を形成するための
マスクとして作用するシリコン酸化膜24を所定のパター
ンにしたがって形成する。
【００１１】次に、半導体基板21の表面に対して湿式エ
ッチングを施し、図３Ｂに示すように凹部25, 26, 27を
形成する。本例ではこの湿式エッチングはエッチャント
としてHF+HNO3+CH3COOH を用い、室温において行う。こ
れによってシリコン基板21の表面には輪郭形状が丸味を
帯びた凹部が形成されることになる。このときに形成さ
れる凹部の輪郭形状については後にさらに詳細に説明す
る。
ッチングを施し、図３Ｂに示すように凹部25, 26, 27を
形成する。本例ではこの湿式エッチングはエッチャント
としてHF+HNO3+CH3COOH を用い、室温において行う。こ
れによってシリコン基板21の表面には輪郭形状が丸味を
帯びた凹部が形成されることになる。このときに形成さ
れる凹部の輪郭形状については後にさらに詳細に説明す
る。
【００１２】次に、図３Ｃに示すようにシリコン基板21
の表面にシリコン酸化膜28を選択的に形成した後、凹部
25, 26, 27の表面からＰ型不純物をドープして図３Ｄに
示すようにＰ+ 型領域29, 30, 31を形成する。これらの
Ｐ+ 型領域29, 30, 31の形成方法を次に示す。すなわ
ち、不純物拡散のためのマスクを形成した半導体ウエフ
ァを拡散チャンバ内に導入し、以下の条件でＰ型不純
物、例えばボロンのドープを行なう。ドーパント原料と
しては、BBr3を用い、キャリアガスとして酸素を用い
る。さらに酸素を別系統から同時に拡散チャンバ内に導
入し、900-1000℃の温度範囲で数分から数十分に亘って
拡散源を堆積させる。続いて1000-1200 ℃の温度で窒
素、酸素、水蒸気あるいはそれらの混合雰囲気中で数十
分から数時間に亘ってドライブインを行なう。
の表面にシリコン酸化膜28を選択的に形成した後、凹部
25, 26, 27の表面からＰ型不純物をドープして図３Ｄに
示すようにＰ+ 型領域29, 30, 31を形成する。これらの
Ｐ+ 型領域29, 30, 31の形成方法を次に示す。すなわ
ち、不純物拡散のためのマスクを形成した半導体ウエフ
ァを拡散チャンバ内に導入し、以下の条件でＰ型不純
物、例えばボロンのドープを行なう。ドーパント原料と
しては、BBr3を用い、キャリアガスとして酸素を用い
る。さらに酸素を別系統から同時に拡散チャンバ内に導
入し、900-1000℃の温度範囲で数分から数十分に亘って
拡散源を堆積させる。続いて1000-1200 ℃の温度で窒
素、酸素、水蒸気あるいはそれらの混合雰囲気中で数十
分から数時間に亘ってドライブインを行なう。
【００１３】このように凹部25, 26, 27の表面から数十
分から数時間に亘って不純物をドープすると、Ｐ+ 型領
域29, 30, 31の輪郭形状は丸味を帯びたものとなり、電
界の集中を有効に避けることができる。また、図３Ｄに
示すようにこのドーピング処理中シリコン基板21の表面
にはシリコン酸化膜32が形成されることになる。
分から数時間に亘って不純物をドープすると、Ｐ+ 型領
域29, 30, 31の輪郭形状は丸味を帯びたものとなり、電
界の集中を有効に避けることができる。また、図３Ｄに
示すようにこのドーピング処理中シリコン基板21の表面
にはシリコン酸化膜32が形成されることになる。
【００１４】次に、図３Ｅに示すように中央部および最
外周部のシリコン酸化膜28を選択的に除去して下側のＰ
+ およびＮ- 型領域を露出させた後、露出部からＮ型不
純物をドープして図３Ｆに示すようにＮ+ 型領域23, 38
を形成する。これらのＮ+ 型領域23, 38は以下のように
して形成する。図３Ｆの状態からウエファを拡散チャン
バ内に導入し、以下の条件でＮ型不純物、例えばリンの
ドープを行なう。ドーパント原料としてはPOCl3 を用
い、キャリアガスとして酸素を用いる。さらに別系統か
ら酸素を同時に拡散チャンバ内に導入し、1000-1100 ℃
の温度で数分から数十分に亘って拡散源を堆積させる。
続けて900-1100℃にて窒素、酸素、水蒸気あるいはそれ
らの混合雰囲気中において数十分から数時間に亘ってド
ライブインを行なう。また、このドーピング処理中シリ
コン基板21および中央のＰ+ 型領域表面にはシリコン酸
化膜32が形成されることになる。
外周部のシリコン酸化膜28を選択的に除去して下側のＰ
+ およびＮ- 型領域を露出させた後、露出部からＮ型不
純物をドープして図３Ｆに示すようにＮ+ 型領域23, 38
を形成する。これらのＮ+ 型領域23, 38は以下のように
して形成する。図３Ｆの状態からウエファを拡散チャン
バ内に導入し、以下の条件でＮ型不純物、例えばリンの
ドープを行なう。ドーパント原料としてはPOCl3 を用
い、キャリアガスとして酸素を用いる。さらに別系統か
ら酸素を同時に拡散チャンバ内に導入し、1000-1100 ℃
の温度で数分から数十分に亘って拡散源を堆積させる。
続けて900-1100℃にて窒素、酸素、水蒸気あるいはそれ
らの混合雰囲気中において数十分から数時間に亘ってド
ライブインを行なう。また、このドーピング処理中シリ
コン基板21および中央のＰ+ 型領域表面にはシリコン酸
化膜32が形成されることになる。
【００１５】次に、図３Ｇに示すように凹部27および中
央部のシリコン酸化膜32の一部分を選択的に除去してそ
の下側のＰ+ 型領域31およびＮ+ 型領域38の一部を露出
させる。さらに、図３Ｈに示すように、表面全体にレジ
スト膜33を塗布した後、フォトリソグラフ処理を施して
先にシリコン酸化膜32を部分的に除去した部分のレジス
ト膜を除去して図３Ｉに示すようにＰ+ 型領域31および
Ｎ+ 型領域38の表面の一部を再び露出させる。次に、図
３Ｊに示すように、シリコン基板21の表裏にアルミ膜34
および35を形成する。裏面のアルミ膜35はアノードとし
て作用するものである。最後に、リフトオフ処理を行っ
てアルミ膜34の、レジスト膜33の上にある部分を選択的
に除去し、図３Ｋに示すようにＰ+ 型領域31に接触して
いる部分をゲートとして残すとともにＮ+ 型領域38と接
触する部分をカソードとして残す。
央部のシリコン酸化膜32の一部分を選択的に除去してそ
の下側のＰ+ 型領域31およびＮ+ 型領域38の一部を露出
させる。さらに、図３Ｈに示すように、表面全体にレジ
スト膜33を塗布した後、フォトリソグラフ処理を施して
先にシリコン酸化膜32を部分的に除去した部分のレジス
ト膜を除去して図３Ｉに示すようにＰ+ 型領域31および
Ｎ+ 型領域38の表面の一部を再び露出させる。次に、図
３Ｊに示すように、シリコン基板21の表裏にアルミ膜34
および35を形成する。裏面のアルミ膜35はアノードとし
て作用するものである。最後に、リフトオフ処理を行っ
てアルミ膜34の、レジスト膜33の上にある部分を選択的
に除去し、図３Ｋに示すようにＰ+ 型領域31に接触して
いる部分をゲートとして残すとともにＮ+ 型領域38と接
触する部分をカソードとして残す。
【００１６】図４は本発明において半導体基板の表面に
凹部を形成する場合の輪郭形状を説明するためのもので
ある。今、図４に示すように、シリコン基板21の表面に
矩形の開口を有するシリコン酸化膜24を形成し、この開
口を介してシリコン基板を湿式エッチングするものとす
る。ここで、シリコン基板21の表面と平行な平面をｘ−
ｙ座標で表し、この平面に垂直な方向をｚ座標で表すも
のとする。湿式エッチングは等方性のエッチングである
ので、図５に示すようにｘ軸方向にａ、ｙ軸方向にｂ、
ｚ軸方向にｃだけエッチングが行われて凹部が形成され
るものとすると、この凹部の輪郭形状は回転楕円体の一
部分で表されることになる。すなわち、矩形の開口の四
隅においては、原点をマスクのコーナーにとれば
凹部を形成する場合の輪郭形状を説明するためのもので
ある。今、図４に示すように、シリコン基板21の表面に
矩形の開口を有するシリコン酸化膜24を形成し、この開
口を介してシリコン基板を湿式エッチングするものとす
る。ここで、シリコン基板21の表面と平行な平面をｘ−
ｙ座標で表し、この平面に垂直な方向をｚ座標で表すも
のとする。湿式エッチングは等方性のエッチングである
ので、図５に示すようにｘ軸方向にａ、ｙ軸方向にｂ、
ｚ軸方向にｃだけエッチングが行われて凹部が形成され
るものとすると、この凹部の輪郭形状は回転楕円体の一
部分で表されることになる。すなわち、矩形の開口の四
隅においては、原点をマスクのコーナーにとれば
【数３】ｘ2 ／ａ2 ＋ｙ2 ／ｂ2 ＋ｚ2 ／ｃ2 ＝１ なる回転楕円体の１／４で表される曲面を有するもので
ある。ここで、湿式エッチングにおいては、ａ＝ｂ＝0.
5 ｃ〜1.2 ｃとなる。また、ｙ軸に平行な長辺がＬ、ｘ
軸に平行な短辺がｈの四辺においては、
ある。ここで、湿式エッチングにおいては、ａ＝ｂ＝0.
5 ｃ〜1.2 ｃとなる。また、ｙ軸に平行な長辺がＬ、ｘ
軸に平行な短辺がｈの四辺においては、
【数４】ｘ2 ／ａ2 ＋ｚ2 ／ｃ2 ＝１（ｙ＝０〜Ｌ） ｙ2 ／ａ2 ＋ｚ2 ／ｃ2 ＝１（ｘ＝０〜ｈ） なる楕円柱の１／４で表される曲面を有するものとな
る。このように湿式エッチングを行なうことによって輪
郭形状に丸味を有する凹部を形成することができ、この
凹部から不純物をドープすると、同じく輪郭形状に丸味
を帯びた不純物領域が短時間の拡散で形成されることに
なる。
る。このように湿式エッチングを行なうことによって輪
郭形状に丸味を有する凹部を形成することができ、この
凹部から不純物をドープすると、同じく輪郭形状に丸味
を帯びた不純物領域が短時間の拡散で形成されることに
なる。
【００１７】
【発明の効果】上述したように本発明による半導体装置
においては、半導体基板の表面に形成した凹部から不純
物をドープして、輪郭形状に丸味を有する半導体領域を
具えているので、デバイスの動作中電界の集中が起こら
ず、したがって高耐圧特性が改善されることになる。ま
た、本発明による半導体装置の製造方法によれば、半導
体基板の表面に形成された凹部から不純物をドープする
ようにしているので、短時間のドープにも拘らず、半導
体領域の輪郭形状は丸味を持ったものとなり、したがっ
て電界の集中を有効に回避することができ、高耐圧特性
が改善され、素子特性が安定した半導体装置を高いスル
ープットで製造することができる。なお、Cl2, CHF3 な
どのガスを用いる反応性イオンエッチングのような異方
性エッチングによって形成されるような凹部の輪郭形状
が丸味を持っていない場合においても、拡散を行なうと
不純物の拡散領域は曲面を形成するため、コーナー部近
傍の拡散領域も曲面となる。湿式エッチングで凹部を形
成する場合に比較して高耐圧化の効果は小さいと考えら
れるが、高耐圧を得るための拡散時間は従来に比べて短
縮することができる。
においては、半導体基板の表面に形成した凹部から不純
物をドープして、輪郭形状に丸味を有する半導体領域を
具えているので、デバイスの動作中電界の集中が起こら
ず、したがって高耐圧特性が改善されることになる。ま
た、本発明による半導体装置の製造方法によれば、半導
体基板の表面に形成された凹部から不純物をドープする
ようにしているので、短時間のドープにも拘らず、半導
体領域の輪郭形状は丸味を持ったものとなり、したがっ
て電界の集中を有効に回避することができ、高耐圧特性
が改善され、素子特性が安定した半導体装置を高いスル
ープットで製造することができる。なお、Cl2, CHF3 な
どのガスを用いる反応性イオンエッチングのような異方
性エッチングによって形成されるような凹部の輪郭形状
が丸味を持っていない場合においても、拡散を行なうと
不純物の拡散領域は曲面を形成するため、コーナー部近
傍の拡散領域も曲面となる。湿式エッチングで凹部を形
成する場合に比較して高耐圧化の効果は小さいと考えら
れるが、高耐圧を得るための拡散時間は従来に比べて短
縮することができる。
【図１】図１は、本発明による半導体装置の一実施例の
構成を示す断面図である。
構成を示す断面図である。
【図２】図２は、同じくその平面図である。
【図３】図３Ａ〜３Ｋは本発明による半導体装置の製造
方法の一実施例の順次の工程を示す断面図である。
方法の一実施例の順次の工程を示す断面図である。
【図４】図４は、本発明による半導体装置の製造方法に
おいて、凹部を湿式エッチングで形成する場合の、凹部
の輪郭形状を示す線図である。
おいて、凹部を湿式エッチングで形成する場合の、凹部
の輪郭形状を示す線図である。
【図５】図５は凹部のエッチング形状を示す線図であ
る。
る。
１ シリコン基板、２ Ｐ+ 型領域、３ アノード電
極、４，５，６ 凹部、７，８，９ Ｐ+ 型領域、21
シリコン基板、22 Ｐ+ 型領域、23 Ｐ+ 型領域、24
シリコン酸化膜、25, 26, 27 凹部、28 シリコン酸化
膜、29, 30, 31Ｐ+ 型領域、32 シリコン酸化膜、33
レジスト膜、12, 14, 34, 35, 36, 37アルミ膜、10, 1
3, 38 Ｎ+ 型領域
極、４，５，６ 凹部、７，８，９ Ｐ+ 型領域、21
シリコン基板、22 Ｐ+ 型領域、23 Ｐ+ 型領域、24
シリコン酸化膜、25, 26, 27 凹部、28 シリコン酸化
膜、29, 30, 31Ｐ+ 型領域、32 シリコン酸化膜、33
レジスト膜、12, 14, 34, 35, 36, 37アルミ膜、10, 1
3, 38 Ｎ+ 型領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/306 29/06 Ｈ０１Ｌ 29/74 Ｇ
Claims (6)
- 【請求項１】半導体基板の表面に形成された凹部表面に
不純物を選択的にドープすることによって、断面が丸味
を帯びた輪郭形状を持つように形成された半導体領域を
有することを特徴とする半導体装置。 - 【請求項２】請求項１記載の半導体装置において、前記
半導体基板の表面に形成された凹部から不純物をドープ
して形成された半導体領域がガードリングであることを
特徴とする半導体装置。 - 【請求項３】前記凹部の断面形状を、半導体基体の表面
に平行な平面を規定する直交座標をｘ，ｙとし、この平
面に垂直な座標をｚで表すとき、 【数１】ｘ2 ／ａ2 ＋ｙ2 ／ｂ2 ＋ｚ2 ／ｃ2 ＝１ なる回転楕円体の一部分で表される曲面またはそれに近
似の曲面を有するものとしたことを特徴とする半導体装
置。 - 【請求項４】半導体基板の表面に凹部を形成する工程
と、この凹部表面に選択的に不純物をドープして丸味を
帯びた輪郭形状を有する半導体領域を形成する工程とを
具えることを特徴とする半導体装置の製造方法。 - 【請求項５】請求項４記載の半導体装置の製造方法にお
いて、前記凹部の表面に不純物をドープしてガードリン
グを形成することを特徴とする半導体装置の製造方法。 - 【請求項６】請求項４記載の半導体装置の製造方法にお
いて、半導体基板表面の凹部を形成すべき部分に開口を
形成したマスクを介して半導体基体の表面を湿式エッチ
ングして凹部を形成することを特徴とする請求項４記載
の半導体装置の製造方法。
Priority Applications (3)
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|---|---|---|---|
| JP6092351A JPH07302896A (ja) | 1994-04-28 | 1994-04-28 | 半導体装置およびその製造方法 |
| DE69531127T DE69531127T2 (de) | 1994-04-28 | 1995-04-26 | Halbleitervorrichtung und Verfahren zu deren Herstellung |
| EP95302799A EP0681326B1 (en) | 1994-04-28 | 1995-04-26 | Semi-conductor device and method of manufacturing the same |
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|---|---|---|---|
| JP6092351A JPH07302896A (ja) | 1994-04-28 | 1994-04-28 | 半導体装置およびその製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JPH07302896A true JPH07302896A (ja) | 1995-11-14 |
Family
ID=14051988
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6092351A Pending JPH07302896A (ja) | 1994-04-28 | 1994-04-28 | 半導体装置およびその製造方法 |
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| Country | Link |
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| JP (1) | JPH07302896A (ja) |
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Cited By (7)
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|---|---|---|---|---|
| JP2006310782A (ja) * | 2005-03-04 | 2006-11-09 | Internatl Rectifier Corp | 炭化シリコントレンチ装置の端部構造 |
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| WO2012137412A1 (ja) * | 2011-04-05 | 2012-10-11 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
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|---|---|---|---|---|
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|---|---|---|---|---|
| JPS6016753B2 (ja) * | 1979-01-19 | 1985-04-27 | 株式会社日立製作所 | 半導体スイツチング素子およびその制御方法 |
| US4528745A (en) * | 1982-07-13 | 1985-07-16 | Toyo Denki Seizo Kabushiki Kaisha | Method for the formation of buried gates of a semiconductor device utilizing etch and refill techniques |
| CH670333A5 (ja) * | 1986-04-30 | 1989-05-31 | Bbc Brown Boveri & Cie | |
| EP0304048B1 (en) * | 1987-08-19 | 1997-05-28 | Nec Corporation | A planar type heterostructure avalanche photodiode |
-
1994
- 1994-04-28 JP JP6092351A patent/JPH07302896A/ja active Pending
-
1995
- 1995-04-26 DE DE69531127T patent/DE69531127T2/de not_active Expired - Fee Related
- 1995-04-26 EP EP95302799A patent/EP0681326B1/en not_active Expired - Lifetime
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006310782A (ja) * | 2005-03-04 | 2006-11-09 | Internatl Rectifier Corp | 炭化シリコントレンチ装置の端部構造 |
| US7834376B2 (en) | 2005-03-04 | 2010-11-16 | Siliconix Technology C. V. | Power semiconductor switch |
| US8368165B2 (en) | 2005-10-20 | 2013-02-05 | Siliconix Technology C. V. | Silicon carbide Schottky diode |
| US9627553B2 (en) | 2005-10-20 | 2017-04-18 | Siliconix Technology C.V. | Silicon carbide schottky diode |
| US9627552B2 (en) | 2006-07-31 | 2017-04-18 | Vishay-Siliconix | Molybdenum barrier metal for SiC Schottky diode and process of manufacture |
| JP2011204935A (ja) * | 2010-03-26 | 2011-10-13 | Mitsubishi Electric Corp | 半導体装置とその製造方法 |
| WO2012137412A1 (ja) * | 2011-04-05 | 2012-10-11 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| US9153443B2 (en) | 2011-04-05 | 2015-10-06 | Mitsubishi Electric Corporation | Semiconductor device and method of fabricating same |
| JP2022523520A (ja) * | 2019-02-25 | 2022-04-25 | ボード オブ リージェンツ，ザ ユニバーシティ オブ テキサス システム | 異方性化学エッチングのための大面積測定及び処理制御 |
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| Publication number | Publication date |
|---|---|
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| EP0681326A2 (en) | 1995-11-08 |
| EP0681326B1 (en) | 2003-06-25 |
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| DE69531127T2 (de) | 2004-04-08 |
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| A02 | Decision of refusal |
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