JPH0730371A - サンプリング周波数変換回路 - Google Patents
サンプリング周波数変換回路Info
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- JPH0730371A JPH0730371A JP5166848A JP16684893A JPH0730371A JP H0730371 A JPH0730371 A JP H0730371A JP 5166848 A JP5166848 A JP 5166848A JP 16684893 A JP16684893 A JP 16684893A JP H0730371 A JPH0730371 A JP H0730371A
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- sampling pulse
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Abstract
(57)【要約】
【目的】 変換比が任意の整数であるサンプリング周波
数変換を、ＦＩＲ型フィルタと、ＦＩＲ型フィルタの係
数を出力する係数発生回路と、書き込みと読出しを独立
に制御できるメモリを用い、相互の位相ジッタの影響を
受けず、変換比に依存しない回路構成で行うことを目的
とする。 【構成】 整数ｍ：ｎで表される２つのサンプリング周
波数ｆｓ１（ｍ×ｆ）とｆｓ２（ｎ×ｆ）の間でｆｓ１
からｆｓ２への変換を行う場合、ｆｓ１の入力信号を係
数発生回路１４８によりｆｓ１周期で係数が変わるＦＩ
Ｒ型フィルタ５０で積和演算し、この積和演算された信
号をライトアドレスとリードアドレスが独立に制御でき
るＲＡＭ５１へｆｓ１で動作するカウンタ５２のライト
アドレスを制御しながら順次書き込み、ｆｓ２で動作す
るカウンタ５３のリードアドレスで順次読み出すことに
よりサンプリング周波数の変換を行う。
数変換を、ＦＩＲ型フィルタと、ＦＩＲ型フィルタの係
数を出力する係数発生回路と、書き込みと読出しを独立
に制御できるメモリを用い、相互の位相ジッタの影響を
受けず、変換比に依存しない回路構成で行うことを目的
とする。 【構成】 整数ｍ：ｎで表される２つのサンプリング周
波数ｆｓ１（ｍ×ｆ）とｆｓ２（ｎ×ｆ）の間でｆｓ１
からｆｓ２への変換を行う場合、ｆｓ１の入力信号を係
数発生回路１４８によりｆｓ１周期で係数が変わるＦＩ
Ｒ型フィルタ５０で積和演算し、この積和演算された信
号をライトアドレスとリードアドレスが独立に制御でき
るＲＡＭ５１へｆｓ１で動作するカウンタ５２のライト
アドレスを制御しながら順次書き込み、ｆｓ２で動作す
るカウンタ５３のリードアドレスで順次読み出すことに
よりサンプリング周波数の変換を行う。
Description
【０００１】
【産業上の利用分野】本発明はサンプリング周波数変換
回路に関するものである。
回路に関するものである。
【０００２】
【従来の技術】近年、映像機器，音響機器の分野では、
再生画面，音声の向上などを図るため、アナログの映
像，音声信号をデジタル信号にして処理することが望ま
れ、デジタルテレビジョン受像器、デジタルビデオテー
プレコーダなどのデジタル映像機器、およびコンパクト
ディスクプレーヤ、デジタルオーディオテープレコーダ
などのデジタル音響機器が考案されている。
再生画面，音声の向上などを図るため、アナログの映
像，音声信号をデジタル信号にして処理することが望ま
れ、デジタルテレビジョン受像器、デジタルビデオテー
プレコーダなどのデジタル映像機器、およびコンパクト
ディスクプレーヤ、デジタルオーディオテープレコーダ
などのデジタル音響機器が考案されている。
【０００３】そして、このデジタル映像機器、デジタル
音響機器は、デジタルデータに変換する際のサンプリン
グ周波数が機器間で異なり、例えば、デジタルテレビジ
ョン受像器のサンプリング周波数は、多くの場合、３ｆ
ｓｃあるいは４ｆｓｃの周波数になる（ｆｓｃは色副搬
送波周波数）。したがって、異なる機器間などでデータ
をやりとりする場合、入力または出力データのサンプリ
ング周波数を変換する必要がある。
音響機器は、デジタルデータに変換する際のサンプリン
グ周波数が機器間で異なり、例えば、デジタルテレビジ
ョン受像器のサンプリング周波数は、多くの場合、３ｆ
ｓｃあるいは４ｆｓｃの周波数になる（ｆｓｃは色副搬
送波周波数）。したがって、異なる機器間などでデータ
をやりとりする場合、入力または出力データのサンプリ
ング周波数を変換する必要がある。
【０００４】従来のサンプリング周波数変換回路として
は、例えば特開平２−７３７８１号公報に示されてい
る。
は、例えば特開平２−７３７８１号公報に示されてい
る。
【０００５】以下に、従来のサンプリング周波数変換回
路による４ｆｓｃから３ｆｓｃへの変換の場合について
説明する。
路による４ｆｓｃから３ｆｓｃへの変換の場合について
説明する。
【０００６】４ｆｓｃによりサンプリングされたデータ
Ｑi（・・・，Ｑ-1，Ｑ0，Ｑ1．・・・）と３ｆｓｃによりサ
ンプリングされたＰj（・・・，Ｐ-1，Ｐ0，Ｐ1，・・・）と
の間には図８のような特定の位相関係にあり、この位相
関係より次の式（数１）が成立することが知られてい
る。
Ｑi（・・・，Ｑ-1，Ｑ0，Ｑ1．・・・）と３ｆｓｃによりサ
ンプリングされたＰj（・・・，Ｐ-1，Ｐ0，Ｐ1，・・・）と
の間には図８のような特定の位相関係にあり、この位相
関係より次の式（数１）が成立することが知られてい
る。
【０００７】
【数１】
【０００８】ここで、ｋ，ｌは整数、Ｓ3l+4，Ｓ3l，Ｓ
3l-4は周波数１２ｆｓｃで動作する帯域ωの理想低域フ
ィルタのインパルス応答データである。
3l-4は周波数１２ｆｓｃで動作する帯域ωの理想低域フ
ィルタのインパルス応答データである。
【０００９】すなわち、（数１）によれば、１２ｆｓｃ
で動作する補間フィルタを３種類のフィルタに分割で
き、３つのフィルタを３ｆｓｃのクロックで切り換える
ことにより変換が実現できる。
で動作する補間フィルタを３種類のフィルタに分割で
き、３つのフィルタを３ｆｓｃのクロックで切り換える
ことにより変換が実現できる。
【００１０】（数１）のように、無限回の加算を行えば
理想的な変換が行えるが実際には無理なので、要求され
る特性との関係で、例えば図６に示すような２５次のフ
ィルタを用いる。このときの位相関係は図７に示すよう
な特定の位相関係があり（数１）は次の（数２）のよう
になる。
理想的な変換が行えるが実際には無理なので、要求され
る特性との関係で、例えば図６に示すような２５次のフ
ィルタを用いる。このときの位相関係は図７に示すよう
な特定の位相関係があり（数１）は次の（数２）のよう
になる。
【００１１】
【数２】
【００１２】（数２）を行列式に変換すると次の（数
３）のようになる。
３）のようになる。
【００１３】
【数３】
【００１４】図９は従来のサンプリング周波数変換回路
であり、（数３）で表される構成を実現したものであ
る。
であり、（数３）で表される構成を実現したものであ
る。
【００１５】図９において、５は４ｆｓｃ周期のデジタ
ルデータの入力端子、６〜１８はラッチ回路、１９〜２
９は乗算回路、３１〜４０は加算回路、４１は係数制御
回路、４２は３ｆｓｃ周期のデジタルデータの出力端子
である。
ルデータの入力端子、６〜１８はラッチ回路、１９〜２
９は乗算回路、３１〜４０は加算回路、４１は係数制御
回路、４２は３ｆｓｃ周期のデジタルデータの出力端子
である。
【００１６】以上のように構成されたサンプリング周波
数変換回路について、以下その動作について説明する。
数変換回路について、以下その動作について説明する。
【００１７】ラッチ回路６〜８では４ｆｓｃのクロック
信号がクロックとされ、ラッチ回路９〜１２ではｆｓｃ
のクロック信号がクロックとされ、ラッチ回路１３〜１
８では３ｆｓｃのクロック信号がクロックとされてい
る。なお、この４ｆｓｃ，３ｆｓｃ，ｆｓｃのクロック
信号は所定の同期関係にならなければならない。
信号がクロックとされ、ラッチ回路９〜１２ではｆｓｃ
のクロック信号がクロックとされ、ラッチ回路１３〜１
８では３ｆｓｃのクロック信号がクロックとされてい
る。なお、この４ｆｓｃ，３ｆｓｃ，ｆｓｃのクロック
信号は所定の同期関係にならなければならない。
【００１８】ラッチ回路６〜１８はそれぞれ１クロック
分の遅延回路として動作する。係数制御回路４１には、
ラッチ回路１３〜１８に供給されているのと同じ３ｆｓ
ｃクロック信号が供給されている。そして、係数制御回
路４１からは乗算器１９〜２９に供給される係数α0 〜
α10が出力される。そして、この係数は３ｆｓｃクロッ
ク信号の周期で順次切換えられている。
分の遅延回路として動作する。係数制御回路４１には、
ラッチ回路１３〜１８に供給されているのと同じ３ｆｓ
ｃクロック信号が供給されている。そして、係数制御回
路４１からは乗算器１９〜２９に供給される係数α0 〜
α10が出力される。そして、この係数は３ｆｓｃクロッ
ク信号の周期で順次切換えられている。
【００１９】加算器３１〜４０では乗算器やラッチ回路
の出力を加算して出力する。ラッチ回路９〜１２によ
り、４つのデータがパラレルに出力される。これは乗算
係数切換の１周期期間の間、４つのデータを保持しなけ
ればならないからである。
の出力を加算して出力する。ラッチ回路９〜１２によ
り、４つのデータがパラレルに出力される。これは乗算
係数切換の１周期期間の間、４つのデータを保持しなけ
ればならないからである。
【００２０】そして、図１０のａのごときデータＱｎが
入力されると、遅延、パラレル変換されて、ｅ，ｆ，
ｇ，ｈのような出力となる。
入力されると、遅延、パラレル変換されて、ｅ，ｆ，
ｇ，ｈのような出力となる。
【００２１】まずはじめの１／３ｆｓｃ期間にはα0，
α1，α2 の係数としてはＳ-5，Ｓ-8，Ｓ-11が供給さ
れ、ラッチ回路１３へは（Ｓ-11・Ｑ0＋Ｓ-8・Ｑ1＋Ｓ-5・
Ｑ2）なるデータが供給される。次の１／３ｆｓｃ期間
では係数としてＳ-9，Ｓ-12，０が出力され、ラッチ回
路１３に（Ｓ-12・Ｑ1＋Ｓ-9・Ｑ2）のデータが供給され
る。最後の１／３ｆｓｃ期間では係数が全て０であり、
そして、ラッチ回路１３，１４，１５により１／ｆｓｃ
期間遅延されて加算器３３に入力される。
α1，α2 の係数としてはＳ-5，Ｓ-8，Ｓ-11が供給さ
れ、ラッチ回路１３へは（Ｓ-11・Ｑ0＋Ｓ-8・Ｑ1＋Ｓ-5・
Ｑ2）なるデータが供給される。次の１／３ｆｓｃ期間
では係数としてＳ-9，Ｓ-12，０が出力され、ラッチ回
路１３に（Ｓ-12・Ｑ1＋Ｓ-9・Ｑ2）のデータが供給され
る。最後の１／３ｆｓｃ期間では係数が全て０であり、
そして、ラッチ回路１３，１４，１５により１／ｆｓｃ
期間遅延されて加算器３３に入力される。
【００２２】係数α3〜α10についても同様に制御さ
れ、最終的には（数３）で表される変換出力信号Ｐ2，
Ｐ3，Ｐ4として（Ｖ）へ出力される。
れ、最終的には（数３）で表される変換出力信号Ｐ2，
Ｐ3，Ｐ4として（Ｖ）へ出力される。
【００２３】
【発明が解決しようとする課題】しかしながら上記の従
来の構成では、サンプリング周波数の変換をＦＩＲ型フ
ィルタ内でラッチ回路により行っているため変換前のク
ロック（従来例における４ｆｓｃクロック）の立ち上が
りに対して変換後のクロック（従来例における３ｆｓｃ
クロック）の立ち上がりが時間軸上で前後にゆれるよう
な位相ジッタが生じた場合ラッチミスを起こし正常な変
換が行えなくなる。また、変換比によってＦＩＲ型フィ
ルタ内のラッチ回路の構成を変更しなければならないと
いう問題点を有していた。
来の構成では、サンプリング周波数の変換をＦＩＲ型フ
ィルタ内でラッチ回路により行っているため変換前のク
ロック（従来例における４ｆｓｃクロック）の立ち上が
りに対して変換後のクロック（従来例における３ｆｓｃ
クロック）の立ち上がりが時間軸上で前後にゆれるよう
な位相ジッタが生じた場合ラッチミスを起こし正常な変
換が行えなくなる。また、変換比によってＦＩＲ型フィ
ルタ内のラッチ回路の構成を変更しなければならないと
いう問題点を有していた。
【００２４】本発明はこのような従来の問題点を解決す
るもので、変換比が任意の整数であるサンプリング周波
数変換を、ＦＩＲ型フィルタと、ＦＩＲ型フィルタの複
数の係数を変換前のクロック周期で変えて出力する係数
発生回路と、データの書き込みと読出しを独立に制御で
きるメモリを用い、相互の位相ジッタの影響を受けず、
変換比に前記ＦＩＲ型フィルタの回路構成が依存しない
ように行うことを目的とする。
るもので、変換比が任意の整数であるサンプリング周波
数変換を、ＦＩＲ型フィルタと、ＦＩＲ型フィルタの複
数の係数を変換前のクロック周期で変えて出力する係数
発生回路と、データの書き込みと読出しを独立に制御で
きるメモリを用い、相互の位相ジッタの影響を受けず、
変換比に前記ＦＩＲ型フィルタの回路構成が依存しない
ように行うことを目的とする。
【００２５】
【課題を解決するための手段】この目的を達成するため
に本発明のサンプリング周波数変換回路は、互いに素な
整数比ｍ：ｎ（ｍ＞ｎ）の周波数の第１のサンプリング
パルスと第２のサンプリングパルスおよび前記第１のサ
ンプリングパルスでサンプリングされた第１の信号が入
力され、前記第１のサンプリングパルスと前記第２のサ
ンプリングパルスの最大公約数の周波数の周期で前記第
１のサンプリングパルスタイミングに同期した係数を出
力する係数発生回路と、前記第１の信号と前記係数発生
回路より出力される係数を積和演算するＦＩＲ型フィル
タと、前記第１のサンプリングパルスをカウントし外部
入力でカウント停止可能な第１のカウンタと、前記第２
のサンプリングパルスをカウントする第２のカウンタ
と、前記第１のカウンタでライトアドレス前記第２のカ
ウンタでリードアドレスが供給されるメモリと、前記第
１のサンプリングパルスで前記ｍ、ｎの（ｍ−ｎ）の値
をインクリメントしていきインクリメント値がｎを越え
た場合に前記第１のカウンタのカウントを停止する信号
を出力するタイミングパルス発生回路とからなる構成を
有している。
に本発明のサンプリング周波数変換回路は、互いに素な
整数比ｍ：ｎ（ｍ＞ｎ）の周波数の第１のサンプリング
パルスと第２のサンプリングパルスおよび前記第１のサ
ンプリングパルスでサンプリングされた第１の信号が入
力され、前記第１のサンプリングパルスと前記第２のサ
ンプリングパルスの最大公約数の周波数の周期で前記第
１のサンプリングパルスタイミングに同期した係数を出
力する係数発生回路と、前記第１の信号と前記係数発生
回路より出力される係数を積和演算するＦＩＲ型フィル
タと、前記第１のサンプリングパルスをカウントし外部
入力でカウント停止可能な第１のカウンタと、前記第２
のサンプリングパルスをカウントする第２のカウンタ
と、前記第１のカウンタでライトアドレス前記第２のカ
ウンタでリードアドレスが供給されるメモリと、前記第
１のサンプリングパルスで前記ｍ、ｎの（ｍ−ｎ）の値
をインクリメントしていきインクリメント値がｎを越え
た場合に前記第１のカウンタのカウントを停止する信号
を出力するタイミングパルス発生回路とからなる構成を
有している。
【００２６】
【作用】本発明によれば、従来のサンプリング周波数変
換回路に比べ、変換前と変換後のクロックに位相ジッタ
が生じた場合であっても、ＦＩＲ型フィルタで積和演算
した信号をメモリへライトアドレスを制御し変換前のク
ロックで書き込みながら変換後のクロックで一定期間遅
らせて読み出すので、サンプリング周波数変換を相互の
位相ジッタの影響を受けず良好に行える。また、ＦＩＲ
型フィルタは任意の変換比の場合において回路構成を変
更することなく同じ回路構成で行える。
換回路に比べ、変換前と変換後のクロックに位相ジッタ
が生じた場合であっても、ＦＩＲ型フィルタで積和演算
した信号をメモリへライトアドレスを制御し変換前のク
ロックで書き込みながら変換後のクロックで一定期間遅
らせて読み出すので、サンプリング周波数変換を相互の
位相ジッタの影響を受けず良好に行える。また、ＦＩＲ
型フィルタは任意の変換比の場合において回路構成を変
更することなく同じ回路構成で行える。
【００２７】
【実施例】以下、本発明の一実施例について、図面を参
照しながら説明する。この実施例は従来の技術の項目で
説明したのと同じく４ｆｓｃの信号でサンプリングされ
た映像信号データを３ｆｓｃのサンプリング周波数のデ
ータに変換するものであり前記の（数３）で表された構
成を実現したものである。
照しながら説明する。この実施例は従来の技術の項目で
説明したのと同じく４ｆｓｃの信号でサンプリングされ
た映像信号データを３ｆｓｃのサンプリング周波数のデ
ータに変換するものであり前記の（数３）で表された構
成を実現したものである。
【００２８】図１は本発明の実施例におけるサンプリン
グ周波数変換回路のブロック図を示すものである。図１
において、５６は４ｆｓｃ周期のデジタルデータの入力
端子、１４８は係数発生回路、５０は一例として図３に
示すような回路構成で係数発生回路１４８により係数が
４ｆｓｃで切り換わるＦＩＲ型フィルタ、５１はライト
アドレスとリードアドレスをそれぞれ独立に制御できる
ランダムアクセスメモリ（以下、ＲＡＭと略す）、５２
は４ｆｓｃで動作しＲＡＭ５１のライトアドレスを発生
するカウンタ、５３はＲＡＭ５１のリードアドレスを発
生するカウンタ、５４はカウンタ５２とカウンタ５３を
制御するタイミングパルス発生回路、５５は変換前のク
ロックである４ｆｓｃの入力端子、５７は変換後のクロ
ックである３ｆｓｃの入力端子、５８は３ｆｓｃ周期の
デジタルデータの出力端子である。
グ周波数変換回路のブロック図を示すものである。図１
において、５６は４ｆｓｃ周期のデジタルデータの入力
端子、１４８は係数発生回路、５０は一例として図３に
示すような回路構成で係数発生回路１４８により係数が
４ｆｓｃで切り換わるＦＩＲ型フィルタ、５１はライト
アドレスとリードアドレスをそれぞれ独立に制御できる
ランダムアクセスメモリ（以下、ＲＡＭと略す）、５２
は４ｆｓｃで動作しＲＡＭ５１のライトアドレスを発生
するカウンタ、５３はＲＡＭ５１のリードアドレスを発
生するカウンタ、５４はカウンタ５２とカウンタ５３を
制御するタイミングパルス発生回路、５５は変換前のク
ロックである４ｆｓｃの入力端子、５７は変換後のクロ
ックである３ｆｓｃの入力端子、５８は３ｆｓｃ周期の
デジタルデータの出力端子である。
【００２９】以上のように構成された本実施例のサンプ
リング周波数変換回路について、以下その動作について
説明する。
リング周波数変換回路について、以下その動作について
説明する。
【００３０】図３に示す回路構成のＦＩＲ型フィルタ５
０に図４の１００のようなデータＱｎが入力端子５６よ
り入ると、４ｆｓｃのクロック信号が供給されているラ
ッチ回路１２２〜１３０で４ｆｓｃの１クロック分ずつ
遅延、パラレル変換されて、１０１〜１０９のような出
力となる。
０に図４の１００のようなデータＱｎが入力端子５６よ
り入ると、４ｆｓｃのクロック信号が供給されているラ
ッチ回路１２２〜１３０で４ｆｓｃの１クロック分ずつ
遅延、パラレル変換されて、１０１〜１０９のような出
力となる。
【００３１】係数発生回路１４８には、ラッチ回路１２
２〜１３０に供給されているのと同じ４ｆｓｃのクロッ
ク信号が供給されている。そして、係数発生回路１４８
からは乗算器１３１〜１３９に供給される４ｆｓｃ周期
で４回に１回一つ手前の係数と同じになる係数α0〜α8
（１１１〜１１９）が出力される。そして、ラッチ回路
１２２〜１３０より出力される信号１０１〜１０９と係
数発生回路１４８より出力される係数α0〜α8（１１１
〜１１９）は乗算器１３１〜１３９でそれぞれかけ算さ
れ、加算器１４０〜１４７でそれぞれ加算され、（数
４）〜（数７）に示すように積和演算される。積和演算
された信号は、４ｆｓｃ周期の補間信号（Ｐ2，Ｐ3，Ｐ
4，Ｐ4’，Ｐ5，Ｐ6，Ｐ7，Ｐ7’，・・・）として端子５
９より出力される。出力される補間信号Ｐ2，Ｐ3，Ｐ4
は（数４）〜（数７）よりあきらかなように図１０に示
す従来例の変換出力（Ｖ）のＰ2，Ｐ3，Ｐ4 と同じであ
る。
２〜１３０に供給されているのと同じ４ｆｓｃのクロッ
ク信号が供給されている。そして、係数発生回路１４８
からは乗算器１３１〜１３９に供給される４ｆｓｃ周期
で４回に１回一つ手前の係数と同じになる係数α0〜α8
（１１１〜１１９）が出力される。そして、ラッチ回路
１２２〜１３０より出力される信号１０１〜１０９と係
数発生回路１４８より出力される係数α0〜α8（１１１
〜１１９）は乗算器１３１〜１３９でそれぞれかけ算さ
れ、加算器１４０〜１４７でそれぞれ加算され、（数
４）〜（数７）に示すように積和演算される。積和演算
された信号は、４ｆｓｃ周期の補間信号（Ｐ2，Ｐ3，Ｐ
4，Ｐ4’，Ｐ5，Ｐ6，Ｐ7，Ｐ7’，・・・）として端子５
９より出力される。出力される補間信号Ｐ2，Ｐ3，Ｐ4
は（数４）〜（数７）よりあきらかなように図１０に示
す従来例の変換出力（Ｖ）のＰ2，Ｐ3，Ｐ4 と同じであ
る。
【００３２】
【数４】
【００３３】
【数５】
【００３４】
【数６】
【００３５】
【数７】
【００３６】端子５９より出力される４ｆｓｃ周期の補
間信号は、図２に示すように書き込みと読み出しを独立
で行えるＲＡＭ５１へ４ｆｓｃクロック信号の立ち下が
りのタイミングでライトアドレス（６３）の番地へ書き
込まれる。ライトアドレス（６３）は、４ｆｓｃで動作
するカウンタ５２より供給される。カウンタ５２は、Ｅ
ＮＡＢＬＥ信号（６１）が”Ｈ”の期間アドレスを１ず
つインクリメントし、”Ｌ”のときホールドするような
機能を備えた例えばリセット付き同期式バイナリカウン
タで構成できる。ＥＮＡＢＬＥ信号（６１）はタイミン
グパルス発生回路５４で作成される。タイミングパルス
発生回路５４はＥＮＡＢＬＥ信号（６１）の他にＷ．Ｒ
ＥＳＥＴ（６０）、Ｒ．ＲＥＳＥＴ（６２）を作成す
る。そして、前記の補間信号Ｐ2 はアドレス”０”へ、
Ｐ3 はアドレス”１”へ、Ｐ4 はアドレス”２”へ、Ｐ
4'はアドレス”０”へそれぞれ書き込まれる（この時、
アドレス”０”へ書き込まれた補間信号Ｐ2 はすでに読
み出されている。）。Ｐ5 はライトアドレスが”０”で
ホールドしているので、Ｐ4'が書き込まれたアドレス”
０”へ書き込まれアドレス”０”のデータはＰ4'からＰ
5 へかきかわる。アドレス”０”〜”２”へ順次書き込
まれた上記の補間信号は、３ｆｓｃで動作するカウンタ
５３より供給されるリードアドレス”０”〜”２”に対
応して順次読み出される。カウンタ５３は、例えばリセ
ット付きの同期式バイナリカウンタで構成できる。そし
て、３ｆｓｃ周期に変換された出力信号Ｐ2，Ｐ3，
Ｐ4，Ｐ5が出力端子５８より出力される。
間信号は、図２に示すように書き込みと読み出しを独立
で行えるＲＡＭ５１へ４ｆｓｃクロック信号の立ち下が
りのタイミングでライトアドレス（６３）の番地へ書き
込まれる。ライトアドレス（６３）は、４ｆｓｃで動作
するカウンタ５２より供給される。カウンタ５２は、Ｅ
ＮＡＢＬＥ信号（６１）が”Ｈ”の期間アドレスを１ず
つインクリメントし、”Ｌ”のときホールドするような
機能を備えた例えばリセット付き同期式バイナリカウン
タで構成できる。ＥＮＡＢＬＥ信号（６１）はタイミン
グパルス発生回路５４で作成される。タイミングパルス
発生回路５４はＥＮＡＢＬＥ信号（６１）の他にＷ．Ｒ
ＥＳＥＴ（６０）、Ｒ．ＲＥＳＥＴ（６２）を作成す
る。そして、前記の補間信号Ｐ2 はアドレス”０”へ、
Ｐ3 はアドレス”１”へ、Ｐ4 はアドレス”２”へ、Ｐ
4'はアドレス”０”へそれぞれ書き込まれる（この時、
アドレス”０”へ書き込まれた補間信号Ｐ2 はすでに読
み出されている。）。Ｐ5 はライトアドレスが”０”で
ホールドしているので、Ｐ4'が書き込まれたアドレス”
０”へ書き込まれアドレス”０”のデータはＰ4'からＰ
5 へかきかわる。アドレス”０”〜”２”へ順次書き込
まれた上記の補間信号は、３ｆｓｃで動作するカウンタ
５３より供給されるリードアドレス”０”〜”２”に対
応して順次読み出される。カウンタ５３は、例えばリセ
ット付きの同期式バイナリカウンタで構成できる。そし
て、３ｆｓｃ周期に変換された出力信号Ｐ2，Ｐ3，
Ｐ4，Ｐ5が出力端子５８より出力される。
【００３７】以上のように構成された本実施例によれ
ば、４ｆｓｃクロックの立ち上がりに対して３ｆｓｃ，
ｆｓｃクロックの立ち上がりが時間軸上で前後にゆれる
ような位相ジッタが生じても、補間信号は、ＲＡＭ５１
へＷ．ＲＥＳＴＥＴ（６０）が”Ｌ”から”Ｈ”へ変化
した時点から４ｆｓｃの立ち下がりのタイミングでライ
トアドレス（６３）へ順次書き込まれ、Ｒ．ＲＥＳＥＴ
（６２）が”Ｌ”から”Ｈ”へ変化した位相ジッタの影
響を受けない時点からリードアドレス（６４）の前縁で
順次読み出されるので位相ジッタの影響を受けずにサン
プリング周波数の変換を行うことができる。また、ＲＡ
Ｍ５１のサイズは、上記のごとく順次書き込み読出し動
作を行っているので位相ジッタを吸収できる必要最小限
でよい。しかも、変換比が変わった場合は、ＲＡＭ５１
のライトアドレスをタイミングパルス発生回路５４によ
り制御することで対応が可能であり、ＦＩＲ型フィルタ
５０の回路を変更することなく行うことができる。
ば、４ｆｓｃクロックの立ち上がりに対して３ｆｓｃ，
ｆｓｃクロックの立ち上がりが時間軸上で前後にゆれる
ような位相ジッタが生じても、補間信号は、ＲＡＭ５１
へＷ．ＲＥＳＴＥＴ（６０）が”Ｌ”から”Ｈ”へ変化
した時点から４ｆｓｃの立ち下がりのタイミングでライ
トアドレス（６３）へ順次書き込まれ、Ｒ．ＲＥＳＥＴ
（６２）が”Ｌ”から”Ｈ”へ変化した位相ジッタの影
響を受けない時点からリードアドレス（６４）の前縁で
順次読み出されるので位相ジッタの影響を受けずにサン
プリング周波数の変換を行うことができる。また、ＲＡ
Ｍ５１のサイズは、上記のごとく順次書き込み読出し動
作を行っているので位相ジッタを吸収できる必要最小限
でよい。しかも、変換比が変わった場合は、ＲＡＭ５１
のライトアドレスをタイミングパルス発生回路５４によ
り制御することで対応が可能であり、ＦＩＲ型フィルタ
５０の回路を変更することなく行うことができる。
【００３８】
【発明の効果】以上の説明より明らかなように、本発明
によれば、互いに素な整数比ｍ：ｎ（ｍ＞ｎ）の周波数
の第１のサンプリングパルスと第２のサンプリングパル
スおよび第１のサンプリングパルスでサンプリングされ
た第１の信号が入力された場合、第１のサンプリングパ
ルスと第２のサンプリングパルスの最大公約数の周波数
の周期で前記第１のサンプリングパルスタイミングに同
期した係数を出力する係数発生回路と、第１の信号と前
記係数発生回路より出力される係数を積和演算するＦＩ
Ｒ型フィルタと、第１のサンプリングパルスをカウント
し外部入力でカウント停止可能な第１のカウンタと、第
２のサンプリングパルスをカウントする第２のカウンタ
と、第１のカウンタでライトアドレスが、第２のカウン
タでリードアドレスが供給されるメモリと、第１のサン
プリングパルスでｍ，ｎの（ｍ−ｎ）の値をインクリメ
ントしていきインクリメント値がｎを越えた場合に第１
のカウンタのカウントを停止する信号を出力するタイミ
ングパルス発生回路とを設け、ＦＩＲフィルタの出力信
号をメモリへライトアドレスで書き込み前記リードアド
レスで読み出すことにより、サンプリング周波数の変換
を相互の位相ジッタの影響を受けず良好に行える。ま
た、ＦＩＲ型フィルタは任意の整数比の場合において回
路構成を変更することなく同じ回路構成で行うことがで
きる。
によれば、互いに素な整数比ｍ：ｎ（ｍ＞ｎ）の周波数
の第１のサンプリングパルスと第２のサンプリングパル
スおよび第１のサンプリングパルスでサンプリングされ
た第１の信号が入力された場合、第１のサンプリングパ
ルスと第２のサンプリングパルスの最大公約数の周波数
の周期で前記第１のサンプリングパルスタイミングに同
期した係数を出力する係数発生回路と、第１の信号と前
記係数発生回路より出力される係数を積和演算するＦＩ
Ｒ型フィルタと、第１のサンプリングパルスをカウント
し外部入力でカウント停止可能な第１のカウンタと、第
２のサンプリングパルスをカウントする第２のカウンタ
と、第１のカウンタでライトアドレスが、第２のカウン
タでリードアドレスが供給されるメモリと、第１のサン
プリングパルスでｍ，ｎの（ｍ−ｎ）の値をインクリメ
ントしていきインクリメント値がｎを越えた場合に第１
のカウンタのカウントを停止する信号を出力するタイミ
ングパルス発生回路とを設け、ＦＩＲフィルタの出力信
号をメモリへライトアドレスで書き込み前記リードアド
レスで読み出すことにより、サンプリング周波数の変換
を相互の位相ジッタの影響を受けず良好に行える。ま
た、ＦＩＲ型フィルタは任意の整数比の場合において回
路構成を変更することなく同じ回路構成で行うことがで
きる。
【図１】本発明の実施例におけるサンプリング周波数変
換回路の構成を示すブロック図
換回路の構成を示すブロック図
【図２】同実施例の動作を説明するためのタイミング図
【図３】同実施例におけるＦＩＲ型フィルタ５０の一例
を示すブロック図
を示すブロック図
【図４】図３の動作を説明するためのタイミング図
【図５】入力信号の例を示す波形図
【図６】インパルス応答の例を示す波形図
【図７】入出力信号の関係を示す波形図
【図８】入出力信号の関係を示す波形図
【図９】従来のサンプリング周波数変換回路の構成を示
すブロック図
すブロック図
【図１０】同従来例の動作を説明するためのタイミング
図
図
５０ ＦＩＲ型フィルタ ５１ ＲＡＭ ５２ 第１のカウンタ ５３ 第２のカウンタ ５４ タイミングパルス発生回路 ５５ 第１のサンプリングパルスの入力端子 ５６ 第１の信号の入力端子 ５７ 第２のサンプリングパルスの入力端子 ５８ 第２の信号の出力端子 １４８ 係数発生回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｎ 5/14 Ｚ 5/92
Claims (1)
- 【請求項１】 互いに素な整数比ｍ：ｎ（ｍ＞ｎ）の周
波数の第１のサンプリングパルスと第２のサンプリング
パルスおよび前記第１のサンプリングパルスでサンプリ
ングされた第１の信号が入力され、 前記第１のサンプリングパルスと前記第２のサンプリン
グパルスの最大公約数の周波数の周期で前記第１のサン
プリングパルスタイミングに同期した係数を出力する係
数発生回路と、 前記第１の信号と前記係数発生回路より出力される係数
を積和演算するＦＩＲ型フィルタと、 前記第１のサンプリングパルスをカウントし外部入力で
カウント停止可能な第１のカウンタと、 前記第２のサンプリングパルスをカウントする第２のカ
ウンタと、 前記第１のカウンタでライトアドレスが、前記第２のカ
ウンタでリードアドレスが供給されるメモリと、 前記第１のサンプリングパルスで前記ｍ，ｎの（ｍ−
ｎ）の値をインクリメントしていきインクリメント値が
ｎを越えた場合に前記第１のカウンタのカウントを停止
する信号を出力するタイミングパルス発生回路とを具備
し、 前記ＦＩＲフィルタの出力信号を前記メモリへ前記ライ
トアドレスで書き込み前記リードアドレスで読み出し前
記第２のサンプリングパルス周期の出力信号を得ること
を特徴とするサンプリング周波数変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5166848A JPH0730371A (ja) | 1993-07-06 | 1993-07-06 | サンプリング周波数変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5166848A JPH0730371A (ja) | 1993-07-06 | 1993-07-06 | サンプリング周波数変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0730371A true JPH0730371A (ja) | 1995-01-31 |
Family
ID=15838777
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5166848A Pending JPH0730371A (ja) | 1993-07-06 | 1993-07-06 | サンプリング周波数変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0730371A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6323907B1 (en) | 1996-10-01 | 2001-11-27 | Hyundai Electronics Industries Co., Ltd. | Frequency converter |
| JP2022548941A (ja) * | 2019-09-20 | 2022-11-22 | フォークビアード テクノロジーズ アクティーゼルスカブ | 信号のダウンコンバージョン |
-
1993
- 1993-07-06 JP JP5166848A patent/JPH0730371A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6323907B1 (en) | 1996-10-01 | 2001-11-27 | Hyundai Electronics Industries Co., Ltd. | Frequency converter |
| JP2022548941A (ja) * | 2019-09-20 | 2022-11-22 | フォークビアード テクノロジーズ アクティーゼルスカブ | 信号のダウンコンバージョン |
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