JPH0730400A - Circuit for both high and low voltage power sources - Google Patents
Circuit for both high and low voltage power sourcesInfo
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、高／低電圧電源で動作
する第１のデバイスと、通常の一定電圧電源で動作する
第２のデバイスとのインタフェースを実現し、該第１の
デバイスの電源を任意に変更しても、自動的に動作し、
かつ高速性等を損なわない高／低電圧電源両用回路に関
するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention realizes an interface between a first device that operates on a high / low voltage power supply and a second device that operates on a normal constant voltage power supply. Even if you change the power supply arbitrarily, it will operate automatically,
In addition, the present invention relates to a high / low voltage power supply dual-use circuit that does not impair high speed and the like.
【０００２】[0002]
【従来の技術】近年、各種のメモリの登場により、シス
テム（装置）を構成する際に必要な双方向のインタフェ
ース回路が多く使用されている。この種のインタフェー
ス回路に関する技術としては、例えば次のような文献に
記載されるものがあった。 文献；特開昭６２−１３１６２８号公報 図２は、前記文献に記載された従来のインタフェース回
路の回路図である。このインタフェース回路は、第１の
デバイスと第２のデバイス間のインタフェースを実現す
るものであり、第１のデバイス側のインタフェース信号
Ｄを入力して第２のデバイス側へ出力信号Ａを出力する
バッファ１と、第２のデバイス側からの入力信号Ｂをイ
ンタフェース信号Ｄの形で第１のデバイス側へ送るトラ
イステートバッファ２とを、備えている。トライステー
トバッファ２の入出力端子は、２入力の排他的論理和ゲ
ート（以下、ＥＸＯＲゲートという）３の入力端子に接
続されている。ＥＸＯＲゲート３の出力端子とコントロ
ール信号Ｃとが、２入力ＮＡＮＤゲート４の入力端子に
接続され、該ＮＡＮＤゲート４の出力端子とコントロー
ル信号Ｃとが、２入力ＡＮＤゲート５の入力端子に接続
されている。ＡＮＤゲート５の出力端子は、トライステ
ートバッファ２のコントロール入力端子に接続されてい
る。2. Description of the Related Art In recent years, with the advent of various memories, bidirectional interface circuits necessary for constructing a system (apparatus) have been widely used. As a technique related to this type of interface circuit, for example, there is one described in the following documents. Reference: Japanese Patent Laid-Open No. 62-131628 FIG. 2 is a circuit diagram of a conventional interface circuit described in the reference. This interface circuit realizes an interface between the first device and the second device, and is a buffer that inputs the interface signal D of the first device side and outputs the output signal A to the second device side. 1 and a tristate buffer 2 for sending an input signal B from the second device side to the first device side in the form of an interface signal D. The input / output terminal of the tri-state buffer 2 is connected to the input terminal of a 2-input exclusive OR gate (hereinafter, referred to as EXOR gate) 3. The output terminal of the EXOR gate 3 and the control signal C are connected to the input terminal of the 2-input NAND gate 4, and the output terminal of the NAND gate 4 and the control signal C are connected to the input terminal of the 2-input AND gate 5. ing. The output terminal of the AND gate 5 is connected to the control input terminal of the tristate buffer 2.
【０００３】次に、動作を説明する。コントロール信号
Ｃが“０”の場合、ＡＮＤゲート５の出力は“０”とな
り、トライステートバッファ２の出力がハイインピーダ
ンス状態（以下、ＨＺ状態という）となる。そのため、
インタフェース信号Ｄがバッファ１を通して出力信号Ａ
の形で出力される。コントロール信号Ｃが“１”の状態
で入力信号Ｂとインタフェース信号Ｄの論理が同一とな
る場合、ＥＸＯＲゲート３の出力が“０”、ＮＡＮＤゲ
ート４の出力が“１”、ＡＮＤゲート５の出力が“１”
となる。そのため、入力信号Ｂがトライステートバッフ
ァ２を通してインタフェース信号Ｄの形で出力される。
コントロール信号Ｃが“１”の状態で入力信号Ｂとイン
タフェース信号Ｄの論理が異なる場合、ＥＸＯＲゲート
３の出力が“１”、ＮＡＮＤゲート４の出力が“０”、
ＡＮＤゲート５の出力が“０”となり、トライステート
バッファ２の出力がＨＺ状態となる。そのため、このイ
ンタフェース回路に貫通電流が流れることがない。この
とき、インタフェース信号Ｄは、バッファ１を通して出
力信号Ａの形で出力される。この種のインタフェース回
路では、第１と第２のデバイスへの供給電源電圧が、同
じ値（あるいは、ほぼ同等の値）でなければならない。Next, the operation will be described. When the control signal C is "0", the output of the AND gate 5 becomes "0", and the output of the tri-state buffer 2 becomes a high impedance state (hereinafter referred to as HZ state). for that reason,
Interface signal D is output signal A through buffer 1
Is output in the form of. When the input signal B and the interface signal D have the same logic when the control signal C is "1", the output of the EXOR gate 3 is "0", the output of the NAND gate 4 is "1", the output of the AND gate 5 Is “1”
Becomes Therefore, the input signal B is output through the tri-state buffer 2 in the form of the interface signal D.
When the control signal C is "1" and the logics of the input signal B and the interface signal D are different, the output of the EXOR gate 3 is "1", the output of the NAND gate 4 is "0",
The output of the AND gate 5 becomes "0" and the output of the tri-state buffer 2 becomes the HZ state. Therefore, a through current does not flow in this interface circuit. At this time, the interface signal D is output in the form of the output signal A through the buffer 1. In this type of interface circuit, the power supply voltage supplied to the first and second devices must have the same value (or approximately the same value).
【０００４】[0004]
【発明が解決しようとする課題】しかしながら、従来の
インタフェース回路では、次のような課題があった。近
年、高／低電圧電源の両方で駆動可能なデバイスが登場
している。これらのデバイスと、市販されている通常の
一定電圧電源デバイスとのインタフェースは、高→低／
低→高電圧両方向のレベルシフト回路と、高電圧電源動
作時においては高速性を有する回路であることが兼ね備
わっていなければならない。そのため、従来の図２のイ
ンタフェース回路だけでは、実現不可能である。又、高
電圧電源で高速に動作可能な第１の回路と、低電圧電源
では低速でよいが、レベルシフト機能を有する第２の回
路とを、各々別個に構成し、用途に応じて手動スイッチ
等で切り替えることにより、高／低電圧電源のデバイス
と一定電圧電源デバイスとのインタフェースを実現する
ことも可能であるが、このような構成では、自動性がな
く、不便である。本発明は、前記従来技術が持っていた
課題として、高／低電圧電源で動作するデバイスと、一
定電圧電源で動作するデバイスとのインタフェースを実
現する場合、高電圧電源で使用する際の高速性が損なわ
れる点、及び電源電圧の高低に応じて手動スイッチ等で
切り替える不便さの点について解決し、供給電源の電圧
に応じて自動的に動作するインタフェース回路である高
／低電圧電源両用回路を提供することを目的とする。However, the conventional interface circuit has the following problems. In recent years, devices that can be driven by both high / low voltage power supplies have appeared. The interface between these devices and ordinary constant voltage power supply devices on the market is high → low /
It must be a level shift circuit for both low- and high-voltage directions and a circuit that has high-speed performance when operating with a high-voltage power supply. Therefore, it cannot be realized only by the conventional interface circuit of FIG. Also, a first circuit that can operate at high speed with a high voltage power supply and a second circuit that has a low speed with a low voltage power supply and that has a level shift function are separately configured, and a manual switch is used according to the application. It is also possible to realize an interface between a device of high / low voltage power supply and a device of constant voltage power supply by switching such as by the like, but such a configuration is inconvenient because of lack of automation. SUMMARY OF THE INVENTION The present invention has the problem that the prior art has a high speed when used with a high voltage power supply when realizing an interface between a device that operates with a high / low voltage power supply and a device that operates with a constant voltage power supply. Has been solved and the inconvenience of switching with a manual switch etc. according to the level of the power supply voltage has been solved, and a high / low voltage power supply dual circuit that is an interface circuit that automatically operates according to the voltage of the power supply is solved. The purpose is to provide.
【０００５】[0005]
【課題を解決するための手段】第１の発明は、前記課題
を解決するために、高電圧又は低電圧の高／低電圧電源
が印加される第１の電源入力端子、第１の入出力コント
ロール端子、及び第１の入出力端子を有し、該高／低電
圧電源で動作する第１のデバイスと、一定電圧電源が印
加される第２の電源入力端子、第２の入出力コントロー
ル端子、及び第２の入出力端子を有し、該一定電圧電源
で動作する第２のデバイスとの間に接続され、前記第１
と第２の入出力端子間における信号の授受を行う高／低
電圧電源両用回路において、次のような手段を備えてい
る。即ち、前記高／低電圧電源に基づき前記第１の入出
力端子をプルアップする第１のプルアップ抵抗と、前記
一定電圧電源に基づきノードをプルアップする第２のプ
ルアップ抵抗と、前記第１の入出力コントロール端子の
信号と基準電圧とを比較してその比較結果を前記第２の
入出力コントロール端子へ送る第１のコンパレータと、
前記第１のコンパレータの出力で制御され、前記第１の
入出力端子の信号と前記基準電圧とを比較してその比較
結果を前記第２の入出力端子へ送るイネーブル付きの第
２のコンパレータと、前記第１のコンパレータの出力で
制御され、前記第２の入出力端子の信号を前記ノードへ
伝送する第１のトライステートバッファ（又はトライス
テートインバータ）と、前記ノード上の信号で制御さ
れ、固定電圧を前記第１の入出力端子へ伝送する第２の
トライステートバッファ（又はトライステートインバー
タ）とを、備えている。第２の発明では、第１の発明の
第１及び第２のコンパレータを、高速コンパレータで構
成している。In order to solve the above-mentioned problems, a first invention is a first power input terminal to which a high / low voltage high / low voltage power supply is applied, and a first input / output. A first device having a control terminal and a first input / output terminal and operating with the high / low voltage power supply, a second power supply input terminal to which a constant voltage power supply is applied, and a second input / output control terminal , And a second device having a second input / output terminal and operating with the constant voltage power supply,
The high / low voltage power supply dual-purpose circuit for exchanging signals between the second input / output terminal and the second input / output terminal includes the following means. That is, a first pull-up resistor that pulls up the first input / output terminal based on the high / low voltage power supply, a second pull-up resistor that pulls up a node based on the constant voltage power supply, and the second pull-up resistor. A first comparator for comparing the signal of the first input / output control terminal with a reference voltage and sending the comparison result to the second input / output control terminal;
A second comparator with an enable, which is controlled by the output of the first comparator, compares the signal of the first input / output terminal with the reference voltage, and sends the comparison result to the second input / output terminal; A first tri-state buffer (or tri-state inverter) controlled by the output of the first comparator and transmitting the signal of the second input / output terminal to the node, and controlled by a signal on the node, A second tri-state buffer (or tri-state inverter) for transmitting a fixed voltage to the first input / output terminal. In the second invention, the first and second comparators of the first invention are configured by high-speed comparators.
【０００６】[0006]
【作用】第１及び第２の発明によれば、以上のように高
／低電圧電源両用回路を構成したので、例えば、第１の
入出力コントロール端子が“１”のとき、第１のコンパ
レータの出力が高／低電圧電源レベルから一定電圧電源
レベルへレベルシフトされ、第２のデバイスが入力モー
ドとなる。第１のデバイスに設けられた第１の入出力端
子から出力される出力信号は、第２のコンパレータで高
／低電圧電源レベルから一定電圧電源レベルへレベルシ
フトされて第２のデバイスへ入力される。又、第１の入
出力コントロール端子が“０”のとき、第１のコンパレ
ータの出力が“０”となり、第２のデバイスが出力モー
ドとなる。第１のコンパレータの出力によって第２のコ
ンパレータの出力端子がＨＺ状態になり、第２の入出力
端子から出力された信号が第１，第２のトライステート
バッファ（又はトライステートインバータ）を経て第１
の入出力端子に入力される。これにより、高／低電圧電
源で動作する第１のデバイスと、一定電圧電源で動作す
る第２のデバイスとのインタフェースが実現される。従
って、前記課題を解決できるのである。According to the first and second aspects of the invention, since the high / low voltage power supply dual circuit is configured as described above, for example, when the first input / output control terminal is "1", the first comparator Output is level-shifted from the high / low voltage power supply level to the constant voltage power supply level, and the second device is in the input mode. The output signal output from the first input / output terminal provided in the first device is level-shifted from the high / low voltage power supply level to the constant voltage power supply level by the second comparator and input to the second device. It When the first input / output control terminal is "0", the output of the first comparator is "0", and the second device is in the output mode. The output terminal of the second comparator goes into the HZ state by the output of the first comparator, and the signal output from the second input / output terminal passes through the first and second tri-state buffers (or tri-state inverters) 1
Input to the input / output terminal of. This provides an interface between the first device that operates on the high / low voltage power supply and the second device that operates on the constant voltage power supply. Therefore, the above problem can be solved.
【０００７】[0007]
【実施例】図１は、本発明の実施例のインタフェース回
路であり、高／低電圧電源両用回路の回路図である。こ
の高／低電圧電源両用回路は、例えば、５Ｖ／１．５Ｖ
両用の第１のデバイス１０と、５Ｖの第２のデバイス２
０との間のインタフェースを実現する回路である。第１
のデバイス１０は、高／低電源電圧ＶＤＤ（＝５Ｖ／
１．５Ｖ）を入力する第１の電源入力端子１１、信号Ｓ
１の入出力を行う第１の入出力端子１２、及び第１の入
出力コントロール端子１３を有している。入出力端子１
２には、トライステートバッファ１４の入力端子及びト
ライステートバッファ１３の出力端子が接続されてい
る。又、第１のデバイス１０内には、出力コントロール
信号ＯＣを駆動するバッファ１６が設けられ、その出力
端子が、入出力コントロール端子１３、インバータ１７
の入力端子、及びトライステートバッファ１５のイネー
ブル端子に共通接続されている。インバータ１７の出力
端子は、トライステートバッファ１４のイネーブル端子
に接続されている。第２のデバイス２０は、一定電圧電
源ＶＣＣ（＝５Ｖ）を入力する第２の電源入力端子２
１、信号Ｓ２の入出力を行う第２の入出力端子２２、及
び第２の入出力コントロール端子２３を有している。入
出力端子２２は、トライステートバッファ２４の出力端
子、及びトライステートバッファ２５の入力端子が接続
されている。入出力コントロール端子２３は、トライス
テートバッファ２５のイネーブル端子、及びインバータ
２６の入力端子に接続され、該インバータ２６の出力端
子がトライステートバッファ２４のイネーブル端子に接
続されている。1 is a circuit diagram of an interface circuit according to an embodiment of the present invention, which is a circuit for both high and low voltage power supplies. This high / low voltage power supply dual circuit is, for example, 5V / 1.5V
Dual device first device 10 and 5V second device 2
This is a circuit that realizes an interface with 0. First
Device 10 has a high / low power supply voltage VDD (= 5 V /
First power input terminal 11 for inputting 1.5 V), signal S
It has a first input / output terminal 12 for inputting / outputting 1 and a first input / output control terminal 13. I / O terminal 1
The input terminal of the tri-state buffer 14 and the output terminal of the tri-state buffer 13 are connected to 2. A buffer 16 for driving the output control signal OC is provided in the first device 10, and its output terminal is the input / output control terminal 13 and the inverter 17.
, And the enable terminal of the tri-state buffer 15 are commonly connected. The output terminal of the inverter 17 is connected to the enable terminal of the tristate buffer 14. The second device 20 has a second power supply input terminal 2 for inputting a constant voltage power supply VCC (= 5V).
1, a second input / output terminal 22 for inputting / outputting the signal S2, and a second input / output control terminal 23. The input / output terminal 22 is connected to the output terminal of the tri-state buffer 24 and the input terminal of the tri-state buffer 25. The input / output control terminal 23 is connected to the enable terminal of the tristate buffer 25 and the input terminal of the inverter 26, and the output terminal of the inverter 26 is connected to the enable terminal of the tristate buffer 24.
【０００８】第１及び第２のデバイス１０，２０間をイ
ンタフェースする高／低電圧電源両用回路は、第１，第
２のプルアップ抵抗３１，３２、第１，第２のトライス
テートバッファ３３，３４、高速コンパレータ（第１の
コンパレータ）３５、及びイネーブル付き高速コンパレ
ータ（第２のコンパレータ）３６を有している。プルア
ップ抵抗３１は、電源ＶＤＤと入出力端子１２との間に
接続されている。入出力端子１２は、トライステートバ
ッファ３４の出力端子、及びコンパレータ３６の＋入力
端子に接続されている。入出力コントロール端子１３
は、コンパレータ３５の＋入力端子に接続されている。
コンパレータ３５，３６の−入力端子は、低電源電圧値
１．５Ｖより低い電圧値の基準電圧Ｖref （＝１．０
Ｖ）に共通接続されている。トライステートバッファ３
３，３４、及びコンパレータ３５，３６の電源端子は、
電源ＶＣＣに共通接続されている。コンパレータ３５の
出力端子は、入出力コントロール端子２３、コンパレー
タ３６のイネーブル端子、及びトライステートバッファ
３３の反転イネーブル端子に共通接続されている。コン
パレータ３６の出力端子は、入出力端子２２、及びトラ
イステートバッファ３３の出力端子に接続されている。
トライステートバッファ３３の出力端子は、ノードＮに
接続されている。ノードＮと電源ＶＣＣとの間にはプル
アップ抵抗３２が接続されている。又、ノードＮはトラ
イステートバッファ３４の反転イネーブル端子に接続さ
れ、そのトライステートバッファ３４の入力端子が固定
電位である接地電位（以下、ＧＮＤという）に接続さ
れ、さらにその出力端子が入出力端子１２に接続されて
いる。ここで、コンパレータ３５は、＋入力端子のレベ
ルの方が−入力端子のレベルよりも高い場合に“１”を
出力し、−入力端子のレベルの方が＋入力端子のレベル
よりも高い場合に“０”を出力する回路である。コンパ
レータ３６は、イネーブル端子が“１”のとき、＋入力
端子のレベルの方が−入力端子のレベルよりも高い場合
に“１”を出力し、−入力端子のレベルの方が＋入力端
子のレベルよりも高い場合に“０”を出力する。コンパ
レータ３６のイネーブル端子が“０”のときは、出力端
子がＨＺ状態となる。The high / low voltage power supply dual circuit for interfacing between the first and second devices 10 and 20 includes first and second pull-up resistors 31 and 32, first and second tri-state buffers 33, 34, a high-speed comparator (first comparator) 35, and a high-speed comparator with enable (second comparator) 36. The pull-up resistor 31 is connected between the power supply VDD and the input / output terminal 12. The input / output terminal 12 is connected to the output terminal of the tri-state buffer 34 and the + input terminal of the comparator 36. Input / output control terminal 13
Is connected to the + input terminal of the comparator 35.
The-input terminals of the comparators 35 and 36 have a reference voltage V ref (= 1.0) having a voltage value lower than the low power supply voltage value of 1.5 V.
V) is commonly connected. Tri-state buffer 3
3, 34 and the power supply terminals of the comparators 35 and 36 are
Commonly connected to the power supply VCC. The output terminal of the comparator 35 is commonly connected to the input / output control terminal 23, the enable terminal of the comparator 36, and the inversion enable terminal of the tri-state buffer 33. The output terminal of the comparator 36 is connected to the input / output terminal 22 and the output terminal of the tri-state buffer 33.
The output terminal of the tri-state buffer 33 is connected to the node N. A pull-up resistor 32 is connected between the node N and the power supply VCC. The node N is connected to the inversion enable terminal of the tri-state buffer 34, the input terminal of the tri-state buffer 34 is connected to a ground potential (hereinafter, referred to as GND) which is a fixed potential, and the output terminal thereof is an input / output terminal. It is connected to 12. Here, the comparator 35 outputs “1” when the level of the + input terminal is higher than the level of the − input terminal, and when the level of the − input terminal is higher than the level of the + input terminal. This is a circuit that outputs "0". The comparator 36 outputs "1" when the level of the + input terminal is higher than that of the-input terminal when the enable terminal is "1", and the level of the-input terminal is higher than that of the + input terminal. When it is higher than the level, "0" is output. When the enable terminal of the comparator 36 is "0", the output terminal is in the HZ state.
【０００９】次に、動作（ａ），（ｂ）を説明する。 （ａ） デバイス１０が出力、デバイス２０が入力のモ
ード 電源ＶＤＤが１．５Ｖの状態では、入出力コントロール
端子１３が“１”（＝１．５Ｖ）のとき、コンパレータ
３５の出力が１．５Ｖから５Ｖへレベルシフトされて
“１”（＝５Ｖ）となり、デバイス２０が入力モードと
なる。同時に、デバイス１０の入出力端子１２から出力
される信号Ｓ１は、コンパレータ３６で基準電圧をＶ
ref と比較されて、該コンパレータ３６で１．５Ｖから
５Ｖレベルへレベルシフトされて信号Ｓ２となり、デバ
イス２０の入出力端子２２に入力される。このとき、ト
ライステートバッファ３３及び３４の反転イネーブル端
子が共に“１”（＝５Ｖ）となり、該トライステートバ
ッファ３３，３４の出力がＨＺ状態になろうとする。そ
のため、トライステートバッファ３３の出力端子の電圧
レベルは、プルアップ抵抗３２によって５Ｖとなる。さ
らに、トライステートバッファ３４の出力端子の電圧レ
ベルは、プルアップ抵抗３１によって１．５Ｖ（あるい
はデバイス１０内のトライステートバッファ１５の出力
状態によって０Ｖ）となる。 （ｂ） デバイス１０が入力、デバイス２０が出力のモ
ード 入出力コントロール端子１３が“０”（＝０Ｖ）のと
き、コンパレータ３５の出力は“０”（＝０Ｖ）とな
り、デバイス２０が出力モードとなる。同時に、コンパ
レータ３６の出力端子がＨＺ状態になるため、デバイス
２０の入出力端子２２から出力される信号Ｓ２は、トラ
イステートバッファ３３，３４を経て信号Ｓ１となり、
デバイス１０の入力端子１２に入力される。このとき、
信号Ｓ２が“０”（＝０Ｖ）であれば、トライステート
バッファ３４の出力端子は、該トライステートバッファ
３４によって“０”に引っ張られて信号Ｓ１が“０”と
なる。信号Ｓ２が“１”（＝５Ｖ）であれば、トライス
テートバッファ３４の出力は、該トライステートバッフ
ァ３４によってＨＺ状態になる。そのため、プルアップ
抵抗３１によって信号Ｓ１が“１”（＝１．５Ｖ）とな
る。以上のような動作（ａ），（ｂ）は、電源ＶＤＤが
５Ｖの状態でも、全く同じ動作を行う。Next, the operations (a) and (b) will be described. (A) Mode in which device 10 is output and device 20 is input When the power supply VDD is 1.5V, the output of the comparator 35 is 1.5V when the input / output control terminal 13 is "1" (= 1.5V). From 5 to 5 V, the level is shifted to "1" (= 5 V), and the device 20 enters the input mode. At the same time, the signal S1 output from the input / output terminal 12 of the device 10 has the reference voltage V
The signal is compared with ref and level-shifted from 1.5V to 5V by the comparator 36 to become a signal S2, which is input to the input / output terminal 22 of the device 20. At this time, the inversion enable terminals of the tri-state buffers 33 and 34 both become "1" (= 5V), and the outputs of the tri-state buffers 33 and 34 tend to be in the HZ state. Therefore, the voltage level of the output terminal of the tri-state buffer 33 becomes 5V due to the pull-up resistor 32. Further, the voltage level of the output terminal of the tri-state buffer 34 becomes 1.5V (or 0V depending on the output state of the tri-state buffer 15 in the device 10) due to the pull-up resistor 31. (B) Mode in which the device 10 is the input and the device 20 is the output When the input / output control terminal 13 is “0” (= 0 V), the output of the comparator 35 is “0” (= 0 V), and the device 20 is in the output mode. Become. At the same time, since the output terminal of the comparator 36 is in the HZ state, the signal S2 output from the input / output terminal 22 of the device 20 becomes the signal S1 via the tristate buffers 33 and 34,
It is input to the input terminal 12 of the device 10. At this time,
If the signal S2 is "0" (= 0V), the output terminal of the tri-state buffer 34 is pulled to "0" by the tri-state buffer 34, and the signal S1 becomes "0". When the signal S2 is "1" (= 5V), the output of the tri-state buffer 34 is in the HZ state by the tri-state buffer 34. Therefore, the signal S1 becomes "1" (= 1.5V) by the pull-up resistor 31. The above operations (a) and (b) perform exactly the same operation even when the power supply VDD is 5V.
【００１０】本実施例では、次のような利点（１）〜
（４）を有している。 （１） 本実施例では、高／低電圧電源ＶＤＤで動作す
る第１のデバイス１０と、市販等されている通常の一定
電圧電源ＶＣＣで動作する第２のデバイス２０とのイン
タフェースを実現できるので、様々な電源仕様のデバイ
スでシステムを回路構成することができる。 （２） コンパレータ３５，３６に高速コンパレータを
使用しているので、高速性を損なうことなく、システム
を動作させることができる。 （３） コンパレータ３５，３６の基準電圧Ｖref を変
えることにより、高／低電圧電源値の範囲を任意に選ぶ
ことができるため、システム全体の電源電圧値の汎用性
も広がる。 （４） 本実施例では、インタフェースの信号Ｓ１，Ｓ
２の電圧レベルが自動的に調整されるため、手動スイッ
チ等で切り替えるような不便さがない。In this embodiment, the following advantages (1)-
It has (4). (1) In this embodiment, the interface between the first device 10 that operates on the high / low voltage power supply VDD and the second device 20 that operates on the normal constant voltage power supply VCC that is commercially available can be realized. , A system can be configured with devices of various power supply specifications. (2) Since the high-speed comparators are used as the comparators 35 and 36, the system can be operated without impairing the high speed. (3) By changing the reference voltage V ref of the comparators 35 and 36, the range of the high / low voltage power supply value can be arbitrarily selected, so that the versatility of the power supply voltage value of the entire system is expanded. (4) In this embodiment, the interface signals S1 and S
Since the voltage level of 2 is automatically adjusted, there is no inconvenience of switching with a manual switch or the like.
【００１１】なお、本発明は上記実施例に限定されず、
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。 （ｉ） 第１及び第２のデバイス１０，２０は、種々の
回路構成にしたり、他の電源レベルにしてもよい。 （ii） トライステートバッファ３３，３４は、それら
の入出力信号を反転することによってトライステートイ
ンバータで構成してもよい。The present invention is not limited to the above embodiment,
Various modifications are possible. The following are examples of such modifications. (I) The first and second devices 10 and 20 may have various circuit configurations or other power supply levels. (Ii) The tri-state buffers 33 and 34 may be configured by tri-state inverters by inverting their input / output signals.
【００１２】[0012]
【発明の効果】以上詳細に説明したように、第１の発明
によれば、第１，第２のプルアップ抵抗、第１，第２の
コンパレータ、第１のトライステートバッファ（又はト
ライステートインバータ）、及び第２のトライステート
バッファ（又はトライステートインバータ）を備えてい
るので、高／低電圧電源で動作する第１のデバイスと、
一定電圧電源で動作する第２のデバイスとのインタフェ
ースを実現でき、様々な電源仕様のデバイスでシステム
を回路構成することができる。また、第１，第２のコン
パレータの基準電圧を変えることにより、高／低電圧電
源値の範囲を任意に選ぶことができるため、システム全
体の電源電圧値の汎用性も広がる。さらに、第１と第２
の入出力端子間において授受されるインタフェース信号
の電圧レベルが自動的にシフトされるため、手動スイッ
チ等で切り替えるような不便さがない。第２の発明によ
れば、第１及び第２のコンパレータを高速コンパレータ
で構成しているので、高速性を損なうことなく、システ
ムを動作させることができる。As described in detail above, according to the first invention, the first and second pull-up resistors, the first and second comparators, the first tri-state buffer (or the tri-state inverter). ), And a second tri-state buffer (or tri-state inverter), so that the first device operates with a high / low voltage power supply,
An interface with a second device that operates with a constant voltage power supply can be realized, and a system can be configured with devices having various power supply specifications. Further, by changing the reference voltage of the first and second comparators, the range of the high / low voltage power supply value can be arbitrarily selected, so that the versatility of the power supply voltage value of the entire system is expanded. Furthermore, the first and second
Since the voltage level of the interface signal transmitted and received between the input and output terminals is automatically shifted, there is no inconvenience of switching with a manual switch or the like. According to the second invention, since the first and second comparators are composed of high speed comparators, the system can be operated without impairing high speed.
【図１】本発明の実施例を示す高／低電圧電源両用回路
の回路図である。FIG. 1 is a circuit diagram of a high / low voltage power supply dual-use circuit according to an embodiment of the present invention.
【図２】従来のインタフェース回路の回路図である。FIG. 2 is a circuit diagram of a conventional interface circuit.
１０，２０ 第１，第２のデバイス １１，２１ 第１，第２の電源入力端子 １２，２２ 第１，第２の入出力端子 １３，２３ 第１，第２の入出力コントロール端子 ３１，３２ 第１，第２のプルアップ抵抗 ３３，３４ 第１，第２のトライステートバッファ ３５ 高速コンパレータ（第１のコンパレー
タ） ３６ イネーブル付き高速コンパレータ（第
２のコンパレータ） Ｓ１，Ｓ２ 信号 ＶＣＣ 一定電圧電源 ＶＤＤ 高／低電圧電源 Ｖref 基準電圧10 and 20 1st and 2nd devices 11 and 21 1st and 2nd power supply input terminals 12 and 22 1st and 2nd input / output terminals 13 and 23 1st and 2nd input / output control terminals 31 and 32 First and second pull-up resistors 33, 34 First and second tri-state buffers 35 High speed comparator (first comparator) 36 High speed comparator with enable (second comparator) S1, S2 Signal VCC Constant voltage power supply VDD High / low voltage power supply V ref reference voltage
Claims (2)
加される第１の電源入力端子、第１の入出力コントロー
ル端子、及び第１の入出力端子を有し、該高／低電圧電
源で動作する第１のデバイスと、 一定電圧電源が印加される第２の電源入力端子、第２の
入出力コントロール端子、及び第２の入出力端子を有
し、該一定電圧電源で動作する第２のデバイスとの間に
接続され、 前記第１と第２の入出力端子間における信号の授受を行
う高／低電圧電源両用回路において、 前記高／低電圧電源に基づき前記第１の入出力端子をプ
ルアップする第１のプルアップ抵抗と、 前記一定電圧電源に基づきノードをプルアップする第２
のプルアップ抵抗と、 前記第１の入出力コントロール端子の信号と基準電圧と
を比較してその比較結果を前記第２の入出力コントロー
ル端子へ送る第１のコンパレータと、 前記第１のコンパレータの出力で制御され、前記第１の
入出力端子の信号と前記基準電圧とを比較してその比較
結果を前記第２の入出力端子へ送るイネーブル付きの第
２のコンパレータと、 前記第１のコンパレータの出力で制御され、前記第２の
入出力端子の信号を前記ノードへ伝送する第１のトライ
ステートバッファ又はトライステートインバータと、 前記ノード上の信号で制御され、固定電圧を前記第１の
入出力端子へ伝送する第２のトライステートバッファ又
はトライステートインバータとを、 備えたことを特徴とする高／低電圧電源両用回路。1. A high power / low voltage having a first power supply input terminal to which a high / low voltage high / low voltage power supply is applied, a first input / output control terminal, and a first input / output terminal. It has a first device that operates with a voltage power supply, a second power supply input terminal to which a constant voltage power supply is applied, a second input / output control terminal, and a second input / output terminal, and operates with the constant voltage power supply. A high / low voltage power supply dual circuit connected between the first and second input / output terminals for exchanging signals between the first and second input / output terminals. A first pull-up resistor for pulling up the input / output terminal, and a second pull-up resistor for pulling up the node based on the constant voltage power supply
Of the first input / output control terminal, a first comparator for comparing the signal of the first input / output control terminal with a reference voltage, and sending the comparison result to the second input / output control terminal; A second comparator with an enable, which is controlled by an output, compares the signal of the first input / output terminal with the reference voltage, and sends the comparison result to the second input / output terminal; and the first comparator. A first tri-state buffer or tri-state inverter that is controlled by the output of the second input / output terminal to transmit the signal of the second input / output terminal to the node; A high / low-voltage power supply dual-use circuit comprising a second tri-state buffer or a tri-state inverter for transmitting to an output terminal.
速コンパレータで構成したことを特徴とする請求項１記
載の高／低電圧電源両用回路。2. The high / low voltage power supply dual-use circuit according to claim 1, wherein the first and second comparators are high-speed comparators.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5168847A JPH0730400A (en) | 1993-07-08 | 1993-07-08 | Circuit for both high and low voltage power sources |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5168847A JPH0730400A (en) | 1993-07-08 | 1993-07-08 | Circuit for both high and low voltage power sources |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0730400A true JPH0730400A (en) | 1995-01-31 |
Family
ID=15875646
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5168847A Withdrawn JPH0730400A (en) | 1993-07-08 | 1993-07-08 | Circuit for both high and low voltage power sources |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0730400A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001129207A (en) * | 1999-11-08 | 2001-05-15 | Heiwa Corp | Input interface circuit for pachinko game machine |
| JP2001129208A (en) * | 1999-11-08 | 2001-05-15 | Heiwa Corp | Input interface circuit for pachinko game machine |
-
1993
- 1993-07-08 JP JP5168847A patent/JPH0730400A/en not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001129207A (en) * | 1999-11-08 | 2001-05-15 | Heiwa Corp | Input interface circuit for pachinko game machine |
| JP2001129208A (en) * | 1999-11-08 | 2001-05-15 | Heiwa Corp | Input interface circuit for pachinko game machine |
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|---|---|---|---|
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