JPH0730400A - 高／低電圧電源両用回路 - Google Patents
高／低電圧電源両用回路Info
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- JPH0730400A JPH0730400A JP5168847A JP16884793A JPH0730400A JP H0730400 A JPH0730400 A JP H0730400A JP 5168847 A JP5168847 A JP 5168847A JP 16884793 A JP16884793 A JP 16884793A JP H0730400 A JPH0730400 A JP H0730400A
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- 239000000872 buffer Substances 0.000 claims abstract description 46
- 230000009977 dual effect Effects 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 4
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000002457 bidirectional effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000015654 memory Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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Abstract
(57)【要約】
【目的】 高／低電圧電源で動作する第１のデバイス
と、一定電圧電源で動作する第２のデバイスとのインタ
フェースを実現し、高電圧電源で使用する際の高速性を
損なうことなく、供給電源の電圧に応じて自動的に動作
させる。 【構成】 電源ＶＤＤが１．５Ｖの状態では、端子１３
が“１”（１．５Ｖ）のとき、コンパレータ３５の出力
が１．５Ｖから電源ＶＣＣ（５Ｖ）レベルにレベルシフ
トされて“１”（５Ｖ）となり、デバイス２０が入力モ
ードとなる。同時に、デバイス１の出力信号Ｓ１は、コ
ンパレータ３６で１．５Ｖから５Ｖレベルにレベルシフ
トされて信号Ｓ２となり、デバイス２０の端子２２に入
力される。端子１３が“０”（０Ｖ）のとき、コンパレ
ータ３５の出力が“０”（０Ｖ）となり、デバイス２０
が出力モードとなる。同時に、コンパレータ３６の出力
がＨＺ状態になるため、信号Ｓ２がトライステートバッ
ファ３３，３４を経て信号Ｓ１となり、デバイス１０の
端子１２に入力される。
と、一定電圧電源で動作する第２のデバイスとのインタ
フェースを実現し、高電圧電源で使用する際の高速性を
損なうことなく、供給電源の電圧に応じて自動的に動作
させる。 【構成】 電源ＶＤＤが１．５Ｖの状態では、端子１３
が“１”（１．５Ｖ）のとき、コンパレータ３５の出力
が１．５Ｖから電源ＶＣＣ（５Ｖ）レベルにレベルシフ
トされて“１”（５Ｖ）となり、デバイス２０が入力モ
ードとなる。同時に、デバイス１の出力信号Ｓ１は、コ
ンパレータ３６で１．５Ｖから５Ｖレベルにレベルシフ
トされて信号Ｓ２となり、デバイス２０の端子２２に入
力される。端子１３が“０”（０Ｖ）のとき、コンパレ
ータ３５の出力が“０”（０Ｖ）となり、デバイス２０
が出力モードとなる。同時に、コンパレータ３６の出力
がＨＺ状態になるため、信号Ｓ２がトライステートバッ
ファ３３，３４を経て信号Ｓ１となり、デバイス１０の
端子１２に入力される。
Description
【０００１】
【産業上の利用分野】本発明は、高／低電圧電源で動作
する第１のデバイスと、通常の一定電圧電源で動作する
第２のデバイスとのインタフェースを実現し、該第１の
デバイスの電源を任意に変更しても、自動的に動作し、
かつ高速性等を損なわない高／低電圧電源両用回路に関
するものである。
する第１のデバイスと、通常の一定電圧電源で動作する
第２のデバイスとのインタフェースを実現し、該第１の
デバイスの電源を任意に変更しても、自動的に動作し、
かつ高速性等を損なわない高／低電圧電源両用回路に関
するものである。
【０００２】
【従来の技術】近年、各種のメモリの登場により、シス
テム（装置）を構成する際に必要な双方向のインタフェ
ース回路が多く使用されている。この種のインタフェー
ス回路に関する技術としては、例えば次のような文献に
記載されるものがあった。 文献；特開昭６２−１３１６２８号公報 図２は、前記文献に記載された従来のインタフェース回
路の回路図である。このインタフェース回路は、第１の
デバイスと第２のデバイス間のインタフェースを実現す
るものであり、第１のデバイス側のインタフェース信号
Ｄを入力して第２のデバイス側へ出力信号Ａを出力する
バッファ１と、第２のデバイス側からの入力信号Ｂをイ
ンタフェース信号Ｄの形で第１のデバイス側へ送るトラ
イステートバッファ２とを、備えている。トライステー
トバッファ２の入出力端子は、２入力の排他的論理和ゲ
ート（以下、ＥＸＯＲゲートという）３の入力端子に接
続されている。ＥＸＯＲゲート３の出力端子とコントロ
ール信号Ｃとが、２入力ＮＡＮＤゲート４の入力端子に
接続され、該ＮＡＮＤゲート４の出力端子とコントロー
ル信号Ｃとが、２入力ＡＮＤゲート５の入力端子に接続
されている。ＡＮＤゲート５の出力端子は、トライステ
ートバッファ２のコントロール入力端子に接続されてい
る。
テム（装置）を構成する際に必要な双方向のインタフェ
ース回路が多く使用されている。この種のインタフェー
ス回路に関する技術としては、例えば次のような文献に
記載されるものがあった。 文献；特開昭６２−１３１６２８号公報 図２は、前記文献に記載された従来のインタフェース回
路の回路図である。このインタフェース回路は、第１の
デバイスと第２のデバイス間のインタフェースを実現す
るものであり、第１のデバイス側のインタフェース信号
Ｄを入力して第２のデバイス側へ出力信号Ａを出力する
バッファ１と、第２のデバイス側からの入力信号Ｂをイ
ンタフェース信号Ｄの形で第１のデバイス側へ送るトラ
イステートバッファ２とを、備えている。トライステー
トバッファ２の入出力端子は、２入力の排他的論理和ゲ
ート（以下、ＥＸＯＲゲートという）３の入力端子に接
続されている。ＥＸＯＲゲート３の出力端子とコントロ
ール信号Ｃとが、２入力ＮＡＮＤゲート４の入力端子に
接続され、該ＮＡＮＤゲート４の出力端子とコントロー
ル信号Ｃとが、２入力ＡＮＤゲート５の入力端子に接続
されている。ＡＮＤゲート５の出力端子は、トライステ
ートバッファ２のコントロール入力端子に接続されてい
る。
【０００３】次に、動作を説明する。コントロール信号
Ｃが“０”の場合、ＡＮＤゲート５の出力は“０”とな
り、トライステートバッファ２の出力がハイインピーダ
ンス状態（以下、ＨＺ状態という）となる。そのため、
インタフェース信号Ｄがバッファ１を通して出力信号Ａ
の形で出力される。コントロール信号Ｃが“１”の状態
で入力信号Ｂとインタフェース信号Ｄの論理が同一とな
る場合、ＥＸＯＲゲート３の出力が“０”、ＮＡＮＤゲ
ート４の出力が“１”、ＡＮＤゲート５の出力が“１”
となる。そのため、入力信号Ｂがトライステートバッフ
ァ２を通してインタフェース信号Ｄの形で出力される。
コントロール信号Ｃが“１”の状態で入力信号Ｂとイン
タフェース信号Ｄの論理が異なる場合、ＥＸＯＲゲート
３の出力が“１”、ＮＡＮＤゲート４の出力が“０”、
ＡＮＤゲート５の出力が“０”となり、トライステート
バッファ２の出力がＨＺ状態となる。そのため、このイ
ンタフェース回路に貫通電流が流れることがない。この
とき、インタフェース信号Ｄは、バッファ１を通して出
力信号Ａの形で出力される。この種のインタフェース回
路では、第１と第２のデバイスへの供給電源電圧が、同
じ値（あるいは、ほぼ同等の値）でなければならない。
Ｃが“０”の場合、ＡＮＤゲート５の出力は“０”とな
り、トライステートバッファ２の出力がハイインピーダ
ンス状態（以下、ＨＺ状態という）となる。そのため、
インタフェース信号Ｄがバッファ１を通して出力信号Ａ
の形で出力される。コントロール信号Ｃが“１”の状態
で入力信号Ｂとインタフェース信号Ｄの論理が同一とな
る場合、ＥＸＯＲゲート３の出力が“０”、ＮＡＮＤゲ
ート４の出力が“１”、ＡＮＤゲート５の出力が“１”
となる。そのため、入力信号Ｂがトライステートバッフ
ァ２を通してインタフェース信号Ｄの形で出力される。
コントロール信号Ｃが“１”の状態で入力信号Ｂとイン
タフェース信号Ｄの論理が異なる場合、ＥＸＯＲゲート
３の出力が“１”、ＮＡＮＤゲート４の出力が“０”、
ＡＮＤゲート５の出力が“０”となり、トライステート
バッファ２の出力がＨＺ状態となる。そのため、このイ
ンタフェース回路に貫通電流が流れることがない。この
とき、インタフェース信号Ｄは、バッファ１を通して出
力信号Ａの形で出力される。この種のインタフェース回
路では、第１と第２のデバイスへの供給電源電圧が、同
じ値（あるいは、ほぼ同等の値）でなければならない。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
インタフェース回路では、次のような課題があった。近
年、高／低電圧電源の両方で駆動可能なデバイスが登場
している。これらのデバイスと、市販されている通常の
一定電圧電源デバイスとのインタフェースは、高→低／
低→高電圧両方向のレベルシフト回路と、高電圧電源動
作時においては高速性を有する回路であることが兼ね備
わっていなければならない。そのため、従来の図２のイ
ンタフェース回路だけでは、実現不可能である。又、高
電圧電源で高速に動作可能な第１の回路と、低電圧電源
では低速でよいが、レベルシフト機能を有する第２の回
路とを、各々別個に構成し、用途に応じて手動スイッチ
等で切り替えることにより、高／低電圧電源のデバイス
と一定電圧電源デバイスとのインタフェースを実現する
ことも可能であるが、このような構成では、自動性がな
く、不便である。本発明は、前記従来技術が持っていた
課題として、高／低電圧電源で動作するデバイスと、一
定電圧電源で動作するデバイスとのインタフェースを実
現する場合、高電圧電源で使用する際の高速性が損なわ
れる点、及び電源電圧の高低に応じて手動スイッチ等で
切り替える不便さの点について解決し、供給電源の電圧
に応じて自動的に動作するインタフェース回路である高
／低電圧電源両用回路を提供することを目的とする。
インタフェース回路では、次のような課題があった。近
年、高／低電圧電源の両方で駆動可能なデバイスが登場
している。これらのデバイスと、市販されている通常の
一定電圧電源デバイスとのインタフェースは、高→低／
低→高電圧両方向のレベルシフト回路と、高電圧電源動
作時においては高速性を有する回路であることが兼ね備
わっていなければならない。そのため、従来の図２のイ
ンタフェース回路だけでは、実現不可能である。又、高
電圧電源で高速に動作可能な第１の回路と、低電圧電源
では低速でよいが、レベルシフト機能を有する第２の回
路とを、各々別個に構成し、用途に応じて手動スイッチ
等で切り替えることにより、高／低電圧電源のデバイス
と一定電圧電源デバイスとのインタフェースを実現する
ことも可能であるが、このような構成では、自動性がな
く、不便である。本発明は、前記従来技術が持っていた
課題として、高／低電圧電源で動作するデバイスと、一
定電圧電源で動作するデバイスとのインタフェースを実
現する場合、高電圧電源で使用する際の高速性が損なわ
れる点、及び電源電圧の高低に応じて手動スイッチ等で
切り替える不便さの点について解決し、供給電源の電圧
に応じて自動的に動作するインタフェース回路である高
／低電圧電源両用回路を提供することを目的とする。
【０００５】
【課題を解決するための手段】第１の発明は、前記課題
を解決するために、高電圧又は低電圧の高／低電圧電源
が印加される第１の電源入力端子、第１の入出力コント
ロール端子、及び第１の入出力端子を有し、該高／低電
圧電源で動作する第１のデバイスと、一定電圧電源が印
加される第２の電源入力端子、第２の入出力コントロー
ル端子、及び第２の入出力端子を有し、該一定電圧電源
で動作する第２のデバイスとの間に接続され、前記第１
と第２の入出力端子間における信号の授受を行う高／低
電圧電源両用回路において、次のような手段を備えてい
る。即ち、前記高／低電圧電源に基づき前記第１の入出
力端子をプルアップする第１のプルアップ抵抗と、前記
一定電圧電源に基づきノードをプルアップする第２のプ
ルアップ抵抗と、前記第１の入出力コントロール端子の
信号と基準電圧とを比較してその比較結果を前記第２の
入出力コントロール端子へ送る第１のコンパレータと、
前記第１のコンパレータの出力で制御され、前記第１の
入出力端子の信号と前記基準電圧とを比較してその比較
結果を前記第２の入出力端子へ送るイネーブル付きの第
２のコンパレータと、前記第１のコンパレータの出力で
制御され、前記第２の入出力端子の信号を前記ノードへ
伝送する第１のトライステートバッファ（又はトライス
テートインバータ）と、前記ノード上の信号で制御さ
れ、固定電圧を前記第１の入出力端子へ伝送する第２の
トライステートバッファ（又はトライステートインバー
タ）とを、備えている。第２の発明では、第１の発明の
第１及び第２のコンパレータを、高速コンパレータで構
成している。
を解決するために、高電圧又は低電圧の高／低電圧電源
が印加される第１の電源入力端子、第１の入出力コント
ロール端子、及び第１の入出力端子を有し、該高／低電
圧電源で動作する第１のデバイスと、一定電圧電源が印
加される第２の電源入力端子、第２の入出力コントロー
ル端子、及び第２の入出力端子を有し、該一定電圧電源
で動作する第２のデバイスとの間に接続され、前記第１
と第２の入出力端子間における信号の授受を行う高／低
電圧電源両用回路において、次のような手段を備えてい
る。即ち、前記高／低電圧電源に基づき前記第１の入出
力端子をプルアップする第１のプルアップ抵抗と、前記
一定電圧電源に基づきノードをプルアップする第２のプ
ルアップ抵抗と、前記第１の入出力コントロール端子の
信号と基準電圧とを比較してその比較結果を前記第２の
入出力コントロール端子へ送る第１のコンパレータと、
前記第１のコンパレータの出力で制御され、前記第１の
入出力端子の信号と前記基準電圧とを比較してその比較
結果を前記第２の入出力端子へ送るイネーブル付きの第
２のコンパレータと、前記第１のコンパレータの出力で
制御され、前記第２の入出力端子の信号を前記ノードへ
伝送する第１のトライステートバッファ（又はトライス
テートインバータ）と、前記ノード上の信号で制御さ
れ、固定電圧を前記第１の入出力端子へ伝送する第２の
トライステートバッファ（又はトライステートインバー
タ）とを、備えている。第２の発明では、第１の発明の
第１及び第２のコンパレータを、高速コンパレータで構
成している。
【０００６】
【作用】第１及び第２の発明によれば、以上のように高
／低電圧電源両用回路を構成したので、例えば、第１の
入出力コントロール端子が“１”のとき、第１のコンパ
レータの出力が高／低電圧電源レベルから一定電圧電源
レベルへレベルシフトされ、第２のデバイスが入力モー
ドとなる。第１のデバイスに設けられた第１の入出力端
子から出力される出力信号は、第２のコンパレータで高
／低電圧電源レベルから一定電圧電源レベルへレベルシ
フトされて第２のデバイスへ入力される。又、第１の入
出力コントロール端子が“０”のとき、第１のコンパレ
ータの出力が“０”となり、第２のデバイスが出力モー
ドとなる。第１のコンパレータの出力によって第２のコ
ンパレータの出力端子がＨＺ状態になり、第２の入出力
端子から出力された信号が第１，第２のトライステート
バッファ（又はトライステートインバータ）を経て第１
の入出力端子に入力される。これにより、高／低電圧電
源で動作する第１のデバイスと、一定電圧電源で動作す
る第２のデバイスとのインタフェースが実現される。従
って、前記課題を解決できるのである。
／低電圧電源両用回路を構成したので、例えば、第１の
入出力コントロール端子が“１”のとき、第１のコンパ
レータの出力が高／低電圧電源レベルから一定電圧電源
レベルへレベルシフトされ、第２のデバイスが入力モー
ドとなる。第１のデバイスに設けられた第１の入出力端
子から出力される出力信号は、第２のコンパレータで高
／低電圧電源レベルから一定電圧電源レベルへレベルシ
フトされて第２のデバイスへ入力される。又、第１の入
出力コントロール端子が“０”のとき、第１のコンパレ
ータの出力が“０”となり、第２のデバイスが出力モー
ドとなる。第１のコンパレータの出力によって第２のコ
ンパレータの出力端子がＨＺ状態になり、第２の入出力
端子から出力された信号が第１，第２のトライステート
バッファ（又はトライステートインバータ）を経て第１
の入出力端子に入力される。これにより、高／低電圧電
源で動作する第１のデバイスと、一定電圧電源で動作す
る第２のデバイスとのインタフェースが実現される。従
って、前記課題を解決できるのである。
【０００７】
【実施例】図１は、本発明の実施例のインタフェース回
路であり、高／低電圧電源両用回路の回路図である。こ
の高／低電圧電源両用回路は、例えば、５Ｖ／１．５Ｖ
両用の第１のデバイス１０と、５Ｖの第２のデバイス２
０との間のインタフェースを実現する回路である。第１
のデバイス１０は、高／低電源電圧ＶＤＤ（＝５Ｖ／
１．５Ｖ）を入力する第１の電源入力端子１１、信号Ｓ
１の入出力を行う第１の入出力端子１２、及び第１の入
出力コントロール端子１３を有している。入出力端子１
２には、トライステートバッファ１４の入力端子及びト
ライステートバッファ１３の出力端子が接続されてい
る。又、第１のデバイス１０内には、出力コントロール
信号ＯＣを駆動するバッファ１６が設けられ、その出力
端子が、入出力コントロール端子１３、インバータ１７
の入力端子、及びトライステートバッファ１５のイネー
ブル端子に共通接続されている。インバータ１７の出力
端子は、トライステートバッファ１４のイネーブル端子
に接続されている。第２のデバイス２０は、一定電圧電
源ＶＣＣ（＝５Ｖ）を入力する第２の電源入力端子２
１、信号Ｓ２の入出力を行う第２の入出力端子２２、及
び第２の入出力コントロール端子２３を有している。入
出力端子２２は、トライステートバッファ２４の出力端
子、及びトライステートバッファ２５の入力端子が接続
されている。入出力コントロール端子２３は、トライス
テートバッファ２５のイネーブル端子、及びインバータ
２６の入力端子に接続され、該インバータ２６の出力端
子がトライステートバッファ２４のイネーブル端子に接
続されている。
路であり、高／低電圧電源両用回路の回路図である。こ
の高／低電圧電源両用回路は、例えば、５Ｖ／１．５Ｖ
両用の第１のデバイス１０と、５Ｖの第２のデバイス２
０との間のインタフェースを実現する回路である。第１
のデバイス１０は、高／低電源電圧ＶＤＤ（＝５Ｖ／
１．５Ｖ）を入力する第１の電源入力端子１１、信号Ｓ
１の入出力を行う第１の入出力端子１２、及び第１の入
出力コントロール端子１３を有している。入出力端子１
２には、トライステートバッファ１４の入力端子及びト
ライステートバッファ１３の出力端子が接続されてい
る。又、第１のデバイス１０内には、出力コントロール
信号ＯＣを駆動するバッファ１６が設けられ、その出力
端子が、入出力コントロール端子１３、インバータ１７
の入力端子、及びトライステートバッファ１５のイネー
ブル端子に共通接続されている。インバータ１７の出力
端子は、トライステートバッファ１４のイネーブル端子
に接続されている。第２のデバイス２０は、一定電圧電
源ＶＣＣ（＝５Ｖ）を入力する第２の電源入力端子２
１、信号Ｓ２の入出力を行う第２の入出力端子２２、及
び第２の入出力コントロール端子２３を有している。入
出力端子２２は、トライステートバッファ２４の出力端
子、及びトライステートバッファ２５の入力端子が接続
されている。入出力コントロール端子２３は、トライス
テートバッファ２５のイネーブル端子、及びインバータ
２６の入力端子に接続され、該インバータ２６の出力端
子がトライステートバッファ２４のイネーブル端子に接
続されている。
【０００８】第１及び第２のデバイス１０，２０間をイ
ンタフェースする高／低電圧電源両用回路は、第１，第
２のプルアップ抵抗３１，３２、第１，第２のトライス
テートバッファ３３，３４、高速コンパレータ（第１の
コンパレータ）３５、及びイネーブル付き高速コンパレ
ータ（第２のコンパレータ）３６を有している。プルア
ップ抵抗３１は、電源ＶＤＤと入出力端子１２との間に
接続されている。入出力端子１２は、トライステートバ
ッファ３４の出力端子、及びコンパレータ３６の＋入力
端子に接続されている。入出力コントロール端子１３
は、コンパレータ３５の＋入力端子に接続されている。
コンパレータ３５，３６の−入力端子は、低電源電圧値
１．５Ｖより低い電圧値の基準電圧Ｖref （＝１．０
Ｖ）に共通接続されている。トライステートバッファ３
３，３４、及びコンパレータ３５，３６の電源端子は、
電源ＶＣＣに共通接続されている。コンパレータ３５の
出力端子は、入出力コントロール端子２３、コンパレー
タ３６のイネーブル端子、及びトライステートバッファ
３３の反転イネーブル端子に共通接続されている。コン
パレータ３６の出力端子は、入出力端子２２、及びトラ
イステートバッファ３３の出力端子に接続されている。
トライステートバッファ３３の出力端子は、ノードＮに
接続されている。ノードＮと電源ＶＣＣとの間にはプル
アップ抵抗３２が接続されている。又、ノードＮはトラ
イステートバッファ３４の反転イネーブル端子に接続さ
れ、そのトライステートバッファ３４の入力端子が固定
電位である接地電位（以下、ＧＮＤという）に接続さ
れ、さらにその出力端子が入出力端子１２に接続されて
いる。ここで、コンパレータ３５は、＋入力端子のレベ
ルの方が−入力端子のレベルよりも高い場合に“１”を
出力し、−入力端子のレベルの方が＋入力端子のレベル
よりも高い場合に“０”を出力する回路である。コンパ
レータ３６は、イネーブル端子が“１”のとき、＋入力
端子のレベルの方が−入力端子のレベルよりも高い場合
に“１”を出力し、−入力端子のレベルの方が＋入力端
子のレベルよりも高い場合に“０”を出力する。コンパ
レータ３６のイネーブル端子が“０”のときは、出力端
子がＨＺ状態となる。
ンタフェースする高／低電圧電源両用回路は、第１，第
２のプルアップ抵抗３１，３２、第１，第２のトライス
テートバッファ３３，３４、高速コンパレータ（第１の
コンパレータ）３５、及びイネーブル付き高速コンパレ
ータ（第２のコンパレータ）３６を有している。プルア
ップ抵抗３１は、電源ＶＤＤと入出力端子１２との間に
接続されている。入出力端子１２は、トライステートバ
ッファ３４の出力端子、及びコンパレータ３６の＋入力
端子に接続されている。入出力コントロール端子１３
は、コンパレータ３５の＋入力端子に接続されている。
コンパレータ３５，３６の−入力端子は、低電源電圧値
１．５Ｖより低い電圧値の基準電圧Ｖref （＝１．０
Ｖ）に共通接続されている。トライステートバッファ３
３，３４、及びコンパレータ３５，３６の電源端子は、
電源ＶＣＣに共通接続されている。コンパレータ３５の
出力端子は、入出力コントロール端子２３、コンパレー
タ３６のイネーブル端子、及びトライステートバッファ
３３の反転イネーブル端子に共通接続されている。コン
パレータ３６の出力端子は、入出力端子２２、及びトラ
イステートバッファ３３の出力端子に接続されている。
トライステートバッファ３３の出力端子は、ノードＮに
接続されている。ノードＮと電源ＶＣＣとの間にはプル
アップ抵抗３２が接続されている。又、ノードＮはトラ
イステートバッファ３４の反転イネーブル端子に接続さ
れ、そのトライステートバッファ３４の入力端子が固定
電位である接地電位（以下、ＧＮＤという）に接続さ
れ、さらにその出力端子が入出力端子１２に接続されて
いる。ここで、コンパレータ３５は、＋入力端子のレベ
ルの方が−入力端子のレベルよりも高い場合に“１”を
出力し、−入力端子のレベルの方が＋入力端子のレベル
よりも高い場合に“０”を出力する回路である。コンパ
レータ３６は、イネーブル端子が“１”のとき、＋入力
端子のレベルの方が−入力端子のレベルよりも高い場合
に“１”を出力し、−入力端子のレベルの方が＋入力端
子のレベルよりも高い場合に“０”を出力する。コンパ
レータ３６のイネーブル端子が“０”のときは、出力端
子がＨＺ状態となる。
【０００９】次に、動作（ａ），（ｂ）を説明する。 （ａ） デバイス１０が出力、デバイス２０が入力のモ
ード 電源ＶＤＤが１．５Ｖの状態では、入出力コントロール
端子１３が“１”（＝１．５Ｖ）のとき、コンパレータ
３５の出力が１．５Ｖから５Ｖへレベルシフトされて
“１”（＝５Ｖ）となり、デバイス２０が入力モードと
なる。同時に、デバイス１０の入出力端子１２から出力
される信号Ｓ１は、コンパレータ３６で基準電圧をＶ
ref と比較されて、該コンパレータ３６で１．５Ｖから
５Ｖレベルへレベルシフトされて信号Ｓ２となり、デバ
イス２０の入出力端子２２に入力される。このとき、ト
ライステートバッファ３３及び３４の反転イネーブル端
子が共に“１”（＝５Ｖ）となり、該トライステートバ
ッファ３３，３４の出力がＨＺ状態になろうとする。そ
のため、トライステートバッファ３３の出力端子の電圧
レベルは、プルアップ抵抗３２によって５Ｖとなる。さ
らに、トライステートバッファ３４の出力端子の電圧レ
ベルは、プルアップ抵抗３１によって１．５Ｖ（あるい
はデバイス１０内のトライステートバッファ１５の出力
状態によって０Ｖ）となる。 （ｂ） デバイス１０が入力、デバイス２０が出力のモ
ード 入出力コントロール端子１３が“０”（＝０Ｖ）のと
き、コンパレータ３５の出力は“０”（＝０Ｖ）とな
り、デバイス２０が出力モードとなる。同時に、コンパ
レータ３６の出力端子がＨＺ状態になるため、デバイス
２０の入出力端子２２から出力される信号Ｓ２は、トラ
イステートバッファ３３，３４を経て信号Ｓ１となり、
デバイス１０の入力端子１２に入力される。このとき、
信号Ｓ２が“０”（＝０Ｖ）であれば、トライステート
バッファ３４の出力端子は、該トライステートバッファ
３４によって“０”に引っ張られて信号Ｓ１が“０”と
なる。信号Ｓ２が“１”（＝５Ｖ）であれば、トライス
テートバッファ３４の出力は、該トライステートバッフ
ァ３４によってＨＺ状態になる。そのため、プルアップ
抵抗３１によって信号Ｓ１が“１”（＝１．５Ｖ）とな
る。以上のような動作（ａ），（ｂ）は、電源ＶＤＤが
５Ｖの状態でも、全く同じ動作を行う。
ード 電源ＶＤＤが１．５Ｖの状態では、入出力コントロール
端子１３が“１”（＝１．５Ｖ）のとき、コンパレータ
３５の出力が１．５Ｖから５Ｖへレベルシフトされて
“１”（＝５Ｖ）となり、デバイス２０が入力モードと
なる。同時に、デバイス１０の入出力端子１２から出力
される信号Ｓ１は、コンパレータ３６で基準電圧をＶ
ref と比較されて、該コンパレータ３６で１．５Ｖから
５Ｖレベルへレベルシフトされて信号Ｓ２となり、デバ
イス２０の入出力端子２２に入力される。このとき、ト
ライステートバッファ３３及び３４の反転イネーブル端
子が共に“１”（＝５Ｖ）となり、該トライステートバ
ッファ３３，３４の出力がＨＺ状態になろうとする。そ
のため、トライステートバッファ３３の出力端子の電圧
レベルは、プルアップ抵抗３２によって５Ｖとなる。さ
らに、トライステートバッファ３４の出力端子の電圧レ
ベルは、プルアップ抵抗３１によって１．５Ｖ（あるい
はデバイス１０内のトライステートバッファ１５の出力
状態によって０Ｖ）となる。 （ｂ） デバイス１０が入力、デバイス２０が出力のモ
ード 入出力コントロール端子１３が“０”（＝０Ｖ）のと
き、コンパレータ３５の出力は“０”（＝０Ｖ）とな
り、デバイス２０が出力モードとなる。同時に、コンパ
レータ３６の出力端子がＨＺ状態になるため、デバイス
２０の入出力端子２２から出力される信号Ｓ２は、トラ
イステートバッファ３３，３４を経て信号Ｓ１となり、
デバイス１０の入力端子１２に入力される。このとき、
信号Ｓ２が“０”（＝０Ｖ）であれば、トライステート
バッファ３４の出力端子は、該トライステートバッファ
３４によって“０”に引っ張られて信号Ｓ１が“０”と
なる。信号Ｓ２が“１”（＝５Ｖ）であれば、トライス
テートバッファ３４の出力は、該トライステートバッフ
ァ３４によってＨＺ状態になる。そのため、プルアップ
抵抗３１によって信号Ｓ１が“１”（＝１．５Ｖ）とな
る。以上のような動作（ａ），（ｂ）は、電源ＶＤＤが
５Ｖの状態でも、全く同じ動作を行う。
【００１０】本実施例では、次のような利点（１）〜
（４）を有している。 （１） 本実施例では、高／低電圧電源ＶＤＤで動作す
る第１のデバイス１０と、市販等されている通常の一定
電圧電源ＶＣＣで動作する第２のデバイス２０とのイン
タフェースを実現できるので、様々な電源仕様のデバイ
スでシステムを回路構成することができる。 （２） コンパレータ３５，３６に高速コンパレータを
使用しているので、高速性を損なうことなく、システム
を動作させることができる。 （３） コンパレータ３５，３６の基準電圧Ｖref を変
えることにより、高／低電圧電源値の範囲を任意に選ぶ
ことができるため、システム全体の電源電圧値の汎用性
も広がる。 （４） 本実施例では、インタフェースの信号Ｓ１，Ｓ
２の電圧レベルが自動的に調整されるため、手動スイッ
チ等で切り替えるような不便さがない。
（４）を有している。 （１） 本実施例では、高／低電圧電源ＶＤＤで動作す
る第１のデバイス１０と、市販等されている通常の一定
電圧電源ＶＣＣで動作する第２のデバイス２０とのイン
タフェースを実現できるので、様々な電源仕様のデバイ
スでシステムを回路構成することができる。 （２） コンパレータ３５，３６に高速コンパレータを
使用しているので、高速性を損なうことなく、システム
を動作させることができる。 （３） コンパレータ３５，３６の基準電圧Ｖref を変
えることにより、高／低電圧電源値の範囲を任意に選ぶ
ことができるため、システム全体の電源電圧値の汎用性
も広がる。 （４） 本実施例では、インタフェースの信号Ｓ１，Ｓ
２の電圧レベルが自動的に調整されるため、手動スイッ
チ等で切り替えるような不便さがない。
【００１１】なお、本発明は上記実施例に限定されず、
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。 （ｉ） 第１及び第２のデバイス１０，２０は、種々の
回路構成にしたり、他の電源レベルにしてもよい。 （ii） トライステートバッファ３３，３４は、それら
の入出力信号を反転することによってトライステートイ
ンバータで構成してもよい。
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。 （ｉ） 第１及び第２のデバイス１０，２０は、種々の
回路構成にしたり、他の電源レベルにしてもよい。 （ii） トライステートバッファ３３，３４は、それら
の入出力信号を反転することによってトライステートイ
ンバータで構成してもよい。
【００１２】
【発明の効果】以上詳細に説明したように、第１の発明
によれば、第１，第２のプルアップ抵抗、第１，第２の
コンパレータ、第１のトライステートバッファ（又はト
ライステートインバータ）、及び第２のトライステート
バッファ（又はトライステートインバータ）を備えてい
るので、高／低電圧電源で動作する第１のデバイスと、
一定電圧電源で動作する第２のデバイスとのインタフェ
ースを実現でき、様々な電源仕様のデバイスでシステム
を回路構成することができる。また、第１，第２のコン
パレータの基準電圧を変えることにより、高／低電圧電
源値の範囲を任意に選ぶことができるため、システム全
体の電源電圧値の汎用性も広がる。さらに、第１と第２
の入出力端子間において授受されるインタフェース信号
の電圧レベルが自動的にシフトされるため、手動スイッ
チ等で切り替えるような不便さがない。第２の発明によ
れば、第１及び第２のコンパレータを高速コンパレータ
で構成しているので、高速性を損なうことなく、システ
ムを動作させることができる。
によれば、第１，第２のプルアップ抵抗、第１，第２の
コンパレータ、第１のトライステートバッファ（又はト
ライステートインバータ）、及び第２のトライステート
バッファ（又はトライステートインバータ）を備えてい
るので、高／低電圧電源で動作する第１のデバイスと、
一定電圧電源で動作する第２のデバイスとのインタフェ
ースを実現でき、様々な電源仕様のデバイスでシステム
を回路構成することができる。また、第１，第２のコン
パレータの基準電圧を変えることにより、高／低電圧電
源値の範囲を任意に選ぶことができるため、システム全
体の電源電圧値の汎用性も広がる。さらに、第１と第２
の入出力端子間において授受されるインタフェース信号
の電圧レベルが自動的にシフトされるため、手動スイッ
チ等で切り替えるような不便さがない。第２の発明によ
れば、第１及び第２のコンパレータを高速コンパレータ
で構成しているので、高速性を損なうことなく、システ
ムを動作させることができる。
【図１】本発明の実施例を示す高／低電圧電源両用回路
の回路図である。
の回路図である。
【図２】従来のインタフェース回路の回路図である。
１０，２０ 第１，第２のデバイス １１，２１ 第１，第２の電源入力端子 １２，２２ 第１，第２の入出力端子 １３，２３ 第１，第２の入出力コントロール端子 ３１，３２ 第１，第２のプルアップ抵抗 ３３，３４ 第１，第２のトライステートバッファ ３５ 高速コンパレータ（第１のコンパレー
タ） ３６ イネーブル付き高速コンパレータ（第
２のコンパレータ） Ｓ１，Ｓ２ 信号 ＶＣＣ 一定電圧電源 ＶＤＤ 高／低電圧電源 Ｖref 基準電圧
タ） ３６ イネーブル付き高速コンパレータ（第
２のコンパレータ） Ｓ１，Ｓ２ 信号 ＶＣＣ 一定電圧電源 ＶＤＤ 高／低電圧電源 Ｖref 基準電圧
Claims (2)
- 【請求項１】 高電圧又は低電圧の高／低電圧電源が印
加される第１の電源入力端子、第１の入出力コントロー
ル端子、及び第１の入出力端子を有し、該高／低電圧電
源で動作する第１のデバイスと、 一定電圧電源が印加される第２の電源入力端子、第２の
入出力コントロール端子、及び第２の入出力端子を有
し、該一定電圧電源で動作する第２のデバイスとの間に
接続され、 前記第１と第２の入出力端子間における信号の授受を行
う高／低電圧電源両用回路において、 前記高／低電圧電源に基づき前記第１の入出力端子をプ
ルアップする第１のプルアップ抵抗と、 前記一定電圧電源に基づきノードをプルアップする第２
のプルアップ抵抗と、 前記第１の入出力コントロール端子の信号と基準電圧と
を比較してその比較結果を前記第２の入出力コントロー
ル端子へ送る第１のコンパレータと、 前記第１のコンパレータの出力で制御され、前記第１の
入出力端子の信号と前記基準電圧とを比較してその比較
結果を前記第２の入出力端子へ送るイネーブル付きの第
２のコンパレータと、 前記第１のコンパレータの出力で制御され、前記第２の
入出力端子の信号を前記ノードへ伝送する第１のトライ
ステートバッファ又はトライステートインバータと、 前記ノード上の信号で制御され、固定電圧を前記第１の
入出力端子へ伝送する第２のトライステートバッファ又
はトライステートインバータとを、 備えたことを特徴とする高／低電圧電源両用回路。 - 【請求項２】 前記第１及び第２のコンパレータは、高
速コンパレータで構成したことを特徴とする請求項１記
載の高／低電圧電源両用回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5168847A JPH0730400A (ja) | 1993-07-08 | 1993-07-08 | 高／低電圧電源両用回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5168847A JPH0730400A (ja) | 1993-07-08 | 1993-07-08 | 高／低電圧電源両用回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0730400A true JPH0730400A (ja) | 1995-01-31 |
Family
ID=15875646
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5168847A Withdrawn JPH0730400A (ja) | 1993-07-08 | 1993-07-08 | 高／低電圧電源両用回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0730400A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001129207A (ja) * | 1999-11-08 | 2001-05-15 | Heiwa Corp | パチンコ遊技機の入力インターフェース回路 |
| JP2001129208A (ja) * | 1999-11-08 | 2001-05-15 | Heiwa Corp | パチンコ遊技機の入力インターフェース回路 |
-
1993
- 1993-07-08 JP JP5168847A patent/JPH0730400A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001129207A (ja) * | 1999-11-08 | 2001-05-15 | Heiwa Corp | パチンコ遊技機の入力インターフェース回路 |
| JP2001129208A (ja) * | 1999-11-08 | 2001-05-15 | Heiwa Corp | パチンコ遊技機の入力インターフェース回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20001003 |