JPH0730427A - Ｄ／ａ変換回路 - Google Patents
Ｄ／ａ変換回路Info
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- JPH0730427A JPH0730427A JP17073093A JP17073093A JPH0730427A JP H0730427 A JPH0730427 A JP H0730427A JP 17073093 A JP17073093 A JP 17073093A JP 17073093 A JP17073093 A JP 17073093A JP H0730427 A JPH0730427 A JP H0730427A
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Abstract
(57)【要約】
【目的】 ＩＣ回路等に用いられるＤ／Ａ変換回路に関
し、ＩＣ全体がバイポーラで構成出来、また、電流源の
精度も問題とならない回路を実現する。 【構成】 バイポーラ・スイッチング素子と二つの抵抗
による分圧回路との直列回路を複数個並列接続し、各分
圧回路の分圧点と演算増幅器の反転入力端子との間に順
次大きくなる値の抵抗を接続して演算増幅器の電圧加算
回路を構成する。また、演算増幅器の電流加算回路を構
成するときにはその電流を与えるスイッチング素子に対
して電流源に見えるほど一方が梯子型抵抗回路に含まれ
る他方に比べて大きな値を有する二つの抵抗による分圧
回路を直列接続する。
し、ＩＣ全体がバイポーラで構成出来、また、電流源の
精度も問題とならない回路を実現する。 【構成】 バイポーラ・スイッチング素子と二つの抵抗
による分圧回路との直列回路を複数個並列接続し、各分
圧回路の分圧点と演算増幅器の反転入力端子との間に順
次大きくなる値の抵抗を接続して演算増幅器の電圧加算
回路を構成する。また、演算増幅器の電流加算回路を構
成するときにはその電流を与えるスイッチング素子に対
して電流源に見えるほど一方が梯子型抵抗回路に含まれ
る他方に比べて大きな値を有する二つの抵抗による分圧
回路を直列接続する。
Description
【０００１】
【産業上の利用分野】本発明はＤ／Ａ変換回路に関し、
特にＩＣ回路等に用いられるＤ／Ａ変換回路に関するも
のである。
特にＩＣ回路等に用いられるＤ／Ａ変換回路に関するも
のである。
【０００２】音声信号や画像信号のディジタル化が盛ん
になるにつれて、この様な音声信号や画像信号をディジ
タル信号として受信する受信回路においてはディジタル
信号をアナログ信号に変換するＤ／Ａ変換回路が必要と
なるが、受信回路をより小型化するためにはこの様なＤ
／Ａ変換回路はＩＣ化する必要がある。
になるにつれて、この様な音声信号や画像信号をディジ
タル信号として受信する受信回路においてはディジタル
信号をアナログ信号に変換するＤ／Ａ変換回路が必要と
なるが、受信回路をより小型化するためにはこの様なＤ
／Ａ変換回路はＩＣ化する必要がある。
【０００３】
【従来の技術】図１１は従来より用いられている電圧分
割型のＤ／Ａ変換回路を示したもので、この従来例で
は、演算増幅器Ａの反転入力端子と非反転入力端子との
間に２Ｒ−Ｒ梯子型回路を接続したもので、点線で示し
た切替素子Ｑ1 〜Ｑ4 をディジタル入力信号に対応して
切り替えると、種々のアナログ電圧ＶOUT が出力される
ものである。
割型のＤ／Ａ変換回路を示したもので、この従来例で
は、演算増幅器Ａの反転入力端子と非反転入力端子との
間に２Ｒ−Ｒ梯子型回路を接続したもので、点線で示し
た切替素子Ｑ1 〜Ｑ4 をディジタル入力信号に対応して
切り替えると、種々のアナログ電圧ＶOUT が出力される
ものである。
【０００４】即ち、このＤ／Ａ変換回路においては、切
替素子Ｑ1 〜Ｑ4 が図示のようにディジタル入力信号
（４ビット）が「００００」であり端子Ｌの側に全て切
り替わっているときには、梯子型回路の最も右側の二つ
の抵抗２Ｒが並列になっており、この並列回路の抵抗値
はＲとなる。
替素子Ｑ1 〜Ｑ4 が図示のようにディジタル入力信号
（４ビット）が「００００」であり端子Ｌの側に全て切
り替わっているときには、梯子型回路の最も右側の二つ
の抵抗２Ｒが並列になっており、この並列回路の抵抗値
はＲとなる。
【０００５】そして、この並列回路による抵抗Ｒと前段
の抵抗Ｒとの直列回路によりその直列抵抗値が２Ｒとな
り、この直列抵抗２Ｒと前段の抵抗２Ｒとがやはり並列
回路となるため、同様に並列抵抗値はＲとなる。
の抵抗Ｒとの直列回路によりその直列抵抗値が２Ｒとな
り、この直列抵抗２Ｒと前段の抵抗２Ｒとがやはり並列
回路となるため、同様に並列抵抗値はＲとなる。
【０００６】この様に２Ｒ−Ｒ梯子型回路を構成する事
により、図示のように抵抗Ｒの両端電圧は所定電圧Ｖ1
の１／２づつ減少していくようになる。又、この電圧は
図１１の切替素子Ｑ1 〜Ｑ4がＬ，Ｈどちらの端子に切
り替わっていたとしても演算増幅器Ａの両入力端子間が
イマジナリーショート状態となっている為に変化するこ
とはない。
により、図示のように抵抗Ｒの両端電圧は所定電圧Ｖ1
の１／２づつ減少していくようになる。又、この電圧は
図１１の切替素子Ｑ1 〜Ｑ4がＬ，Ｈどちらの端子に切
り替わっていたとしても演算増幅器Ａの両入力端子間が
イマジナリーショート状態となっている為に変化するこ
とはない。
【０００７】従って、例えばディジタル入力信号が「１
０００」であったときには、切替素子Ｑ1 のみが端子Ｈ
の側に切り替えられるため、出力アナログ電圧Ｖ
OUT は、 ＶOUT ＝（−Ｒf ／２Ｒ）Ｖ1 となる。但し、Ｒf は演算増幅器Ａの帰還抵抗である。
０００」であったときには、切替素子Ｑ1 のみが端子Ｈ
の側に切り替えられるため、出力アナログ電圧Ｖ
OUT は、 ＶOUT ＝（−Ｒf ／２Ｒ）Ｖ1 となる。但し、Ｒf は演算増幅器Ａの帰還抵抗である。
【０００８】また、ディジタル入力信号が「１１００」
であったときには、切替素子Ｑ1 及びＱ2 が端子Ｈの側
に切り替えられるため、図１１に示す等価回路は図１２
に示すようになり、出力アナログ電圧ＶOUT は、 ＶOUT ＝（−Ｒf ／２Ｒ）Ｖ1 ＋（−Ｒf ／２Ｒ）Ｖ1 ／２ ＝（−Ｒf ／２Ｒ）（Ｖ1 ＋Ｖ1 ／２） ＝（−３Ｒf ／４Ｒ）Ｖ1 となる。
であったときには、切替素子Ｑ1 及びＱ2 が端子Ｈの側
に切り替えられるため、図１１に示す等価回路は図１２
に示すようになり、出力アナログ電圧ＶOUT は、 ＶOUT ＝（−Ｒf ／２Ｒ）Ｖ1 ＋（−Ｒf ／２Ｒ）Ｖ1 ／２ ＝（−Ｒf ／２Ｒ）（Ｖ1 ＋Ｖ1 ／２） ＝（−３Ｒf ／４Ｒ）Ｖ1 となる。
【０００９】同様にしてディジタル入力信号に応じて切
替素子Ｑ1 〜Ｑ4 が切り替えられることにより、図１２
と同様にして演算増幅器Ａを用いた加算回路によるアナ
ログ出力信号が得られる様にしている。
替素子Ｑ1 〜Ｑ4 が切り替えられることにより、図１２
と同様にして演算増幅器Ａを用いた加算回路によるアナ
ログ出力信号が得られる様にしている。
【００１０】また、図１３は従来より知られている電流
分割型のＤ／Ａ変換回路を示しており、この従来例にお
いてはスイッチング素子Ｑ1 〜Ｑ4 と電流源とを直列接
続し、各スイッチング素子Ｑ1 〜Ｑ4 にそれぞれ定電流
Ｉ1 〜Ｉ4 を流すようにしている。それぞれのスイッチ
ング素子には抵抗２Ｒが直列接続されて演算増幅器Ａの
非反転入力端子に共通接続されているとともに、この抵
抗２Ｒの他端は抵抗Ｒを介して互いに接続され且つ演算
増幅器Ａの非反転入力端子に接続されることによってこ
の従来例においても２Ｒ−Ｒ梯子型回路を構成してい
る。
分割型のＤ／Ａ変換回路を示しており、この従来例にお
いてはスイッチング素子Ｑ1 〜Ｑ4 と電流源とを直列接
続し、各スイッチング素子Ｑ1 〜Ｑ4 にそれぞれ定電流
Ｉ1 〜Ｉ4 を流すようにしている。それぞれのスイッチ
ング素子には抵抗２Ｒが直列接続されて演算増幅器Ａの
非反転入力端子に共通接続されているとともに、この抵
抗２Ｒの他端は抵抗Ｒを介して互いに接続され且つ演算
増幅器Ａの非反転入力端子に接続されることによってこ
の従来例においても２Ｒ−Ｒ梯子型回路を構成してい
る。
【００１１】そして、例えばディジタル入力信号「１１
００」が与えられてスイッチング素子Ｑ1 及びＱ2 がＯ
Ｎになるとスイッチング素子Ｑ4 と直列接続された抵抗
Ｒとスイッチング素子Ｑ4 −Ｑ3 間の抵抗Ｒとがスイッ
チング素子Ｑ3 に直列接続された抵抗２Ｒと並列接続さ
れるためその並列抵抗がＲとなり、図１１に示した従来
例と同様にスイッチング素子Ｑ2 に直列接続されている
のは図１４に示すように抵抗Ｒとなるため、スイッチン
グ素子Ｑ2 −Ｑ1 間の抵抗Ｒとにより電流Ｉ2が２分割
される形となり、図１４に示すような電流が流れ、以
て、 ＶOUT ＝Ｖ1 ＋（Ｒ1 Ｉ1 ）＋（Ｒ1 ・Ｉ2 ／２） となる。
００」が与えられてスイッチング素子Ｑ1 及びＱ2 がＯ
Ｎになるとスイッチング素子Ｑ4 と直列接続された抵抗
Ｒとスイッチング素子Ｑ4 −Ｑ3 間の抵抗Ｒとがスイッ
チング素子Ｑ3 に直列接続された抵抗２Ｒと並列接続さ
れるためその並列抵抗がＲとなり、図１１に示した従来
例と同様にスイッチング素子Ｑ2 に直列接続されている
のは図１４に示すように抵抗Ｒとなるため、スイッチン
グ素子Ｑ2 −Ｑ1 間の抵抗Ｒとにより電流Ｉ2が２分割
される形となり、図１４に示すような電流が流れ、以
て、 ＶOUT ＝Ｖ1 ＋（Ｒ1 Ｉ1 ）＋（Ｒ1 ・Ｉ2 ／２） となる。
【００１２】これは種々のディジタル入力信号が与えら
れた場合も同様であり、この場合には電流加算型のＤ／
Ａ変換回路となり、ディジタル入力信号に対応したアナ
ログ出力電圧を得ることが出来る。
れた場合も同様であり、この場合には電流加算型のＤ／
Ａ変換回路となり、ディジタル入力信号に対応したアナ
ログ出力電圧を得ることが出来る。
【００１３】
【発明が解決しようとする課題】上記の様な従来のＤ／
Ａ変換回路においては、特に図１１の電圧分割型の場
合、切替素子を使用しているため、この切替素子として
はＣ−ＭＯＳ型を使用していた。
Ａ変換回路においては、特に図１１の電圧分割型の場
合、切替素子を使用しているため、この切替素子として
はＣ−ＭＯＳ型を使用していた。
【００１４】しかしながら、通常、ＩＣ自身はバイポー
ラ素子で構成するのでバイポーラＩＣの中にＣ−ＭＯＳ
型の切替素子を混入して構成することはコストが高くつ
いてしまうという問題点があった。
ラ素子で構成するのでバイポーラＩＣの中にＣ−ＭＯＳ
型の切替素子を混入して構成することはコストが高くつ
いてしまうという問題点があった。
【００１５】また、図１３に示す電流分割型の従来例に
おいては電流を引くか引かないかを決めるスイッチング
素子と定電流源の精度が高くなければならないという問
題点があった。
おいては電流を引くか引かないかを決めるスイッチング
素子と定電流源の精度が高くなければならないという問
題点があった。
【００１６】従って本発明は、ＩＣ全体がバイポーラで
構成出来るＤ／Ａ変換回路を実現する事を目的とする。
構成出来るＤ／Ａ変換回路を実現する事を目的とする。
【００１７】また本発明は、ＩＣ全体がバイポーラで構
成出来ると共に電流源の精度も問題とならないＤ／Ａ変
換回路を実現する事を目的とする。
成出来ると共に電流源の精度も問題とならないＤ／Ａ変
換回路を実現する事を目的とする。
【００１８】
【課題を解決するための手段】上記の目的を達成するた
め、第１の本発明に係るＤ／Ａ変換回路は、図１に原理
的に示すように、制御信号としてディジタル信号が与え
らるバイポーラ・スイッチング素子ＳＷ1 〜ＳＷ2 （Ｓ
Ｗで総称することがある）と２つの抵抗（ｒ11 , ｒ12）
〜（ｒn1, ｒn2）（ｒ1,ｒ2 で総称することがある）に
よる分圧回路との直列回路を所定電源電圧間に複数個並
列接続し、各分圧回路の分圧点ａ〜ｎと演算増幅器Ａの
反転入力端子との間に順次大きくなる値の抵抗Ｒ1 〜Ｒ
n を接続して前記演算増幅器Ａの電圧加算回路を構成す
ることにより該演算増幅器Ａから前記ディジタル信号に
対応したアナログ信号を出力するものである。
め、第１の本発明に係るＤ／Ａ変換回路は、図１に原理
的に示すように、制御信号としてディジタル信号が与え
らるバイポーラ・スイッチング素子ＳＷ1 〜ＳＷ2 （Ｓ
Ｗで総称することがある）と２つの抵抗（ｒ11 , ｒ12）
〜（ｒn1, ｒn2）（ｒ1,ｒ2 で総称することがある）に
よる分圧回路との直列回路を所定電源電圧間に複数個並
列接続し、各分圧回路の分圧点ａ〜ｎと演算増幅器Ａの
反転入力端子との間に順次大きくなる値の抵抗Ｒ1 〜Ｒ
n を接続して前記演算増幅器Ａの電圧加算回路を構成す
ることにより該演算増幅器Ａから前記ディジタル信号に
対応したアナログ信号を出力するものである。
【００１９】更に上記の本発明は、前記分圧回路の２つ
の抵抗ｒ1,ｒ2 の値が等しく選定されており、前記電圧
加算用抵抗Ｒ1 〜Ｒn の値が大きくなるように選定する
ことができる。
の抵抗ｒ1,ｒ2 の値が等しく選定されており、前記電圧
加算用抵抗Ｒ1 〜Ｒn の値が大きくなるように選定する
ことができる。
【００２０】更に上記の本発明は、前記分圧回路の２つ
の抵抗ｒ1,ｒ2 の内の一方の値が分圧点での電圧が小さ
くなるように順次小さく選定されており、これに対応し
て前記電圧加算用抵抗Ｒ1 〜Ｒn の値が大きくなるよう
に選定することもできる。
の抵抗ｒ1,ｒ2 の内の一方の値が分圧点での電圧が小さ
くなるように順次小さく選定されており、これに対応し
て前記電圧加算用抵抗Ｒ1 〜Ｒn の値が大きくなるよう
に選定することもできる。
【００２１】また第２の本発明に係るＤ／Ａ変換回路
は、図２に原理的に示すように、制御信号としてディジ
タル信号が与えらるバイポーラ・スイッチング素子ＳＷ
1 〜ＳＷ2 （同様にＳＷ）と電流源に見えるほど一方が
他方に比べて大きな値を有する２つの抵抗（ｒ
11, ｒ12）〜（ｒn1, ｒn2）（同様にｒ1,ｒ2)による分
圧回路との直列回路を所定電源電圧間に複数個並列接続
し、各分圧回路の分圧点同士を抵抗Ｒ1 〜Ｒn を介して
接続し該２つの抵抗ｒ1,ｒ2 の内の小さい方の抵抗ｒ2
を含む梯子型回路を構成すると共に演算増幅器Ａの反転
入力端子に接続して前記演算増幅器Ａの電流加算回路を
構成することにより該演算増幅器Ａから前記ディジタル
信号に対応したアナログ信号を出力するものである。
は、図２に原理的に示すように、制御信号としてディジ
タル信号が与えらるバイポーラ・スイッチング素子ＳＷ
1 〜ＳＷ2 （同様にＳＷ）と電流源に見えるほど一方が
他方に比べて大きな値を有する２つの抵抗（ｒ
11, ｒ12）〜（ｒn1, ｒn2）（同様にｒ1,ｒ2)による分
圧回路との直列回路を所定電源電圧間に複数個並列接続
し、各分圧回路の分圧点同士を抵抗Ｒ1 〜Ｒn を介して
接続し該２つの抵抗ｒ1,ｒ2 の内の小さい方の抵抗ｒ2
を含む梯子型回路を構成すると共に演算増幅器Ａの反転
入力端子に接続して前記演算増幅器Ａの電流加算回路を
構成することにより該演算増幅器Ａから前記ディジタル
信号に対応したアナログ信号を出力するものである。
【００２２】この第２の本発明では、該分圧回路と該抵
抗とで２Ｒ−Ｒ梯子型回路を構成してもよい。
抗とで２Ｒ−Ｒ梯子型回路を構成してもよい。
【００２３】
【作用】図１に示す第１の本発明においては、ディジタ
ル信号を制御信号として入力するバイポーラ・スイッチ
ング素子ＳＷ1 〜ＳＷn がＯＮとなったとき、そのスイ
ッチング素子とそれぞれ直列接続された二つの抵抗
ｒ1 ，ｒ2 の分圧点ａ，ｂ，・・・，ｎにおける電圧は
抵抗ｒ1 とｒ2 との分圧電圧である。
ル信号を制御信号として入力するバイポーラ・スイッチ
ング素子ＳＷ1 〜ＳＷn がＯＮとなったとき、そのスイ
ッチング素子とそれぞれ直列接続された二つの抵抗
ｒ1 ，ｒ2 の分圧点ａ，ｂ，・・・，ｎにおける電圧は
抵抗ｒ1 とｒ2 との分圧電圧である。
【００２４】従って、分圧点ａ，ｂ，・・・，ｎのそれ
ぞれの分圧電圧をＶa ，Ｖb ，・・・，Ｖn とすると、
鳳テブナンの定理により該分圧電圧を起電力として閉回
路抵抗（抵抗ｒ1 とｒ2 の並列回路）ｒa 〜ｒn が抵抗
Ｒ1 ，Ｒ2 ，・・・，Ｒn にそれぞれ直列接続された形
となり、スイッチング素子ＳＷ1 〜ＳＷn がＯＮ／ＯＦ
Ｆすることにより選択的に演算増幅器Ａの加算回路を構
成して、ディジタル入力信号に対応したアナログ出力電
圧ＶOUT が得られる。
ぞれの分圧電圧をＶa ，Ｖb ，・・・，Ｖn とすると、
鳳テブナンの定理により該分圧電圧を起電力として閉回
路抵抗（抵抗ｒ1 とｒ2 の並列回路）ｒa 〜ｒn が抵抗
Ｒ1 ，Ｒ2 ，・・・，Ｒn にそれぞれ直列接続された形
となり、スイッチング素子ＳＷ1 〜ＳＷn がＯＮ／ＯＦ
Ｆすることにより選択的に演算増幅器Ａの加算回路を構
成して、ディジタル入力信号に対応したアナログ出力電
圧ＶOUT が得られる。
【００２５】従って、Ｃ−ＭＯＳ型スイッチング素子を
使用せずに全てバイポーラ型のスイッチング素子でＤ／
Ａ変換回路をＩＣ化することができる。
使用せずに全てバイポーラ型のスイッチング素子でＤ／
Ａ変換回路をＩＣ化することができる。
【００２６】また、図２に示した第２の本発明において
は、ディジタル入力信号を制御信号として受けることに
よりＯＮ／ＯＦＦするスイッチング素子ＳＷ1 〜ＳＷn
がそれぞれ定電流Ｉ1 〜Ｉn を与えることができるよう
にするため、それぞれに接続された分圧回路における抵
抗ｒ1 の方が梯子型回路における他方の抵抗ｒ2 より十
分大きく抵抗値が設定されている。
は、ディジタル入力信号を制御信号として受けることに
よりＯＮ／ＯＦＦするスイッチング素子ＳＷ1 〜ＳＷn
がそれぞれ定電流Ｉ1 〜Ｉn を与えることができるよう
にするため、それぞれに接続された分圧回路における抵
抗ｒ1 の方が梯子型回路における他方の抵抗ｒ2 より十
分大きく抵抗値が設定されている。
【００２７】従って、スイッチング素子ＳＷ1 〜ＳＷn
がＯＮとなったとき、小さい方の抵抗ｒ2 と各分圧回路
の分圧点ａ，ｂ，・・・，ｎをそれぞれ接続した抵抗Ｒ
1 〜Ｒn-1 とによる梯子型抵抗回路の抵抗値が変化して
も、スイッチング素子ＳＷ1〜ＳＷn と各抵抗ｒ11〜ｒ
n1に流れる電流は図４に示すようにそれぞれＩ1 〜Ｉ n
のままである。
がＯＮとなったとき、小さい方の抵抗ｒ2 と各分圧回路
の分圧点ａ，ｂ，・・・，ｎをそれぞれ接続した抵抗Ｒ
1 〜Ｒn-1 とによる梯子型抵抗回路の抵抗値が変化して
も、スイッチング素子ＳＷ1〜ＳＷn と各抵抗ｒ11〜ｒ
n1に流れる電流は図４に示すようにそれぞれＩ1 〜Ｉ n
のままである。
【００２８】従って、それぞれの分圧点から演算増幅器
Ａの入力端子へ流れる電流のみが変化し、図示の様に定
電流Ｉ2 は抵抗Ｒ1 において電流Ｉ2'となり、同様に各
分圧点を接続する抵抗に流れる電流値のみが変わる事と
なる。
Ａの入力端子へ流れる電流のみが変化し、図示の様に定
電流Ｉ2 は抵抗Ｒ1 において電流Ｉ2'となり、同様に各
分圧点を接続する抵抗に流れる電流値のみが変わる事と
なる。
【００２９】従って、これらの電流Ｉ1 ，Ｉ2'，・・
・，Ｉn ' を加えた値の電流値を置換抵抗Ｒf に掛ける
ことにより、演算増幅器Ａの電流加算回路を構成するこ
ととなり、アナログ出力電圧ＶOUT がディジタル入力信
号に対応して出力されることとなる。
・，Ｉn ' を加えた値の電流値を置換抵抗Ｒf に掛ける
ことにより、演算増幅器Ａの電流加算回路を構成するこ
ととなり、アナログ出力電圧ＶOUT がディジタル入力信
号に対応して出力されることとなる。
【００３０】従って、スイッチング素子の電流源として
の精度は不要であり必要電流以上流しておけばディジタ
ル信号に対応したアナログ出力信号が得られる。
の精度は不要であり必要電流以上流しておけばディジタ
ル信号に対応したアナログ出力信号が得られる。
【００３１】
【実施例】図５（ａ）は図１に示した第１の本発明にお
ける実施例（その１）を示したもので、この実施例で
は、スイッチング素子として４ビットに対応する４つの
バイポーラ・トランジスタＳＷ1 〜ＳＷ4 を用い、これ
らのスイッチング素子ＳＷ1〜ＳＷ4 と電源Ｖ1 との間
で直列接続された分圧回路における上記の二つの抵抗ｒ
1 ，ｒ2 をそれぞれ同一抵抗値の抵抗Ｒとしている。
ける実施例（その１）を示したもので、この実施例で
は、スイッチング素子として４ビットに対応する４つの
バイポーラ・トランジスタＳＷ1 〜ＳＷ4 を用い、これ
らのスイッチング素子ＳＷ1〜ＳＷ4 と電源Ｖ1 との間
で直列接続された分圧回路における上記の二つの抵抗ｒ
1 ，ｒ2 をそれぞれ同一抵抗値の抵抗Ｒとしている。
【００３２】そして、これら二つの抵抗ｒの分圧点ａ〜
ｄと演算増幅器の反転入力端子との間にそれぞれ抵抗Ｒ
・１／２，Ｒ・３／２，Ｒ・７／２，Ｒ・１５／２が接
続されている。
ｄと演算増幅器の反転入力端子との間にそれぞれ抵抗Ｒ
・１／２，Ｒ・３／２，Ｒ・７／２，Ｒ・１５／２が接
続されている。
【００３３】尚、上記のトランジスタＳＷ1 〜ＳＷ4 は
バイポーラで構成しているが、これらのトランジスタは
ＮＰＮトランジスタを逆型に使用しており、これはトラ
ンジスタが飽和したときにＶCE間電圧をほとんど無くし
電圧源として電源電圧Ｖ1 がそのまま見えるようにして
いる。
バイポーラで構成しているが、これらのトランジスタは
ＮＰＮトランジスタを逆型に使用しており、これはトラ
ンジスタが飽和したときにＶCE間電圧をほとんど無くし
電圧源として電源電圧Ｖ1 がそのまま見えるようにして
いる。
【００３４】又、分圧回路における抵抗はどのビットに
関しても同じ抵抗値Ｒとし、演算増幅器Ａの演算の値
（ゲイン）を変化させ各ビットでの抵抗値の違いにより
電圧を加算する様にしている。
関しても同じ抵抗値Ｒとし、演算増幅器Ａの演算の値
（ゲイン）を変化させ各ビットでの抵抗値の違いにより
電圧を加算する様にしている。
【００３５】即ち、例えばトランジスタＳＷ1 がＯＮに
なったとすると、このビットに関しては図５（ｂ）の左
側に示すような回路となるが、これは分圧点ａに関して
の電圧Ｖa 及びインピーダンスＺを見ると、鳳テブナン
の定理により同図（ｂ）の右側に示すように電圧Ｖa は
Ｖ1 ／２となり、インピーダンスＺはＲ／２となる。
なったとすると、このビットに関しては図５（ｂ）の左
側に示すような回路となるが、これは分圧点ａに関して
の電圧Ｖa 及びインピーダンスＺを見ると、鳳テブナン
の定理により同図（ｂ）の右側に示すように電圧Ｖa は
Ｖ1 ／２となり、インピーダンスＺはＲ／２となる。
【００３６】従ってこの様な等価回路を組み込むと図６
に示すような回路図となる。尚、この等価回路図は全て
のトランジスタＳＷ1 〜ＳＷ4 がＯＮとなっている状態
を示している。
に示すような回路図となる。尚、この等価回路図は全て
のトランジスタＳＷ1 〜ＳＷ4 がＯＮとなっている状態
を示している。
【００３７】この図６の回路は図１１に示した従来の回
路とビットの位置が反転しているので、ビットに応じて
例えば次の様になる。
路とビットの位置が反転しているので、ビットに応じて
例えば次の様になる。
【００３８】（１）ディジタル信号が「０００１」のと
き：
き：
【００３９】
【数１】
【００４０】（２）ディジタル信号が「００１１」のと
き：
き：
【００４１】
【数２】
【００４２】この様にして同じディジタル入力信号に関
して図１１に示した従来回路とは同じアナログ出力信号
が得られることが判る。
して図１１に示した従来回路とは同じアナログ出力信号
が得られることが判る。
【００４３】図７は図１に示した第１の本発明発明の実
施例（その２）を示したもので、この実施例と図５に示
した実施例（その１）との違いは、分圧回路における二
つの抵抗の値を同じにせずに図示の如く一方の抵抗を
Ｒ，Ｒ／３，Ｒ／７，Ｒ／１５とすることにより、分圧
点ａ〜ｂと演算増幅器Ａの反転入力端子との間の抵抗を
それぞれＲ・３／４，Ｒ・７／８，Ｒ・１５／１６とい
うように実施例（その１）より小さな抵抗値とする事が
できる。
施例（その２）を示したもので、この実施例と図５に示
した実施例（その１）との違いは、分圧回路における二
つの抵抗の値を同じにせずに図示の如く一方の抵抗を
Ｒ，Ｒ／３，Ｒ／７，Ｒ／１５とすることにより、分圧
点ａ〜ｂと演算増幅器Ａの反転入力端子との間の抵抗を
それぞれＲ・３／４，Ｒ・７／８，Ｒ・１５／１６とい
うように実施例（その１）より小さな抵抗値とする事が
できる。
【００４４】この図７の実施例（その２）における等価
回路が図８に示されており、この等価回路も図５の実施
例（その１）の場合と同様に鳳テブナンの定理により求
めたものである。
回路が図８に示されており、この等価回路も図５の実施
例（その１）の場合と同様に鳳テブナンの定理により求
めたものである。
【００４５】図９は図１に示した第１の本発明の実施例
（その３）を示したもので、この実施例は上記の実施例
（その１）と実施例（その２）とを組み合わせたもので
あり、この実施例ではある程度までゲインを変化させて
行き、その後は分圧回路の抵抗比を変化させて行く構成
を採っている。
（その３）を示したもので、この実施例は上記の実施例
（その１）と実施例（その２）とを組み合わせたもので
あり、この実施例ではある程度までゲインを変化させて
行き、その後は分圧回路の抵抗比を変化させて行く構成
を採っている。
【００４６】図１０は図２に示した第２の本発明の実施
例を示したもので、この実施例においても、スイッチン
グ素子ＳＷ1 〜ＳＷ4 は逆型ＮＰＮトランジスタを用い
ており、トランジスタが飽和したときにＶCE電圧が無く
なり電源電圧Ｖ1 のみの電圧源となるようにしている。
例を示したもので、この実施例においても、スイッチン
グ素子ＳＷ1 〜ＳＷ4 は逆型ＮＰＮトランジスタを用い
ており、トランジスタが飽和したときにＶCE電圧が無く
なり電源電圧Ｖ1 のみの電圧源となるようにしている。
【００４７】そして、これらのトランジスタＳＷ1 〜Ｓ
Ｗ4 と直列接続された分圧回路における一方の抵抗の値
を１００Ｒとし、他方の抵抗の値を２Ｒとするととも
に、これら抵抗の分圧点同士を抵抗値Ｒの抵抗で接続
し、２Ｒ−Ｒ梯子型回路を構成し、これらの梯子型回路
から見て十分大きな抵抗値である１００Ｒの抵抗がトラ
ンジスタＳＷ1 〜ＳＷ4 に接続される事により、これら
のトランジスタＳＷ1 〜ＳＷ4 をあたかも電流源の様に
見せる事が出来る。
Ｗ4 と直列接続された分圧回路における一方の抵抗の値
を１００Ｒとし、他方の抵抗の値を２Ｒとするととも
に、これら抵抗の分圧点同士を抵抗値Ｒの抵抗で接続
し、２Ｒ−Ｒ梯子型回路を構成し、これらの梯子型回路
から見て十分大きな抵抗値である１００Ｒの抵抗がトラ
ンジスタＳＷ1 〜ＳＷ4 に接続される事により、これら
のトランジスタＳＷ1 〜ＳＷ4 をあたかも電流源の様に
見せる事が出来る。
【００４８】従って、この時のトランジスタを流れる電
流は、Ｉ0 ＝Ｖ1 ／１００Ｒとなり、この電流はどのト
ランジスタにおいても同じ値となる。
流は、Ｉ0 ＝Ｖ1 ／１００Ｒとなり、この電流はどのト
ランジスタにおいても同じ値となる。
【００４９】従って、例えば、ディジタル信号が「００
０１」のときには、電流Ｉ1 のみが演算増幅器Ａの帰還
抵抗Ｒf に流れるので、 ＶOUT ＝Ｖ1 ＋（Ｒf Ｉ1 ） となる。
０１」のときには、電流Ｉ1 のみが演算増幅器Ａの帰還
抵抗Ｒf に流れるので、 ＶOUT ＝Ｖ1 ＋（Ｒf Ｉ1 ） となる。
【００５０】また、ディジタル入力信号が「００１１」
のときには、２Ｒ−Ｒ梯子型回路によりトランジスタＳ
Ｗ2 と直列接続された抵抗は等価的に「Ｒ」となり、次
段への抵抗Ｒと等しく分流されることから、 ＶOUT ＝Ｖ1 ＋（Ｒf Ｉ1 ）＋（Ｒf ・Ｉ2 ／２） となる。
のときには、２Ｒ−Ｒ梯子型回路によりトランジスタＳ
Ｗ2 と直列接続された抵抗は等価的に「Ｒ」となり、次
段への抵抗Ｒと等しく分流されることから、 ＶOUT ＝Ｖ1 ＋（Ｒf Ｉ1 ）＋（Ｒf ・Ｉ2 ／２） となる。
【００５１】この様にしてアナログ出力電圧ＶOUT をス
テップ状に変化させることが出来る。
テップ状に変化させることが出来る。
【００５２】
【発明の効果】以上説明した様に本発明に係るＤ／Ａ変
換回路においては、バイポーラ・スイッチング素子と二
つの抵抗による分圧回路との直列回路を複数個並列接続
し、各分圧回路の分圧点と演算増幅器の反転入力端子と
の間に順次大きくなる値の抵抗を接続して演算増幅器の
電圧加算回路を構成する様にしたので、全てバイポーラ
素子で構成する事が出来、ＩＣ回路を構成する上でコス
トを削減する事が出来る。
換回路においては、バイポーラ・スイッチング素子と二
つの抵抗による分圧回路との直列回路を複数個並列接続
し、各分圧回路の分圧点と演算増幅器の反転入力端子と
の間に順次大きくなる値の抵抗を接続して演算増幅器の
電圧加算回路を構成する様にしたので、全てバイポーラ
素子で構成する事が出来、ＩＣ回路を構成する上でコス
トを削減する事が出来る。
【００５３】また、演算増幅器の電流加算回路を構成す
るときにはその電流を与えるスイッチング素子に対して
電流源に見えるほど一方が梯子型抵抗回路に含まれる他
方に比べて大きな値を有する二つの抵抗による分圧回路
を直列接続したので、精度の良い電流源が不要となる。
るときにはその電流を与えるスイッチング素子に対して
電流源に見えるほど一方が梯子型抵抗回路に含まれる他
方に比べて大きな値を有する二つの抵抗による分圧回路
を直列接続したので、精度の良い電流源が不要となる。
【図１】第１の本発明に係るＤ／Ａ変換回路の構成を原
理的に示した回路図である。
理的に示した回路図である。
【図２】第２の本発明に係るＤ／Ａ変換回路の構成を原
理的に示した回路図である。
理的に示した回路図である。
【図３】第１の本発明に係るＤ／Ａ変換回路の動作説明
図である。
図である。
【図４】第２の本発明に係るＤ／Ａ変換回路の動作説明
図である。
図である。
【図５】第１の本発明に係るＤ／Ａ変換回路の実施例
（その１）を示した回路図である。
（その１）を示した回路図である。
【図６】第１の本発明に係るＤ／Ａ変換回路の実施例
（その１）の等価回路図である。
（その１）の等価回路図である。
【図７】第１の本発明に係るＤ／Ａ変換回路の実施例
（その２）を示した回路図である。
（その２）を示した回路図である。
【図８】第１の本発明に係るＤ／Ａ変換回路の実施例
（その２）の等価回路図である。
（その２）の等価回路図である。
【図９】第１の本発明に係るＤ／Ａ変換回路の実施例
（その３）を示した回路図である。
（その３）を示した回路図である。
【図１０】第２の本発明に係るＤ／Ａ変換回路の実施例
を示した回路図である。
を示した回路図である。
【図１１】第１の従来例（電圧分割型）を示した回路図
である。
である。
【図１２】第１の従来例の動作説明図である。
【図１３】第２の従来例（電流分割型）を示した回路図
である。
である。
【図１４】第２の従来例の動作説明図である。
ＳＷ1 〜ＳＷn （ＳＷ） バイポーラ・スイッチング素
子 ｒ11〜ｒn2（ｒ1 , ｒ2 ） 分圧回路の抵抗 Ｒ1 〜Ｒn 電圧加算用（電流分割用）抵抗 Ｖ1 所定電圧源 Ａ 差動増幅器 ＶOUT アナログ出力端子 図中、同一符号は同一又は相当部分を示す。
子 ｒ11〜ｒn2（ｒ1 , ｒ2 ） 分圧回路の抵抗 Ｒ1 〜Ｒn 電圧加算用（電流分割用）抵抗 Ｖ1 所定電圧源 Ａ 差動増幅器 ＶOUT アナログ出力端子 図中、同一符号は同一又は相当部分を示す。
Claims (5)
- 【請求項１】 制御信号としてディジタル信号が与えら
るバイポーラ・スイッチング素子（ＳＷ）と２つの抵抗
（ｒ1,ｒ2)による分圧回路との直列回路を所定電源電圧
間に複数個並列接続し、各分圧回路の分圧点（ａ〜ｎ)
と演算増幅器（Ａ）の反転入力端子との間に順次大きく
なる値の抵抗（Ｒ1 〜Ｒn ）を接続して前記演算増幅器
（Ａ）の電圧加算回路を構成することにより該演算増幅
器（Ａ）から前記ディジタル信号に対応したアナログ信
号を出力することを特徴としたＤ／Ａ変換回路。 - 【請求項２】 前記分圧回路の２つの抵抗（ｒ1,ｒ2)の
値が等しく選定されており、前記電圧加算用抵抗（Ｒ1
〜Ｒn ）の値が大きくなるように選定されていることを
特徴とした請求項１に記載のＤ／Ａ変換回路。 - 【請求項３】 前記分圧回路の２つの抵抗（ｒ1,ｒ2)の
内の一方の値が分圧点での電圧が小さくなるように順次
小さく選定されており、これに対応して前記電圧加算用
抵抗（Ｒ1 〜Ｒn ）の値が大きくなるように選定されて
いることを特徴とした請求項１に記載のＤ／Ａ変換回
路。 - 【請求項４】 制御信号としてディジタル信号が与えら
るバイポーラ・スイッチング素子（ＳＷ）と電流源に見
えるほど一方が他方に比べて大きな値を有する２つの抵
抗（ｒ1,ｒ2)による分圧回路との直列回路を所定電源電
圧間に複数個並列接続し、各分圧回路の分圧点同士を抵
抗（Ｒ1 〜Ｒn ）を介して接続し該２つの抵抗（ｒ1,ｒ
2)の内の小さい方の抵抗（ｒ2)を含む梯子型回路を構成
すると共に演算増幅器（Ａ）の反転入力端子に接続して
前記演算増幅器（Ａ）の電流加算回路を構成することに
より該演算増幅器（Ａ）から前記ディジタル信号に対応
したアナログ信号を出力することを特徴としたＤ／Ａ変
換回路。 - 【請求項５】 該分圧回路と該抵抗とで２Ｒ−Ｒ梯子型
回路を構成していることを特徴とした請求項１に記載の
Ｄ／Ａ変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17073093A JPH0730427A (ja) | 1993-07-09 | 1993-07-09 | Ｄ／ａ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17073093A JPH0730427A (ja) | 1993-07-09 | 1993-07-09 | Ｄ／ａ変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0730427A true JPH0730427A (ja) | 1995-01-31 |
Family
ID=15910330
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17073093A Withdrawn JPH0730427A (ja) | 1993-07-09 | 1993-07-09 | Ｄ／ａ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0730427A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004333512A (ja) * | 1999-07-12 | 2004-11-25 | Advantest Corp | 波形発生器及び試験装置 |
| JP2007005975A (ja) * | 2005-06-22 | 2007-01-11 | Denso Corp | 温度補正回路 |
| US8876212B2 (en) | 2011-11-07 | 2014-11-04 | Aisin Seiki Kabushiki Kaisha | Seat adjustment apparatus for vehicle |
-
1993
- 1993-07-09 JP JP17073093A patent/JPH0730427A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004333512A (ja) * | 1999-07-12 | 2004-11-25 | Advantest Corp | 波形発生器及び試験装置 |
| JP2007005975A (ja) * | 2005-06-22 | 2007-01-11 | Denso Corp | 温度補正回路 |
| US8876212B2 (en) | 2011-11-07 | 2014-11-04 | Aisin Seiki Kabushiki Kaisha | Seat adjustment apparatus for vehicle |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20001003 |