JPH066229A - Ｄ／ａ変換器 - Google Patents
Ｄ／ａ変換器Info
- Publication number
- JPH066229A JPH066229A JP4164828A JP16482892A JPH066229A JP H066229 A JPH066229 A JP H066229A JP 4164828 A JP4164828 A JP 4164828A JP 16482892 A JP16482892 A JP 16482892A JP H066229 A JPH066229 A JP H066229A
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- JP
- Japan
- Prior art keywords
- current
- output
- analog
- conversion
- voltage
- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/662—Multiplexed conversion systems
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】
【目的】 負荷電流の位相のズレを抑え、Ｄ／Ａ変換精
度の向上を図ったＤ／Ａ変換器を得る。 【構成】 データ分割ブロック７を設け、Ｎビットのデ
ィジタル信号ＤＡＴＡのＭＳＢの値によって経路を切り
換えることにより、Ｄ／Ａ変換ブロック１１、Ｖ−Ｉ変
換部２１０からなる第１のアナログ電流出力経路及びＤ
／Ａ変換ブロック１２、Ｖ−Ｉ変換部２２０からなる第
２のアナログ電流出力経路のうち、一方のアナログ電流
出力経路において、ＭＳＢを除く（Ｎ−１）ビットのデ
ィジタルＤＡＴＡ(N-1) に基づく、Ｄ／Ａ変換処理及び
Ｖ−Ｉ変換処理を行わせる。 【効果】 レンジの大きな負荷電流を得るとともに、負
荷電流の位相のズレを抑え、Ｄ／Ａ変換精度の向上を図
ることができる。
度の向上を図ったＤ／Ａ変換器を得る。 【構成】 データ分割ブロック７を設け、Ｎビットのデ
ィジタル信号ＤＡＴＡのＭＳＢの値によって経路を切り
換えることにより、Ｄ／Ａ変換ブロック１１、Ｖ−Ｉ変
換部２１０からなる第１のアナログ電流出力経路及びＤ
／Ａ変換ブロック１２、Ｖ−Ｉ変換部２２０からなる第
２のアナログ電流出力経路のうち、一方のアナログ電流
出力経路において、ＭＳＢを除く（Ｎ−１）ビットのデ
ィジタルＤＡＴＡ(N-1) に基づく、Ｄ／Ａ変換処理及び
Ｖ−Ｉ変換処理を行わせる。 【効果】 レンジの大きな負荷電流を得るとともに、負
荷電流の位相のズレを抑え、Ｄ／Ａ変換精度の向上を図
ることができる。
Description
【０００１】
【産業上の利用分野】この発明は、ディジタル信号をア
ナログ信号に変換し、かつ、そのアナログ信号で負荷を
ドライブするＤ／Ａ変換器に関する。
ナログ信号に変換し、かつ、そのアナログ信号で負荷を
ドライブするＤ／Ａ変換器に関する。
【０００２】
【従来の技術】図７は従来のＤ／Ａ変換器による負荷の
ドライブ回路を示す回路図である。同図に示すように、
Ｎビットのディジタル信号ＤＡＴＡがＤ／Ａ変換ブロッ
ク１に取り込まれる。Ｄ／Ａ変換ブロック１は、ディジ
タル信号ＤＡＴＡをＤ／Ａ変換してアナログ電圧ＶINを
出力する。
ドライブ回路を示す回路図である。同図に示すように、
Ｎビットのディジタル信号ＤＡＴＡがＤ／Ａ変換ブロッ
ク１に取り込まれる。Ｄ／Ａ変換ブロック１は、ディジ
タル信号ＤＡＴＡをＤ／Ａ変換してアナログ電圧ＶINを
出力する。
【０００３】このアナログ電圧ＶINはノード４及び抵抗
１０１を介してオペアンプ２の負入力に接続される。オ
ペアンプ２の負入力は、さらに抵抗１０４及び１０５を
介して負荷３に接続され、オペアンプ２の正入力は抵抗
１０２を介して接地されるとともに、抵抗１０３を介し
て負荷３に接続される。なお、抵抗１０１〜１０４の抵
抗値はすべてｒであり、抵抗１０５の抵抗値はＲ0 であ
る。
１０１を介してオペアンプ２の負入力に接続される。オ
ペアンプ２の負入力は、さらに抵抗１０４及び１０５を
介して負荷３に接続され、オペアンプ２の正入力は抵抗
１０２を介して接地されるとともに、抵抗１０３を介し
て負荷３に接続される。なお、抵抗１０１〜１０４の抵
抗値はすべてｒであり、抵抗１０５の抵抗値はＲ0 であ
る。
【０００４】このような構成において、Ｎビットのディ
ジタル信号ＤＡＴＡをＤ／Ａ変換ブロック１に入力する
と、Ｄ／Ａ変換ブロック１により、ディジタル信号ＤＡ
ＴＡがＤ／Ａ変換され、アナログ電圧ＶINがノード４に
出力される。
ジタル信号ＤＡＴＡをＤ／Ａ変換ブロック１に入力する
と、Ｄ／Ａ変換ブロック１により、ディジタル信号ＤＡ
ＴＡがＤ／Ａ変換され、アナログ電圧ＶINがノード４に
出力される。
【０００５】この時、オペアンプ２の増幅率をＡV とす
ると、オペアンプ２の出力電圧Ｖ01は次の数１で求める
ことができる。
ると、オペアンプ２の出力電圧Ｖ01は次の数１で求める
ことができる。
【０００６】
【数１】
【０００７】この数１を変形して数２が得られる。
【０００８】
【数２】
【０００９】次に、抵抗１０５の両端の電圧Ｖ0 とＶ01
との関係式を求める。ここで、負荷３のインピーダンス
をＺとすると、数３が成立する。
との関係式を求める。ここで、負荷３のインピーダンス
をＺとすると、数３が成立する。
【００１０】
【数３】
【００１１】そして、数３を数２に代入すると、Ｖ0 は
数４で表現される。
数４で表現される。
【００１２】
【数４】
【００１３】さらに、数４を整理することにより、数５
が得られる。
が得られる。
【００１４】
【数５】
【００１５】一方、負荷３を流れる負荷電流Ｉ0 は数６
で表される。
で表される。
【００１６】
【数６】
【００１７】この数６に数５を代入することにより、負
荷電流Ｉ0 は数７で表される。
荷電流Ｉ0 は数７で表される。
【００１８】
【数７】
【００１９】ここで、ｒ＞＞Ｒ0 ，Ａv ＞＞Ｚとする
と、数７は数８に簡略化される。
と、数７は数８に簡略化される。
【００２０】
【数８】
【００２１】したがって、負荷３のインピーダンスＺに
関係なく、負荷電流Ｉ0 を決定することができる。
関係なく、負荷電流Ｉ0 を決定することができる。
【００２２】このように、Ｄ／Ａ変換ブロック１により
ディジタル信号ＤＡＴＡがＤ／Ａ変換されて得られるア
ナログ電圧ＶINが、オペアンプ２により負荷３のインピ
ーダンスＺに関係なく負荷電流Ｉ0 に変換されて負荷３
に供給される。つまり、ディジタル信号ＤＡＴＡにより
負荷３をドライブすることができる。
ディジタル信号ＤＡＴＡがＤ／Ａ変換されて得られるア
ナログ電圧ＶINが、オペアンプ２により負荷３のインピ
ーダンスＺに関係なく負荷電流Ｉ0 に変換されて負荷３
に供給される。つまり、ディジタル信号ＤＡＴＡにより
負荷３をドライブすることができる。
【００２３】しかしながら、Ｄ／Ａ変換されたアナログ
電圧の周波数がオペアンプのＧＢ積に近い値の時、オペ
アンプの増幅率ＡV は１に近い値をとるため、Ａv ＞＞
Ｚとならず数８が成立しなくなるため、負荷電流Ｉ0 は
負荷３のインピーダンスＺの影響を受けてしまう。
電圧の周波数がオペアンプのＧＢ積に近い値の時、オペ
アンプの増幅率ＡV は１に近い値をとるため、Ａv ＞＞
Ｚとならず数８が成立しなくなるため、負荷電流Ｉ0 は
負荷３のインピーダンスＺの影響を受けてしまう。
【００２４】
【発明が解決しようとする課題】従来のＤ／Ａ変換器は
以上のように構成されており、図８に示すように、Ｎビ
ットのディジタルデータＤＡＴＡ変換用に、１つのＤ／
Ａ変換ブロック１を設けた構成になっているため、Ｄ／
Ａ変換ブロック１のＤ／Ａ変換ビット数をＮビット必要
としていた。
以上のように構成されており、図８に示すように、Ｎビ
ットのディジタルデータＤＡＴＡ変換用に、１つのＤ／
Ａ変換ブロック１を設けた構成になっているため、Ｄ／
Ａ変換ブロック１のＤ／Ａ変換ビット数をＮビット必要
としていた。
【００２５】図９は、図７及び図８で示した従来のＤ／
Ａ変換器の問題点を指摘したグラフである。同図におい
て、理想的な負荷電流Ｉ0 は曲線Ｌ１であるが、電圧−
電流変換部：（Ｖ−Ｉ変換部）２０のＶ−Ｉ変換特性に
より、基準電流Ｉ00に対しプラス側にずれたり（曲線Ｌ
２）、マイナス側にずれたりする（曲線Ｌ３）。その場
合、プラス側にズレると位相が（ｔ01−ｔ00）進むこと
になり、マイナス側にズレると位相が（ｔ00−ｔ02）遅
れることなる。つまり、従来のＤ／Ａ変換器では、Ｖ−
Ｉ変換部のＶ−Ｉ変換特性により、その負荷電流に位相
差が生じるという問題点があった。
Ａ変換器の問題点を指摘したグラフである。同図におい
て、理想的な負荷電流Ｉ0 は曲線Ｌ１であるが、電圧−
電流変換部：（Ｖ−Ｉ変換部）２０のＶ−Ｉ変換特性に
より、基準電流Ｉ00に対しプラス側にずれたり（曲線Ｌ
２）、マイナス側にずれたりする（曲線Ｌ３）。その場
合、プラス側にズレると位相が（ｔ01−ｔ00）進むこと
になり、マイナス側にズレると位相が（ｔ00−ｔ02）遅
れることなる。つまり、従来のＤ／Ａ変換器では、Ｖ−
Ｉ変換部のＶ−Ｉ変換特性により、その負荷電流に位相
差が生じるという問題点があった。
【００２６】この発明は上記問題点を解決するためにな
されたもので、負荷電流の位相のズレを抑え、Ｄ／Ａ変
換精度の向上を図ったＤ／Ａ変換器を得ることを目的と
する。
されたもので、負荷電流の位相のズレを抑え、Ｄ／Ａ変
換精度の向上を図ったＤ／Ａ変換器を得ることを目的と
する。
【００２７】
【課題を解決するための手段】この発明にかかる請求項
１記載のＤ／Ａ変換器は、第１及び第２の出力を有し、
Ｎビットのディジタル信号を受け、該ディジタル信号の
ＭＳＢの０／１に基づき、第１及び第２の出力のうち、
一方の出力から前記ディジタル信号のＭＳＢを除いた
（Ｎ−１）ビットディジタルデータである部分ディジタ
ルデータを出力し、他方の出力から固定ディジタルデー
タを出力するディジタルデータ分割手段と、前記ディジ
タルデータ分割手段の前記第１の出力に接続され、該第
１の出力より得られるディジタルデータをＤ／Ａ変換し
て第１のアナログ電圧を出力する第１のＤ／Ａ変換手段
と、前記ディジタルデータ分割手段の前記第２の出力に
接続され、該第２の出力より得られるディジタルデータ
をＤ／Ａ変換して第２のアナログ電圧を出力する第２の
Ｄ／Ａ変換手段と、前記第１のアナログ電圧を受け、前
記第１のアナログ電圧を電圧−電流変換して第１のアナ
ログ電流を出力する第１の電圧−電流変換手段と、前記
第２のアナログ電圧を受け、前記第２のアナログ電圧を
電圧−電流変換して第２のアナログ電流を出力する第２
の電圧−電流変換手段と、前記第１のアナログ電流及び
前記第２のアナログ電流を合成して合成アナログ電流を
出力する電流合成手段とを備えて構成される。
１記載のＤ／Ａ変換器は、第１及び第２の出力を有し、
Ｎビットのディジタル信号を受け、該ディジタル信号の
ＭＳＢの０／１に基づき、第１及び第２の出力のうち、
一方の出力から前記ディジタル信号のＭＳＢを除いた
（Ｎ−１）ビットディジタルデータである部分ディジタ
ルデータを出力し、他方の出力から固定ディジタルデー
タを出力するディジタルデータ分割手段と、前記ディジ
タルデータ分割手段の前記第１の出力に接続され、該第
１の出力より得られるディジタルデータをＤ／Ａ変換し
て第１のアナログ電圧を出力する第１のＤ／Ａ変換手段
と、前記ディジタルデータ分割手段の前記第２の出力に
接続され、該第２の出力より得られるディジタルデータ
をＤ／Ａ変換して第２のアナログ電圧を出力する第２の
Ｄ／Ａ変換手段と、前記第１のアナログ電圧を受け、前
記第１のアナログ電圧を電圧−電流変換して第１のアナ
ログ電流を出力する第１の電圧−電流変換手段と、前記
第２のアナログ電圧を受け、前記第２のアナログ電圧を
電圧−電流変換して第２のアナログ電流を出力する第２
の電圧−電流変換手段と、前記第１のアナログ電流及び
前記第２のアナログ電流を合成して合成アナログ電流を
出力する電流合成手段とを備えて構成される。
【００２８】この発明にかかる請求項２記載のＤ／Ａ変
換器は、前記第１のＤ／Ａ変換手段の出力と前記第１の
電圧−電圧変換手段の入力との間に介挿された第１の低
域通過フィルタと、前記第２のＤ／Ａ変換手段の出力と
前記第２の電圧−電圧変換手段の入力との間に介挿され
た第２の低域通過フィルタとさらに備えている。
換器は、前記第１のＤ／Ａ変換手段の出力と前記第１の
電圧−電圧変換手段の入力との間に介挿された第１の低
域通過フィルタと、前記第２のＤ／Ａ変換手段の出力と
前記第２の電圧−電圧変換手段の入力との間に介挿され
た第２の低域通過フィルタとさらに備えている。
【００２９】
【作用】請求項１記載のＤ／Ａ変換器においては、第１
のＤ／Ａ変換手段、第１の電圧−電流変換手段からなる
第１のアナログ電流出力経路と、第２のＤ／Ａ変換手
段、第２の電圧−電流変換手段からなる第２のアナログ
電流出力経路とを設けている。
のＤ／Ａ変換手段、第１の電圧−電流変換手段からなる
第１のアナログ電流出力経路と、第２のＤ／Ａ変換手
段、第２の電圧−電流変換手段からなる第２のアナログ
電流出力経路とを設けている。
【００３０】そして、ディジタルデータ分割手段によ
り、Ｎビットのディジタル信号のＭＳＢの０／１に基づ
き、一方のアナログ電流出力経路に部分ディジタルデー
タを出力しているため、第１及び第２のＤ／Ａ変換器に
要求されるＤ／Ａ変換ビット数は、Ｄ／Ａ変換器が１つ
の場合の半分で済む。
り、Ｎビットのディジタル信号のＭＳＢの０／１に基づ
き、一方のアナログ電流出力経路に部分ディジタルデー
タを出力しているため、第１及び第２のＤ／Ａ変換器に
要求されるＤ／Ａ変換ビット数は、Ｄ／Ａ変換器が１つ
の場合の半分で済む。
【００３１】また、合成電流は、第１及び第２のアナロ
グ電流出力経路からそれぞれ出力される第１及び第２の
アナログ電流を合成することにより得られるため、その
レンジは１つのアナログ電流出力経路しか有さない構成
に比べ大きくなる。
グ電流出力経路からそれぞれ出力される第１及び第２の
アナログ電流を合成することにより得られるため、その
レンジは１つのアナログ電流出力経路しか有さない構成
に比べ大きくなる。
【００３２】加えて、ディジタル信号のＭＳＢの０／１
により、第１及び第２のアナログ電流出力経路の選択が
切り換わるため、ＭＳＢの０／１切り換え時点で、合成
電流に生じた位相のズレが補正される。
により、第１及び第２のアナログ電流出力経路の選択が
切り換わるため、ＭＳＢの０／１切り換え時点で、合成
電流に生じた位相のズレが補正される。
【００３３】一方、請求項２記載のＤ／Ａ変換器におい
ては、第１及び第２のＤ／Ａ変換手段の出力と第１及び
第２の電圧−電流変換手段の入力との間にそれぞれ第１
及び第２の低域通過フィルタを設けたため、第１及び第
２のアナログ電圧の波形のディジタル成分が取り除かれ
て、第１及び第２の電圧−電流変換手段それぞれに与え
られる。
ては、第１及び第２のＤ／Ａ変換手段の出力と第１及び
第２の電圧−電流変換手段の入力との間にそれぞれ第１
及び第２の低域通過フィルタを設けたため、第１及び第
２のアナログ電圧の波形のディジタル成分が取り除かれ
て、第１及び第２の電圧−電流変換手段それぞれに与え
られる。
【００３４】
【実施例】図１はこの発明の第１の実施例であるＤ／Ａ
変換器の構成を示す回路図である。同図に示すように、
ＮビットのディジタルデータＤＡＴＡがデータ分割ブロ
ック７に取り込まれる。データ分割ブロック７は、ディ
ジタルデータＤＡＴＡの最上位ビットＭＳＢの１／０に
従い、（Ｎ−１）ビットのディジタルデータＤＡＴＡ(N
-1) をＤ／Ａ変換ブロック１１及び１２のうち、一方の
Ｄ／Ａ変換ブロックに出力し、他方のＤ／Ａ変換ブロッ
クに固定ディジタルデータを出力する。すなわち、デー
タ分割ブロック７は、ディジタル信号ＤＡＴＡのＭＳＢ
が１のとき、（Ｎ−１）ビットのディジタルデータＤＡ
ＴＡ(N-1) をＤ／Ａ変換ブロック１１に出力し、固定デ
ィジタルデータＦ１をＤ／Ａ変換ブロック１２に出力
し、一方、ディジタル信号ＤＡＴＡのＭＳＢが０のと
き、ディジタルデータＤＡＴＡ(N-1) をＤ／Ａ変換ブロ
ック１２に出力し、固定ディジタルデータＦ２をＤ／Ａ
変換ブロック１１に出力する。
変換器の構成を示す回路図である。同図に示すように、
ＮビットのディジタルデータＤＡＴＡがデータ分割ブロ
ック７に取り込まれる。データ分割ブロック７は、ディ
ジタルデータＤＡＴＡの最上位ビットＭＳＢの１／０に
従い、（Ｎ−１）ビットのディジタルデータＤＡＴＡ(N
-1) をＤ／Ａ変換ブロック１１及び１２のうち、一方の
Ｄ／Ａ変換ブロックに出力し、他方のＤ／Ａ変換ブロッ
クに固定ディジタルデータを出力する。すなわち、デー
タ分割ブロック７は、ディジタル信号ＤＡＴＡのＭＳＢ
が１のとき、（Ｎ−１）ビットのディジタルデータＤＡ
ＴＡ(N-1) をＤ／Ａ変換ブロック１１に出力し、固定デ
ィジタルデータＦ１をＤ／Ａ変換ブロック１２に出力
し、一方、ディジタル信号ＤＡＴＡのＭＳＢが０のと
き、ディジタルデータＤＡＴＡ(N-1) をＤ／Ａ変換ブロ
ック１２に出力し、固定ディジタルデータＦ２をＤ／Ａ
変換ブロック１１に出力する。
【００３５】Ｄ／Ａ変換ブロック１１はデータ分割ブロ
ック７の出力ディジタルデータをＤ／Ａ変換して、アナ
ログ電圧Ｖ1 をノードＮ１に出力する。このノードＮ１
はオペアンプ２１の正入力に接続される。オペアンプ２
１の負入力は抵抗５１を介して電源ＶCCに接続されると
ともに、Ｐチャネルトランジスタ５２及び配線５５ａを
介してノードＮ３に接続される。そして、ノードＮ３に
インピーダンスＺを有する負荷３が接続される。
ック７の出力ディジタルデータをＤ／Ａ変換して、アナ
ログ電圧Ｖ1 をノードＮ１に出力する。このノードＮ１
はオペアンプ２１の正入力に接続される。オペアンプ２
１の負入力は抵抗５１を介して電源ＶCCに接続されると
ともに、Ｐチャネルトランジスタ５２及び配線５５ａを
介してノードＮ３に接続される。そして、ノードＮ３に
インピーダンスＺを有する負荷３が接続される。
【００３６】一方、Ｄ／Ａ変換ブロック１２はデータ分
割ブロック７の出力をＤ／Ａ変換して、アナログ電圧Ｖ
2 をノードＮ２に出力する。このノードＮ２はオペアン
プ２２の正入力に接続される。オペアンプ２２の負入力
は抵抗５３を介して接地されるとともに、Ｎチャネルト
ランジスタ５４及び配線５５ｂを介してノードＮ３に接
続される。
割ブロック７の出力をＤ／Ａ変換して、アナログ電圧Ｖ
2 をノードＮ２に出力する。このノードＮ２はオペアン
プ２２の正入力に接続される。オペアンプ２２の負入力
は抵抗５３を介して接地されるとともに、Ｎチャネルト
ランジスタ５４及び配線５５ｂを介してノードＮ３に接
続される。
【００３７】このような構成において、数９に示すよう
に、Ｄ／Ａ変換ブロック１１から出力されるアナログ電
圧Ｖ1 が電源電圧ＶCCに比例するものとする。なお、Ｖ
A は定数である。
に、Ｄ／Ａ変換ブロック１１から出力されるアナログ電
圧Ｖ1 が電源電圧ＶCCに比例するものとする。なお、Ｖ
A は定数である。
【００３８】
【数９】
【００３９】オペアンプ２１の出力電圧をＶ0 、トラン
ジスタ５２のソース電圧をＶ01、オペアンプ２１の電圧
増幅率をＡV とすると、オペアンプ２１の出力電圧Ｖ0
は数１０で表される。
ジスタ５２のソース電圧をＶ01、オペアンプ２１の電圧
増幅率をＡV とすると、オペアンプ２１の出力電圧Ｖ0
は数１０で表される。
【００４０】
【数１０】
【００４１】また、抵抗５１を流れる電流Ｉ01は、数１
１で表される。
１で表される。
【００４２】
【数１１】
【００４３】トランジスタ５２のソース・ゲート間電圧
をＶSGとすると、電流Ｉ01は次の数１２で表される。
をＶSGとすると、電流Ｉ01は次の数１２で表される。
【００４４】
【数１２】
【００４５】ただし、βはトランジスタ固有の増幅率、
ＶT はトランジスタ固有の閾値電圧である。また、ソー
ス・ゲート間電圧ＶSGは次の数１３で表すことができ
る。
ＶT はトランジスタ固有の閾値電圧である。また、ソー
ス・ゲート間電圧ＶSGは次の数１３で表すことができ
る。
【００４６】
【数１３】
【００４７】ここで、数１２を数１０、数１１及び数１
３で整理すると、数１４が導かれる。
３で整理すると、数１４が導かれる。
【００４８】
【数１４】
【００４９】この数１４を展開し、（ＶCC−Ｖ01）につ
いての方程式を示すと、数１５が導かれる。
いての方程式を示すと、数１５が導かれる。
【００５０】
【数１５】
【００５１】したがって、（ＶCC−Ｖ01）について解く
と、数１６になる。
と、数１６になる。
【００５２】
【数１６】
【００５３】ただし、ｆ(x) はｘの１次関数であり、次
の数１７で表される。
の数１７で表される。
【００５４】
【数１７】
【００５５】数１７において、ＡV →∞のとき、（ＶCC
−Ｖ01）は次の数１８で表現される。
−Ｖ01）は次の数１８で表現される。
【００５６】
【数１８】
【００５７】その結果、数１９が導かれる。
【００５８】
【数１９】
【００５９】したがって、（ＶCC−Ｖ01）は負荷３のイ
ンピーダンスＺには依存しない。そして、抵抗５１を流
れる電流Ｉ02は次の数２０で表され、負荷３のインピー
ダンスＺには依存しない。
ンピーダンスＺには依存しない。そして、抵抗５１を流
れる電流Ｉ02は次の数２０で表され、負荷３のインピー
ダンスＺには依存しない。
【００６０】
【数２０】
【００６１】同様に、トランジスタ５４のソース電圧Ｖ
02について検討すると、数２１が導かれる。
02について検討すると、数２１が導かれる。
【００６２】
【数２１】
【００６３】ただし、β2 はトランジスタ固有の増幅
率、ＶT2はトランジスタ固有の閾値電圧であり、ＡV2は
オペアンプ２２の電圧増幅率を示す。また、ｇ(y) はｙ
の１次関数であり、次の数２２で表される。
率、ＶT2はトランジスタ固有の閾値電圧であり、ＡV2は
オペアンプ２２の電圧増幅率を示す。また、ｇ(y) はｙ
の１次関数であり、次の数２２で表される。
【００６４】
【数２２】
【００６５】数２１において、ＡV2→∞のとき、Ｖ2 は
次の数２３で表現される。
次の数２３で表現される。
【００６６】
【数２３】
【００６７】Ｎチャネルトランジスタ５４のソース電圧
をＶ02とすると、電圧Ｖ02は次の数２４で表される。
をＶ02とすると、電圧Ｖ02は次の数２４で表される。
【００６８】
【数２４】
【００６９】したがって、抵抗５３を流れるシンク電流
Ｉ02は次の数２５で表される。
Ｉ02は次の数２５で表される。
【００７０】
【数２５】
【００７１】その結果、数２０，数２５にてそれぞれ求
められた電流Ｉ01，Ｉ02において、ソース電流Ｉ01を
正、シンク電流Ｉ02を負とすると、数２６が成立し、負
荷３に供給される負荷電流Ｉ0 として、数２７が導かれ
る。
められた電流Ｉ01，Ｉ02において、ソース電流Ｉ01を
正、シンク電流Ｉ02を負とすると、数２６が成立し、負
荷３に供給される負荷電流Ｉ0 として、数２７が導かれ
る。
【００７２】
【数２６】
【００７３】
【数２７】
【００７４】数２７から明らかなように、負荷電流Ｉ0
は負荷３の負荷インピーダンスＺに依存しない。
は負荷３の負荷インピーダンスＺに依存しない。
【００７５】第１の実施例の構成を簡略化して図示する
と、図２に示すようになる。なお、図２において、２１
０はオペアンプ２１、抵抗５１及びトランジスタ５２か
ら構成されるＶ−Ｉ変換部、２２０はオペアンプ２２、
抵抗５３及びトランジスタ５４から構成されるＶ−Ｉ変
換部である。
と、図２に示すようになる。なお、図２において、２１
０はオペアンプ２１、抵抗５１及びトランジスタ５２か
ら構成されるＶ−Ｉ変換部、２２０はオペアンプ２２、
抵抗５３及びトランジスタ５４から構成されるＶ−Ｉ変
換部である。
【００７６】同図に示すように、データ分割ブロック７
は、Ｎビットのディジタル信号ＤＡＴＡのＭＳＢの値に
よって経路を切り換え、ＭＳＢ＝１の場合は、ＭＳＢを
除く（Ｎ−１）ビットのデータＤＡＴＡ(N-1) をＤ／Ａ
変換ブロック１１、Ｖ−Ｉ変換部２１０からなる第１の
アナログ電流出力経路でＤ／Ａ変換及びＶ−Ｉ変換処理
を行わせ、ＭＳＢ＝０の場合は、（Ｎ−１）ビットのデ
ータＤＡＴＡ(N-1) をＤ／Ａ変換ブロック１２、Ｖ−Ｉ
変換部２２０からなる第２のアナログ電流出力経路でＤ
／Ａ変換及びＶ−Ｉ変換処理を行わせている。
は、Ｎビットのディジタル信号ＤＡＴＡのＭＳＢの値に
よって経路を切り換え、ＭＳＢ＝１の場合は、ＭＳＢを
除く（Ｎ−１）ビットのデータＤＡＴＡ(N-1) をＤ／Ａ
変換ブロック１１、Ｖ−Ｉ変換部２１０からなる第１の
アナログ電流出力経路でＤ／Ａ変換及びＶ−Ｉ変換処理
を行わせ、ＭＳＢ＝０の場合は、（Ｎ−１）ビットのデ
ータＤＡＴＡ(N-1) をＤ／Ａ変換ブロック１２、Ｖ−Ｉ
変換部２２０からなる第２のアナログ電流出力経路でＤ
／Ａ変換及びＶ−Ｉ変換処理を行わせている。
【００７７】したがって、Ｄ／Ａ変換ブロック１１、１
２それぞれに要求されるＤ／Ａ変換ビット数は（Ｎ−
１）ビットであり、図８で示した従来の構成のＤ／Ａ変
換ブロックに要求されるＤ／Ａ変換ビット数（Ｎビッ
ト）の半分で済む。言い換えれば、Ｄ／Ａ変換ブロック
１１、１２それぞれの性能が従来と同程度としても、従
来の倍の精度でＤ／Ａ変換を行うことができる。
２それぞれに要求されるＤ／Ａ変換ビット数は（Ｎ−
１）ビットであり、図８で示した従来の構成のＤ／Ａ変
換ブロックに要求されるＤ／Ａ変換ビット数（Ｎビッ
ト）の半分で済む。言い換えれば、Ｄ／Ａ変換ブロック
１１、１２それぞれの性能が従来と同程度としても、従
来の倍の精度でＤ／Ａ変換を行うことができる。
【００７８】また、負荷３を駆動する負荷電流Ｉ0 は、
双方のＶ−Ｉ変換部２１０，２２０によりそれぞれＶ−
Ｉ変換された電流Ｉ01，Ｉ02の電流を合成したものであ
るため、負荷電流Ｉ0 のレンジをＶ−Ｉ変換部が１つの
場合よりも大きくすることができる。
双方のＶ−Ｉ変換部２１０，２２０によりそれぞれＶ−
Ｉ変換された電流Ｉ01，Ｉ02の電流を合成したものであ
るため、負荷電流Ｉ0 のレンジをＶ−Ｉ変換部が１つの
場合よりも大きくすることができる。
【００７９】なお、上記した２つの効果は、Ｖ−Ｉ変換
部２１０，２２０の構成が図１で示した構成以外でも得
ることができる。
部２１０，２２０の構成が図１で示した構成以外でも得
ることができる。
【００８０】図３は、第１の実施例のＤ／Ａ変換器の負
荷電流を示すグラフである。同図において、理想的な負
荷電流Ｉ0 は曲線Ｌ１′であるが、Ｖ−Ｉ変換部２１０
（２２０）のＶ−Ｉ変換特性により、基準電流Ｉ00に対
しプラス側にずれたり（曲線Ｌ２′）、マイナス側にず
れたりする（曲線Ｌ３′）。その場合、プラス側にズレ
ると位相が進むことになり、マイナス側にズレると位相
が遅れることなる。
荷電流を示すグラフである。同図において、理想的な負
荷電流Ｉ0 は曲線Ｌ１′であるが、Ｖ−Ｉ変換部２１０
（２２０）のＶ−Ｉ変換特性により、基準電流Ｉ00に対
しプラス側にずれたり（曲線Ｌ２′）、マイナス側にず
れたりする（曲線Ｌ３′）。その場合、プラス側にズレ
ると位相が進むことになり、マイナス側にズレると位相
が遅れることなる。
【００８１】しかしながら、第１の実施例のＤ／Ａ変換
器は、ＮビットのディジタルデータＤＡＴＡのＭＳＢの
１／０で、Ｄ／Ａ変換及びＶ−Ｉ変換を行うアナログ電
流出力経路を切り換えるため、図３に示すように、その
切り換え時刻ｔ00で、位相のズレが修正される。したが
って、従来のＤ／Ａ変換器に比べ、Ｖ−Ｉ変換部２１０
（２２０）のＶ−Ｉ変換特性による位相のズレが、大幅
に改善される。
器は、ＮビットのディジタルデータＤＡＴＡのＭＳＢの
１／０で、Ｄ／Ａ変換及びＶ−Ｉ変換を行うアナログ電
流出力経路を切り換えるため、図３に示すように、その
切り換え時刻ｔ00で、位相のズレが修正される。したが
って、従来のＤ／Ａ変換器に比べ、Ｖ−Ｉ変換部２１０
（２２０）のＶ−Ｉ変換特性による位相のズレが、大幅
に改善される。
【００８２】第１の実施例のＤ／Ａ変換器では、ディジ
タル信号ＤＡＴＡのＭＳＢの値によって、Ｖ−Ｉ変換部
２１０及び２２０のうち、一方のＶ−Ｉ変換部が動作す
る。ここで、ソース電流Ｉ01及びシンク電流Ｉ02のう
ち、一方の電流が０に設定されている場合を考える。こ
の場合、Ｖ−Ｉ変換部２１０のトランジスタ５２及びＶ
−Ｉ変換部２２０のトランジスタ５４のうち、一方のト
ランジスタがオフ状態となる。このときの負荷電流Ｉ0
の特性は、図４に示すように、アンプのプッシュプル型
出力回路の出力波形でよく見られるクロスオーバー歪Ｃ
Ｗを有する。
タル信号ＤＡＴＡのＭＳＢの値によって、Ｖ−Ｉ変換部
２１０及び２２０のうち、一方のＶ−Ｉ変換部が動作す
る。ここで、ソース電流Ｉ01及びシンク電流Ｉ02のう
ち、一方の電流が０に設定されている場合を考える。こ
の場合、Ｖ−Ｉ変換部２１０のトランジスタ５２及びＶ
−Ｉ変換部２２０のトランジスタ５４のうち、一方のト
ランジスタがオフ状態となる。このときの負荷電流Ｉ0
の特性は、図４に示すように、アンプのプッシュプル型
出力回路の出力波形でよく見られるクロスオーバー歪Ｃ
Ｗを有する。
【００８３】例えばディジタル信号ＤＡＴＡのＭＳＢが
“０”→“１”に移行したとき、Ｖ−Ｉ変換部２２０の
トランジスタ５４がオフしシンク電流Ｉ02を０にすると
同時に、Ｖ−Ｉ変換部２１０のトランジスタ５２がオン
しソース電流Ｉ01（＞０）を流すことになる。しかしな
がら、トランジスタ５２はオフ状態からオン状態に移行
する際、若干の時間を要する。これは、オン状態に必要
な電荷がトランジスタ５２に蓄積され、かつトランジス
タ５２が飽和領域の状態に移るまでに時間を要するから
である。このように、トランジスタをオフ状態からオン
状態に移るのに時間を要するため、クロスオーバー歪が
発生する。
“０”→“１”に移行したとき、Ｖ−Ｉ変換部２２０の
トランジスタ５４がオフしシンク電流Ｉ02を０にすると
同時に、Ｖ−Ｉ変換部２１０のトランジスタ５２がオン
しソース電流Ｉ01（＞０）を流すことになる。しかしな
がら、トランジスタ５２はオフ状態からオン状態に移行
する際、若干の時間を要する。これは、オン状態に必要
な電荷がトランジスタ５２に蓄積され、かつトランジス
タ５２が飽和領域の状態に移るまでに時間を要するから
である。このように、トランジスタをオフ状態からオン
状態に移るのに時間を要するため、クロスオーバー歪が
発生する。
【００８４】このようなクロスオーバー歪は、トランジ
スタ５２及び５４のオン／オフ切り換え時において、一
方のトランジスタがオフ状態にあるため生じる。そこ
で、第１の実施例のＤ／Ａ変換器のＤＡＴＡ分割ブロッ
ク７は、ＭＳＢ＝１のとき、Ｄ／Ａ変換ブロック１２か
ら出力されるアナログ電圧Ｖ2 が、Ｖ2 ＞０（数２３の
ＶB ＞０）を満足するような固定ディジタルデータＦ１
を出力し、ＭＳＢ＝０のき、Ｄ／Ａ変換ブロック１１か
ら出力されるアナログ電圧Ｖ1 が、Ｖ1 ＜ＶCC（数９の
ＶA ＞０）を満足するような固定ディジタルデータＦ２
を出力するように設定する。
スタ５２及び５４のオン／オフ切り換え時において、一
方のトランジスタがオフ状態にあるため生じる。そこ
で、第１の実施例のＤ／Ａ変換器のＤＡＴＡ分割ブロッ
ク７は、ＭＳＢ＝１のとき、Ｄ／Ａ変換ブロック１２か
ら出力されるアナログ電圧Ｖ2 が、Ｖ2 ＞０（数２３の
ＶB ＞０）を満足するような固定ディジタルデータＦ１
を出力し、ＭＳＢ＝０のき、Ｄ／Ａ変換ブロック１１か
ら出力されるアナログ電圧Ｖ1 が、Ｖ1 ＜ＶCC（数９の
ＶA ＞０）を満足するような固定ディジタルデータＦ２
を出力するように設定する。
【００８５】このように設定すると、常にトランジスタ
５２及び５４はオン状態になっているため、常時アイド
ル電流が流れる。したがって、ＭＳＢの０／１切り換え
時に、図４のＮＷに示すように、クロスオーバー歪が生
じない。
５２及び５４はオン状態になっているため、常時アイド
ル電流が流れる。したがって、ＭＳＢの０／１切り換え
時に、図４のＮＷに示すように、クロスオーバー歪が生
じない。
【００８６】図５はこの発明の第２の実施例であるＤ／
Ａ変換器の構成を示す回路図である。同図に示すよう
に、Ｄ／Ａ変換ブロック１１，オペアンプ２１の正入力
間に、ＬＰＦ（ローパスフィルタ）３１を介挿し、Ｄ／
Ａ変換ブロック１２，オペアンプ２２の正入力間に、Ｌ
ＰＦ３２を介挿する。なお、他の構成は第１の実施例と
同様であるため、説明は省略する。
Ａ変換器の構成を示す回路図である。同図に示すよう
に、Ｄ／Ａ変換ブロック１１，オペアンプ２１の正入力
間に、ＬＰＦ（ローパスフィルタ）３１を介挿し、Ｄ／
Ａ変換ブロック１２，オペアンプ２２の正入力間に、Ｌ
ＰＦ３２を介挿する。なお、他の構成は第１の実施例と
同様であるため、説明は省略する。
【００８７】このように構成すると、Ｄ／Ａ変換ブロッ
ク１１，１２の出力電圧Ｖ1 ，Ｖ2の高周波成分が除去
された電圧Ｖ1 ′，Ｖ2 ′がオペアンプ２１，２２の正
入力に付与されることになる。つまり、電圧Ｖ1 ，Ｖ2
から、ディジタル信号ＤＡＴＡから受け継いだディジタ
ル成分を取り除いた電圧Ｖ1 ′，Ｖ2 ′をノードＮ
１′，Ｎ２′からそれぞれ得ることができるため、最終
的に得られる負荷電流Ｉ0も連続性に富む波形が得られ
る効果を有する。
ク１１，１２の出力電圧Ｖ1 ，Ｖ2の高周波成分が除去
された電圧Ｖ1 ′，Ｖ2 ′がオペアンプ２１，２２の正
入力に付与されることになる。つまり、電圧Ｖ1 ，Ｖ2
から、ディジタル信号ＤＡＴＡから受け継いだディジタ
ル成分を取り除いた電圧Ｖ1 ′，Ｖ2 ′をノードＮ
１′，Ｎ２′からそれぞれ得ることができるため、最終
的に得られる負荷電流Ｉ0も連続性に富む波形が得られ
る効果を有する。
【００８８】図６はこの発明の第３の実施例であるＤ／
Ａ変換器の構成を示す回路図である。同図に示すよう
に、オペアンプ２１の負入力，抵抗５１間に、抵抗５１
側を入力としたバッファ（１倍アンプ）４１が介挿さ
れ、同様に、オペアンプ２２の負入力，抵抗５３間に、
抵抗５３側を入力としたバッファ４２が介挿される。な
お、他の構成は第１の実施例と同様であるため、説明は
省略する。
Ａ変換器の構成を示す回路図である。同図に示すよう
に、オペアンプ２１の負入力，抵抗５１間に、抵抗５１
側を入力としたバッファ（１倍アンプ）４１が介挿さ
れ、同様に、オペアンプ２２の負入力，抵抗５３間に、
抵抗５３側を入力としたバッファ４２が介挿される。な
お、他の構成は第１の実施例と同様であるため、説明は
省略する。
【００８９】このように構成すると、負荷電流Ｉ01，Ｉ
02の一部がオペアンプ２１，２２の負入力に流れ込むと
いう不具合（第１及び第２の実施例では生じる）を解消
することができる。
02の一部がオペアンプ２１，２２の負入力に流れ込むと
いう不具合（第１及び第２の実施例では生じる）を解消
することができる。
【００９０】
【発明の効果】以上説明したように、請求項１記載のＤ
／Ａ変換器によれば、第１のＤ／Ａ変換手段、第１の電
圧−電流変換手段からなる第１のアナログ電流出力経路
と、第２のＤ／Ａ変換手段、第２の電圧−電流変換手段
からなる第２のアナログ電流出力経路とを設けている。
／Ａ変換器によれば、第１のＤ／Ａ変換手段、第１の電
圧−電流変換手段からなる第１のアナログ電流出力経路
と、第２のＤ／Ａ変換手段、第２の電圧−電流変換手段
からなる第２のアナログ電流出力経路とを設けている。
【００９１】そして、ディジタルデータ分割手段によ
り、Ｎビットのディジタル信号のＭＳＢの０／１に基づ
き、一方のアナログ電流出力経路に部分ディジタルデー
タを出力しているため、第１及び第２のＤ／Ａ変換器に
要求されるＤ／Ａ変換ビット数は、Ｄ／Ａ変換器が１つ
の場合の半分で済み、その分、Ｄ／Ａ変換精度が向上す
る効果を奏する。
り、Ｎビットのディジタル信号のＭＳＢの０／１に基づ
き、一方のアナログ電流出力経路に部分ディジタルデー
タを出力しているため、第１及び第２のＤ／Ａ変換器に
要求されるＤ／Ａ変換ビット数は、Ｄ／Ａ変換器が１つ
の場合の半分で済み、その分、Ｄ／Ａ変換精度が向上す
る効果を奏する。
【００９２】また、合成電流は、第１及び第２のアナロ
グ電流出力経路から出力される第１及び第２のアナログ
電流を合成することにより得られるため、そのレンジは
１つのアナログ電流出力経路しか有さない構成に比べ大
きくなる効果を有する。
グ電流出力経路から出力される第１及び第２のアナログ
電流を合成することにより得られるため、そのレンジは
１つのアナログ電流出力経路しか有さない構成に比べ大
きくなる効果を有する。
【００９３】加えて、ディジタル信号のＭＳＢの０／１
により、第１及び第２のアナログ電流出力経路の選択が
切り換わるため、ＭＳＢの０／１切り換え時点で、合成
電流に生じた位相のズレが補正されるため、合成電流に
生じる位相のズレを抑える効果を有する。
により、第１及び第２のアナログ電流出力経路の選択が
切り換わるため、ＭＳＢの０／１切り換え時点で、合成
電流に生じた位相のズレが補正されるため、合成電流に
生じる位相のズレを抑える効果を有する。
【００９４】一方、請求項２記載のＤ／Ａ変換器によれ
ば、第１及び第２のＤ／Ａ変換手段の出力と第１及び第
２の電圧−電流変換手段の入力との間にそれぞれ第１及
び第２の低域通過フィルタを設けることにより、第１及
び第２のアナログ電圧の波形のディジタル成分が取り除
かれて、第１及び第２の電圧−電流変換手段それぞれに
与えられるため、最終的に得られる合成電流の波形を連
続的な波形にすることができる。
ば、第１及び第２のＤ／Ａ変換手段の出力と第１及び第
２の電圧−電流変換手段の入力との間にそれぞれ第１及
び第２の低域通過フィルタを設けることにより、第１及
び第２のアナログ電圧の波形のディジタル成分が取り除
かれて、第１及び第２の電圧−電流変換手段それぞれに
与えられるため、最終的に得られる合成電流の波形を連
続的な波形にすることができる。
【図１】この発明の第１の実施例であるＤ／Ａ変換器の
構成を示す回路図である。
構成を示す回路図である。
【図２】この発明の第１の実施例であるＤ／Ａ変換器の
構成を示すブロック図である。
構成を示すブロック図である。
【図３】第１の実施例の負荷電流の位相のズレの改善効
果を示す波形図である。
果を示す波形図である。
【図４】第１の実施例のクロスオーバー歪の改善効果を
示す波形図である。
示す波形図である。
【図５】この発明の第２の実施例であるＤ／Ａ変換器の
構成を示す回路図である。
構成を示す回路図である。
【図６】この発明の第３の実施例であるＤ／Ａ変換器の
構成を示す回路図である。
構成を示す回路図である。
【図７】従来のＤ／Ａ変換器の構成を示す回路図であ
る。
る。
【図８】従来のＤ／Ａ変換器の構成を示すブロック図で
ある。
ある。
【図９】従来のＤ／Ａ変換器における位相のズレの問題
点を指摘した波形図である。
点を指摘した波形図である。
３ 負荷 ７ データ分割ブロック １１ Ｄ／Ａ変換ブロック １２ Ｄ／Ａ変換ブロック ２１ オペアンプ ２２ オペアンプ ５１ 抵抗 ５２ トランジスタ ５３ 抵抗 ５４ トランジスタ
Claims (2)
- 【請求項１】 第１及び第２の出力を有し、Ｎビットの
ディジタル信号を受け、該ディジタル信号のＭＳＢの０
／１に基づき、第１及び第２の出力のうち、一方の出力
から前記ディジタル信号のＭＳＢを除いた（Ｎ−１）ビ
ットディジタルデータである部分ディジタルデータを出
力し、他方の出力から固定ディジタルデータを出力する
ディジタルデータ分割手段と、 前記ディジタルデータ分割手段の前記第１の出力に接続
され、該第１の出力より得られるディジタルデータをＤ
／Ａ変換して第１のアナログ電圧を出力する第１のＤ／
Ａ変換手段と、 前記ディジタルデータ分割手段の前記第２の出力に接続
され、該第２の出力より得られるディジタルデータをＤ
／Ａ変換して第２のアナログ電圧を出力する第２のＤ／
Ａ変換手段と、 前記第１のアナログ電圧を受け、前記第１のアナログ電
圧を電圧−電流変換して第１のアナログ電流を出力する
第１の電圧−電流変換手段と、 前記第２のアナログ電圧を受け、前記第２のアナログ電
圧を電圧−電流変換して第２のアナログ電流を出力する
第２の電圧−電流変換手段と、 前記第１のアナログ電流及び前記第２のアナログ電流を
合成して合成アナログ電流を出力する電流合成手段とを
備えたＤ／Ａ変換器。 - 【請求項２】 前記第１のＤ／Ａ変換手段の出力と前記
第１の電圧−電流変換手段の入力との間に介挿された第
１の低域通過フィルタと、 前記第２のＤ／Ａ変換手段の出力と前記第２の電圧−電
流変換手段の入力との間に介挿された第２の低域通過フ
ィルタとをさらに備えた請求項１記載のＤ／Ａ変換器。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4164828A JPH066229A (ja) | 1992-06-23 | 1992-06-23 | Ｄ／ａ変換器 |
| US08/069,109 US5394146A (en) | 1992-06-23 | 1993-05-28 | Digital to analog converter |
| FR9307272A FR2692737B1 (fr) | 1992-06-23 | 1993-06-16 | Convertisseur numerique-analogique. |
| DE4320691A DE4320691C2 (de) | 1992-06-23 | 1993-06-22 | D/A-Wandler |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4164828A JPH066229A (ja) | 1992-06-23 | 1992-06-23 | Ｄ／ａ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH066229A true JPH066229A (ja) | 1994-01-14 |
Family
ID=15800699
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4164828A Pending JPH066229A (ja) | 1992-06-23 | 1992-06-23 | Ｄ／ａ変換器 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5394146A (ja) |
| JP (1) | JPH066229A (ja) |
| DE (1) | DE4320691C2 (ja) |
| FR (1) | FR2692737B1 (ja) |
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| JP3812130B2 (ja) * | 1997-06-02 | 2006-08-23 | セイコーエプソン株式会社 | デジタル−アナログ変換器、回路基板、電子機器及び液晶表示装置 |
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1992
- 1992-06-23 JP JP4164828A patent/JPH066229A/ja active Pending
-
1993
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- 1993-06-16 FR FR9307272A patent/FR2692737B1/fr not_active Expired - Fee Related
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