JPH0730603A

JPH0730603A - 検波回路

Info

Publication number: JPH0730603A
Application number: JP5171730A
Authority: JP
Inventors: Isao Takeuchi; 勇雄竹内
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1993-07-12
Filing date: 1993-07-12
Publication date: 1995-01-31

Abstract

(57)【要約】【目的】遅延検波が行われる検波回路のローパスフィ
ルタ（ＬＰＦ）をデジタル化して、良好に位相変調され
た信号の検波回路を構成できるようにする。【構成】入力信号の１シンボル遅延による検波手段の
出力を、第１のＬＰＦを介して第１のレベル判定手段に
供給し、このレベル判定出力の位相を第１の位相判定手
段で判定すると共に、入力信号の複数シンボル遅延によ
る検波手段の出力を、第２のＬＰＦを介して第２のレベ
ル判定手段に供給し、このレベル判定出力の位相を第２
の位相判定手段で判定し、さらに１シンボル遅延による
検波手段の出力レベルを第３のレベル判定手段で判定
し、このレベル判定出力の位相を第３の位相判定手段で
判定し、第２及び第３の位相判定手段の出力から入力信
号の周波数ずれを検出する検出手段とを備えた検波回路
において、各ＬＰＦとして、デジタル演算処理によるデ
ジタルフィルタを使用するようにした。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、π／４シフトＱＰＳＫ
変調波のような位相変調波を検波する回路に適用して好
適な検波回路に関する。

【０００２】

【従来の技術】デジタルコードレス電話などの通信シス
テムにおいて、π／４シフトＤＱＰＳＫ変調（π／４シ
フト・Ｄｉｆｆｅｒｅｎｃｉａｌ・ＱＰＳＫ変調）など
の位相変調されたデジタルデータの伝送により通信を行
うものが提案されている。

【０００３】このπ／４シフトＤＱＰＳＫ変調は、微分
された２系列のデータを、複素演算により位相情報と
し、この位相情報を合成して変調信号とするものであ
る。即ち、例えば図７に示すように、２系列のデータ
（Ｉ，Ｑ）を４値位相変換器で位相データθ_kに変換し
て伝送するものである。このようなπ／４シフトＤＱＰ
ＳＫ変調を行うことで、効率の良いデジタルデータの伝
送ができる。

【０００４】このようなπ／４シフトＤＱＰＳＫ変調波
を検波するのに、検波回路に入力される信号の周波数を
所定の周波数に設定する必要がある。このように、周波
数を自動的に制御するＡＦＣ（自動周波数制御回路）と
して、タンク入出力位相差検出型ＡＦＣ、ベースバンド
ビート信号検出型ＡＦＣ、あるいは基準信号比較型ＡＦ
Ｃなどが知られている。

【０００５】これらの従来の装置においては、中間周波
数（ＩＦ）が予め設定された所定の周波数となるよう
に、中間周波数を生成するために用いる局部発振器の発
振周波数を周波数誤差に応じて制御するようにしてい
る。

【０００６】従来の装置は、このように、ＩＦ信号生成
段階における局部発振器の周波数を制御するようにして
いるため、この局部発振器を制御する制御信号線にノイ
ズが重畳され易く、ＳＮ比が劣化する問題があった。

【０００７】このため、本出願人は先にＳＮ比が劣化す
るのを抑制できる検波回路を提案した。この検波回路
は、図４に示すように構成される。図４において、１は
中間周波アンプ（ＩＦアンプ）を示し、このＩＦアンプ
１は、入力された中間周波数（ＩＦ）信号を飽和増幅
し、遅延検波回路４１及び４２に出力するようになされ
ている。遅延検波回路４１は、入力信号を１シンボル遅
延して出力する遅延回路２と、遅延回路２により遅延さ
れた信号と、遅延されない信号との排他的論理和を演算
するイクスクルーシブオア回路（Ｅx-ＯＲ回路）３と、
Ｅx-ＯＲ回路３の出力の不要な高域成分を除去するロー
パスフィルタ４とにより構成されている。この遅延検波
回路４１によりＩ成分が遅延検波される。

【０００８】これに対して、遅延検波回路４２は、入力
信号を１シンボル遅延して出力する遅延回路８と、遅延
回路８により遅延された信号と、遅延されない信号との
排他的論理和を演算するＥx-ＯＲ回路９と、Ｅx-ＯＲ回
路９の出力の不要な高域成分を除去するローパスフィル
タ１０とにより構成されている。この遅延検波回路４２
によりＱ成分が遅延検波される。

【０００９】遅延回路２の出力はまた、遅延回路５に供
給され、１シンボルだけさらに遅延された後、Ｅx-ＯＲ
回路６に供給されるようになされている。Ｅx-ＯＲ回路
６は、遅延回路５より入力された信号と、ＩＦアンプ１
より入力された信号との排他的論理和を演算し、ローパ
スフィルタ７に出力している。この遅延回路２，５、Ｅ
x-ＯＲ回路６及びローパスフィルタ７により、入力信号
を２シンボル遅延してＩ成分を遅延検波する遅延検波回
路４３が構成されている。

【００１０】同様にして、遅延回路８の後段には、遅延
回路１１が接続され、遅延回路１１により１シンボル遅
延された信号が、Ｅx-ＯＲ回路１２に供給されるように
なされている。Ｅx-ＯＲ回路１２は、遅延回路１１より
入力された信号と、ＩＦアンプ１より入力された信号の
排他的論理和を演算し、ローパスフィルタ１３に出力し
ている。この遅延回路８，１１、Ｅx-ＯＲ回路１２及び
ローパスフィルタ１３により、入力信号を２シンボル遅
延してＱ成分を遅延検波する遅延検波回路４４が構成さ
れている。

【００１１】ローパスフィルタ４の出力は、３値判定回
路１５に供給され、そのレベルが３値判定されるように
なされている。そして、その判定結果が位相差判定回路
２５に供給されている。また、ローパスフィルタ１０の
出力が３値判定回路１８に供給され、３値判定され、そ
の判定結果が位相差判定回路２５に供給されている。ロ
ーパスフィルタ７の出力は、３値判定回路１６に供給さ
れ、３値判定され、その判定結果が位相差判定回路２４
に供給される。また、ローパスフィルタ１３の出力は、
３値判定回路１９に供給されて３値判定され、その判定
結果が位相差判定回路２４に供給されている。さらに、
ローパスフィルタ４の出力は、２値判定回路１４に供給
され、２値判定された後、その判定結果が位相差判定回
路２０に供給されている。また、ローパスフィルタ１０
の出力は、２値判定回路１７に供給され、２値判定され
た後、その判定結果が位相差判定回路２０に供給されて
いる。

【００１２】位相差判定回路２０の出力は、加算器２２
に供給されるとともに、１シンボル遅延回路２１により
１シンボルだけ遅延された後、加算器２２に供給され、
位相差判定回路２０より供給された信号と加算されるよ
うになされている。そして、加算器２２の出力は、減算
器２３に供給され、位相差判定回路２４の出力から減算
され、減算器２３の出力が減算回路２６に供給されてい
る。積算２６は、図示せぬＣＰＵなどより供給される積
算タイミング信号に同期して、減算器２３より供給され
る信号を積算するようになされている。

【００１３】この遅延回路２１、加算器２２、減算器２
３及び積算回路２６により、周波数ずれを検出する検出
回路４５が構成されている。

【００１４】プリアンブル検出回路２９は、位相差判定
回路２４の出力からプリアンブルを検出し、その検出信
号を積算回路２６にリセット信号として供給するととも
に、ＰＬＬをリセットする高速シンボル同期信号とし
て、図示せぬＰＬＬに供給されるようになされている。
このプリアンブル検出回路２９には、ＣＰＵが出力する
同期確立信号がディセーブル信号として供給されてい
る。

【００１５】補正回路２７は、位相差判定回路２５の出
力と積算回路２６の出力に対応して補正信号を生成し、
加算器２８に出力している。加算器２８は、位相差判定
回路２５の出力と補正回路２７の出力とを加算し、位相
データ変換回路３１に出力している。位相データ変換回
路３１は、加算器２８より供給された信号を復調データ
に変換し、図示せぬＣＰＵへ出力するようになされてい
る。

【００１６】また、積算回路２６の出力は、ラッチ回路
３０に供給され、ラッチされた後、周波数ずれを表す信
号として、図示せぬ回路に供給されるとともに、制御回
路３２にも供給されている。制御回路３２は、ラッチ回
路３０の出力に対応して、遅延回路２，５，８，１１の
遅延時間を制御するようになされている。

【００１７】次に、その動作について説明する。ＩＦア
ンプ１により飽和増幅された信号は、１シンボル回路
２、Ｅx-ＯＲ回路３、及びローパスフィルタ４よりなる
遅延検波回路４１により入力され、Ｉ成分が遅延検波さ
れる。このローパスフィルタ４より出力された信号は、
３値判定回路１５に供給され、３値判定される。

【００１８】３値判定回路１５は、図５に示すように、
基準レベルとしての０レベルより大きいレベルＩ₁と、
０レベルより小さいレベルＩ₂を、閾値として有してい
る。そして、ローパスフィルタ４より入力された信号の
レベルと、このレベルＩ₁，Ｉ₂とを比較し、ローパス
フィルタ４より入力された信号のレベルが、レベルＩ ₁
より大きいときＨ，Ｉ₁より小さく、かつ、Ｉ₂より大
きいときＭ、そしてＩ ₂より小さいときＬ、の３値判定
結果を２ビットのデータとして、位相差判定回路２５に
出力する。

【００１９】一方、１シンボル遅延回路８とＥx-ＯＲ回
路９とローパスフィルタ１０よりなる遅延検波回路４２
により遅延検波されたＱ成分の信号が、３値判定回路１
８に供給され、３値判定される。

【００２０】即ち、３値判定回路１８は、図５に示すよ
うに、基準レベルとしての０レベルより大きいレベルＱ
₁と、０レベルより小さいレベルＱ₂を、閾値として有
しており、ローパスフィルタ１０より入力された信号の
レベルと、このレベルＱ₁，Ｑ₂とを比較する。ローパ
スフィルタ１０より入力された信号のレベルが、レベル
Ｑ₁より大きいときＨ，Ｑ₁より小さく、かつ、Ｑ₂よ
り大きいときＭ、そしてＱ₂より小さきときＬ、の３値
判定結果を２ビットのデータとして、位相差判定回路２
５に出力する。

【００２１】このように、位相差判定回路２５には、Ｉ
成分におけるＨ，Ｍ，Ｌの３値の判定結果と、Ｑ成分に
おけるＨ，Ｍ，Ｌの３値の判定結果とが入力される。図
５に示すように、Ｉ成分を横軸に、Ｑ成分を縦軸に取
り、Ｉ軸上の点を０として、反時計方向に４５度ずつ離
間した位置を、それぞれ１乃至７とすると、π／４シフ
トＱＰＳＫ信号の位相の位置は、１，３，５，７のいず
れか１つとなる。

【００２２】Ｉ成分の３値判定結果がＨであるとき、そ
の信号の位相位置は、０，１又は７のいずれかとなる。
また、Ｉ成分の判定結果がＭであるとき、位相位置は、
２又は６となる。そして判定結果がＬであるとき、位相
位置は、３，４又は５となる。同様にして、Ｑ成分の３
値判定結果がＨであるとき、その信号の位相位置は、１
乃至３のいずれかとなり、Ｉ成分の判定結果がＭである
とき、位相位置は、０又は４となり、判定結果がＬであ
るとき、位相位置は、５又は７のいずれかとなる。従っ
て、位相差判定回路２５は、Ｉ及びＱ成分の３値の判定
結果から、図６に示す判定を行うことができる。

【００２３】即ち、Ｉ成分の判定結果がＨ，Ｍ，Ｌであ
り、Ｑ成分の判定結果がＨであるとき、位相位置は、
１，２又は３となる。Ｉ成分の判定結果がＨ又はＬであ
るとき、Ｑ成分の判定結果がＭであれば、位相位置は、
０又は４となる。また、Ｉ成分の判定結果がＨ，Ｍ，Ｌ
であるとき、Ｑ成分の判定結果がＬであれば、位相位置
は、７，６又は５となる。

【００２４】位相差判定回路２５は、この判定結果を加
算器２８と補正回路２７に出力する。加算器２８に入力
された信号は、補正回路２７より出力された信号と加算
され（補正され）、最終的な判定結果として位相データ
変換回路３１に供給される。

【００２５】そして、この補正の動作について説明する
と、１シンボル遅延回路２，５、Ｅx-ＯＲ回路６、及び
ローパスフィルタ７よりなる遅延検波回路４３により遅
延検波された出力が、３値判定回路１６に供給され、上
述した場合と同様にして、３値の判定が行われ、その判
定結果が位相差判定回路２４に供給される。また同様に
して、１シンボル遅延回路８，１１、Ｅx-ＯＲ回路１
２、及びローパスフィルタ１３よりなる遅延検波回路４
４により遅延検波された出力が、３値判定回路１９に供
給され、３値の判定が行われ、その判定結果が位相差判
定回路２４に供給される。

【００２６】位相差判定回路２４は、位相差判定回路２
５における場合と同様に、Ｉ成分とＱ成分の３値の判定
結果から、π／４シフトＱＰＳＫ信号の位相位置０乃至
７を判定し、その判定結果を減算器２３に出力する。位
相差判定回路２４と位相差判定回路２５における判定結
果の相違は、位相差判定回路２５が入力信号を１シンボ
ル遅延して検波する遅延検波回路４１，４２の出力より
位相位置を判定しているのに対して、位相差判定回路２
４は、入力信号を２シンボル遅延して検波する遅延検波
回路４３，４４の出力に対応して位相位置を判定してい
ることである。

【００２７】一方、２値判定回路１４は、Ｉ成分の入力
信号を１シンボル遅延して検波する遅延検波回路４１の
出力を、図７に示すように、２値判定する。即ち、２値
判定回路１４は、ローパスフィルタ４より入力された信
号のレベルが、閾値としての０レベルより大きいか、小
さいかを判定し、大きいときＨ、小さいときＬの判定結
果を、位相差判定回路２０に出力する。

【００２８】同様に、２値判定回路１７は、ローパスフ
ィルタ１０が出力するＱ成分の信号レベルを２値判定
し、そのレベルが、閾値としての０レベルより大きいと
きＨ、小さいときＬの判定結果を、位相差判定回路２０
に出力する。

【００２９】位相差判定回路２０には、このようにして
Ｉ成分の２値判定Ｈ，Ｌと、Ｑ成分の２値判定Ｈ，Ｌが
入力される。図７に示すように、Ｉ成分がＨであると判
定されたとき、入力信号の位相位置は０，１又は７であ
り、Ｌであるとき、３乃至５のいずれかである。また、
Ｑ成分がＨであるとき、入力信号の位相位置は１乃至３
のいずれかであり、Ｌであるとき、５乃至７のいずれか
である。従って、図８に示すように、Ｉ成分とＱ成分が
両方ともＨであるとき、その位相位置は１と判定され、
Ｉ成分がＬ，Ｑ成分がＨであるとき、位相位置は３と判
定される。また同様にして、Ｉ成分がＨであり、Ｑ成分
がＬであるとき、位相位置は７と判定され、Ｉ成分とＱ
成分が両方ともＬであるとき、その位相位置は５と判定
される。位相差判定回路２０は、この１，３，５又は７
の位相位置の判定結果を出力する。

【００３０】この位相差判定回路２０の出力は、１シン
ボル遅延回路２１により１シンボル遅延されたものと、
遅延されないものとが、加算器２２において加算され
る。加算器２２は、モジュロ８の加算を行う。

【００３１】即ち、この遅延回路２１と加算器２２によ
り、入力信号を２シンボル遅延して検波した信号を、位
相差判定回路２４で判定した場合と同じレベルの判定結
果の信号が生成される。そして、この信号が減算器２３
に供給され、位相差判定回路２４が出力する信号から減
算される。位相差判定回路２４の出力する信号は、遅延
検波回路４３，４４において２シンボル遅延された信号
を元に生成したものである。これに対して、加算器２２
が出力する信号は、遅延検波回路４１，４２により１シ
ンボル遅延して検波した信号を元に生成されたものであ
る。一般的に、遅延検波回路における遅延シンボル数が
大きくなると、周波数変動に対する検波性能がそれだけ
劣化する。換言すると、１シンボル遅延して検波する遅
延検波回路は、ｎシンボル遅延して検波する遅延検波回
路より、検波性能の劣化が１／ｎとなる。

【００３２】従って、減算器２３が出力する信号は、１
シンボルの遅延検波回路４１，４２と、２シンボルの遅
延検波回路４３，４４が、それぞれ両方とも正しいデー
タを復調しているとき０となり、周波数誤差がないもの
と推定することができる。換言すれば、減算器２３の出
力は、ＩＦアンプ１より入力される信号の周波数が高い
方にずれている場合、正（＋１）となり、低い方にずれ
ている場合、負（−１）となる。

【００３３】積算回路２６は、減算器２３が出力する信
号を、入力される積算タイミングに同期して積算する。
プリアンブル検出回路２９は、位相差判定回路２４が出
力する信号からプリアンブル（このプリアンブルは、本
装置において検波される信号のタイムスロットの所定の
位置に周期的に配置されている）を検出する。積算回路
２６は、このプリアンブル検出回路２９から検出信号が
入力されたとき、積算値をリセットする。このようにし
て積算回路２６は、所定の期間における減算器２３の出
力の積算値を出力する。

【００３４】補正回路２７は、積算回路２６の積算値の
極性（正または負）と、位相差判定回路２５の出力（位
相位置０乃至７）をモニタし、補正信号を生成する。こ
の補正信号は、位相差判定回路２５が出力する位相位置
が、１，３，５又は７のとき０とされる。即ち、このと
き、位相差判定回路２５が出力する位相位置の信号が、
加算器２８を介して、そのまま位相データ変換回路３１
に供給される。

【００３５】これに対して、補正信号は、位相差判定回
路２５が出力する位相位置が、０，２，４又は６の場
合、積算回路２６における積算値が正であれば、プラス
１とされ、負であれば、−１とされる。この補正信号が
位相差判定回路２５の出力に、加算器２８において加算
されるため、加算器２８の出力は、位相差判定回路２５
が出力する位相位置が０，２，４又は６の場合、積算回
路２６の積算値が正であれば、それぞれ１，３，５又は
７とされ、積算値が負であれば、７，１，３又は５とさ
れる。

【００３６】このようにして、加算器２８の出力は、図
５における４つの位相装置１，３，５又は７のいずれか
となる。即ち、π／４シフトＱＰＳＫの４つの位相位置
のいずれであるのかが、ここで判定されたことになる。
そして、この位相位置データは、位相データ変換回路３
１に入力され、復調データに変換される。

【００３７】一方、積算回路２６の積算値は、プリアン
ブル検出回路２９が出力するリセット信号によりリセッ
トされる直前に、ラッチ回路３０においてラッチされ、
そのラッチ結果に対応して、制御回路３２は、遅延回路
２，５，８及び１１の遅延量を制御する。即ち、ラッチ
回路３０にラッチした値が正であるとき、ＩＦ信号の周
波数が高い方にずれているため、制御回路３２は、遅延
回路２，５，８又は１１の遅延量を小さくなるように制
御する。逆に、ラッチ回路３０がラッチした値が負であ
るとき、ＩＦ信号の周波数が低い方にずれているため、
各遅延回路における遅延時間を長くするように切り換え
る。

【００３８】遅延回路２，５，８又は１１は、それぞれ
内部に、例えば１００段のシフトレジスタを内蔵してお
り、その段数を変更することにより、遅延時間が制御さ
れる。ＩＦアンプ１に入力される中間周波信号の周波数
を１．２ＭＨｚ、遅延回路２，５，８及び１１のクロッ
クを１９．２ＭＨｚとするとき、１９２Ｋシンボル／秒
のレートで、各シンボルが各遅延回路において処理され
ることになる。

【００３９】このように図４の検波回路によると、ベー
スバンドにおいて周波数ずれの検出、及びそれに付随す
る補正が可能となる。

【００４０】

【発明が解決しようとする課題】ところで、このような
検波回路を実際に製作する場合には、集積回路として構
成させるのが一般的であるが、ローパスフィルタ４，
７，１０，１３は、オペアンプ等の部品を使用したアナ
ログ的な回路であるため、このローパスフィルタを集積
回路に完全に内蔵させるのは困難で、ローパスフィルタ
を構成する部品の一部を集積回路に外付けさせる必要が
あった。このため、上述したような検波回路を集積回路
化しても、集積度を上げるのには限界があった。

【００４１】本発明はかかる点に鑑み、遅延検波が行わ
れる検波回路を構成するローパスフィルタをデジタル化
して、良好に検波回路を構成できるようにすることを目
的とする。

【００４２】

【課題を解決するための手段】本発明は、入力信号を１
シンボル遅延して検波する第１の遅延検波手段と、この
第１の遅延検波手段の出力を通過させる第１のローパス
フィルタと、この第１のローパスフィルタの出力レベル
を判定する第１のレベル判定手段と、この第１のレベル
判定手段の出力の位相を判定する第１の位相判定手段
と、入力信号を複数シンボル遅延して検波する第２の遅
延検波手段と、この第２の遅延検波手段の出力を通過さ
せる第２のローパスフィルタと、この第２のローパスフ
ィルタの出力レベルを判定する第２のレベル判定手段
と、この第２のレベル判定手段の出力の位相を判定する
第２の位相判定手段と、第１の検波手段の出力レベルを
判定する第３のレベル判定手段と、この第３のレベル判
定手段の出力の位相を判定する第３の位相判定手段と、
第２の位相判定手段の出力と第３の位相判定手段の出力
から、入力信号の周波数ずれを検出する検出手段とを備
えた検波回路において、第１及び第２のローパスフィル
タとして、デジタル演算処理によるデジタルフィルタを
使用するようにしたものである。

【００４３】また、この場合にデジタルフィルタとし
て、入力データをシフトレジスタで逐次遅延させ、この
遅延信号を１ビット加算器で順に加算させてフィルタリ
ングされた出力を得るようにしたものである。

【００４４】

【作用】本発明によると、ローパスフィルタとして、デ
ジタル演算処理によるデジタルフィルタを使用したこと
で、遅延検波が行われる検波回路全てがデジタル回路化
され、集積回路化する場合の集積度を上げることが可能
になる。

【００４５】また、この場合に入力データをシフトレジ
スタで逐次遅延させ、この遅延信号を１ビット加算器で
順に加算させてフィルタリングされた出力を得るように
したことで、ゼロクロス点のデータが保存され、位相変
調波に適した良好なデジタル処理が行われる。

【００４６】

【実施例】以下、本発明の一実施例を、図１〜図３を参
照して説明する。

【００４７】本例においては、図４に示したπ／４シフ
トＤＱＰＳＫ変調されたデジタルデータを遅延検波する
検波回路に適用したもので、その検波回路のローパスフ
ィルタ４，７，１０，１３を図１に示すように構成す
る。即ち、各ローパスフィルタ４，７，１０，１３は、
全て同一の構成とされ、データ入力端子５１に得られる
Ｅx-ＯＲ回路３，６，９又は１２の出力を、直列に接続
された３２ビット加算ブロック７０ａ，７０ｂ，７０ｃ
に順に供給する。この各３２ビット加算ブロック７０
ａ，７０ｂ，７０ｃの構成は後述する。そして、最終段
の３２ビット加算ブロック７０ｃの出力を、シフトレジ
スタ５３に供給する。また、５２はクロック入力端子を
示し、この入力端子５２に得られるクロック（入力デー
タに同期したクロック）を、各３２ビット加算ブロック
７０ａ，７０ｂ，７０ｃ及びシフトレジスタ５３に供給
する。なお、ここではクロック周波数を１９．２ＭＨｚ
とし、１９２ｋシンボル／秒で処理されるものとする。

【００４８】ここで、各３２ビット加算ブロック７０
ａ，７０ｂ，７０ｃの構成を図２に示すと、各３２ビッ
ト加算ブロック７０ａ，７０ｂ，７０ｃは同一の構成と
され、データ入力端子７１に得られるデータを、シフト
レジスタ８０ａに供給し、クロック入力端子７２に得ら
れるクロックに同期して、１クロックずつ順次遅延させ
て８クロック遅延させる。即ち、シフトレジスタ８０ａ
は、図３に示すように、８個のＤフリップフロップ８
１，８２‥‥８８で構成され、各Ｄフリップフロップ８
１〜８８で入力データを１クロックずつ遅延させ、最終
的に８クロック遅延されたデータを出力端子８９に得
る。

【００４９】ここで図２の説明に戻ると、このように構
成されるシフトレジスタ８０ａにより８クロック遅延さ
れたデータを、次の段のシフトレジスタ８０ｂに供給
し、さらにシフトレジスタ８０ｂにより８クロック遅延
されたデータを、次の段のシフトレジスタ８０ｃに供給
し、さらにシフトレジスタ８０ｃにより８クロック遅延
されたデータを、次の段のシフトレジスタ８０ｄに供給
する。そして、最終段のシフトレジスタ８０ｄにより８
クロック遅延されたデータを、出力端子７３に供給す
る。従って、出力端子７３に得られるデータは、入力端
子７１に得られるデータを３２クロック遅延させたデー
タになる。なお、各シフトレジスタ８０ａ，８０ｂ，８
０ｃ，８０ｄは同一の構成とされる。

【００５０】そして、４個のシフトレジスタ８０ａ〜８
０ｄで１ビットずつ遅延されたデータを、各シフトレジ
スタ８０ａ〜８０ｄから引き出す。従って、４個のシフ
トレジスタ８０ａ〜８０ｄから合計で３２ビットのデー
タが引き出される。そして、各シフトレジスタ８０ａ〜
８０ｄから引き出された８ビットのデータを、それぞれ
８ビット加算ブロック９０ａ，９０ｂ，９０ｃ，９０ｄ
に供給する。

【００５１】このそれぞれの８ビット加算ブロック９０
ａ〜９０ｄは同一の構成とされ、図３に示すように構成
される。即ち、シフトレジスタ８０ａ（又は８０ｂ，８
０ｃ，８０ｄ）から出力される８ビットのデータを、２
ビットの半加算器に供給する。この２ビットの半加算器
は、Ｅx-ＯＲ回路９１ａ，９２ａ，９３ａ，９４ａとＡ
ＮＤ回路９１ｂ，９２ｂ，９３ｂ，９４ｂとで構成され
る。例えば、シフトレジスタ８０ａのＤフリップフロッ
プ８１，８２の出力を、それぞれＥx-ＯＲ回路９１ａと
ＡＮＤ回路９１ｂとに供給し、Ｅx-ＯＲ回路９１ａで排
他的論理和をとると共に、ＡＮＤ回路９１ｂで論理積を
とる。

【００５２】このＥx-ＯＲ回路９１ａ，９２ａ，９３
ａ，９４ａとＡＮＤ回路９１ｂ，９２ｂ，９３ｂ，９４
ｂとで構成される２ビットの半加算器により、隣合うビ
ットのデータが加算された２ビットのデータとなる。こ
の場合、Ｅx-ＯＲ回路９１ａ，９２ａ，９３ａ，９４ａ
の出力が下位ビットになり、ＡＮＤ回路９１ｂ，９２
ｂ，９３ｂ，９４ｂの出力が上位ビットになる。

【００５３】そして、それぞれの半加算器が出力する２
ビットのデータを、２ビット加算器９５又は９６に供給
する。即ち、Ｅx-ＯＲ回路９１ａとＡＮＤ回路９１ｂと
で構成される半加算器の２ビットの出力と、Ｅx-ＯＲ回
路９２ａとＡＮＤ回路９２ｂとで構成される半加算器の
２ビットの出力とを、２ビット加算器９５に供給し、演
算処理によりそれぞれの２ビットのデータを加算した３
ビットのデータ（４ビット加算値）を得る。また、Ｅx-
ＯＲ回路９３ａとＡＮＤ回路９３ｂとで構成される半加
算器の２ビットの出力と、Ｅx-ＯＲ回路９４ａとＡＮＤ
回路９４ｂとで構成される半加算器の２ビットの出力と
を、２ビット加算器９６に供給し、演算処理によりそれ
ぞれの２ビットのデータを加算した３ビットのデータ
（４ビット加算値）を得る。

【００５４】そして、それぞれの２ビット加算器９５，
９６が出力する３ビットのデータのデータを、３ビット
加算器９７に供給し、演算処理によりそれぞれの３ビッ
トのデータを加算した４ビットのデータを得る。そし
て、この４ビットのデータを、８ビット加算ブロック９
０ａ（又は９０ｂ，９０ｃ，９０ｄ）の出力として、１
ビットずつ出力端子９８ａ，９８ｂ，９８ｃ，９８ｄに
供給する。

【００５５】ここで再び図２の説明に戻ると、各８ビッ
ト加算ブロック９０ａ，９０ｂ，９０ｃ，９０ｄが出力
する４ビットのデータ（８ビット加算値）を、４ビット
加算器７４，７５に供給する。即ち、８ビット加算ブロ
ック９０ａが出力する４ビットのデータと、８ビット加
算ブロック９０ｂが出力する４ビットのデータとを、４
ビット加算器７４に供給し、演算処理によりそれぞれの
４ビットのデータを加算した５ビットのデータ（１６ビ
ット加算値）を得る。また、８ビット加算ブロック９０
ｃが出力する４ビットのデータと、８ビット加算ブロッ
ク９０ｄが出力する４ビットのデータとを、４ビット加
算器７５に供給し、演算処理によりそれぞれの４ビット
のデータを加算した５ビットのデータ（１６ビット加算
値）を得る。

【００５６】そして、それぞれの４ビット加算器７４，
７５が出力する５ビットのデータ（１６ビット加算値）
の内の下位４ビットを、４ビット加算器７６に供給し、
演算処理によりそれぞれの４ビットのデータを加算した
５ビットのデータを得る。そして、この５ビットのデー
タの内の下位４ビットを、１ビットずつ出力端子７８
ａ，７８ｂ，７８ｃ，７８ｄに供給する。

【００５７】また、４ビット加算器７４の出力の最上位
ビットと、４ビット加算器７５の出力の最上位ビットと
を、それぞれＡＮＤ回路７７ａとＥx-ＯＲ回路７７ｂと
の双方に供給する。そして、Ｅx-ＯＲ回路７７ｂの出力
と、４ビット加算器７６が出力する５ビットのデータの
内の最上位ビットとを、ＯＲ回路７７ｃに供給し、この
ＯＲ回路７７ｃの出力を出力端子７８ｅに供給する。そ
して、ＡＮＤ回路７７ａの出力を出力端子７８ｆに供給
する。

【００５８】このようにして３２ビット加算ブロック７
０ａ（又は７０ｂ，７０ｃ）の出力端子７８ａ〜７８ｆ
に、各４ビット加算器７４，７５が出力する１６ビット
加算値である５ビットデータが加算された６ビットデー
タが得られる。この６ビットデータは３２ビット加算値
である。

【００５９】次に、このように構成された３２ビット加
算ブロック７０ａ，７０ｂ，７０ｃが組み込まれた図１
に示すローパスフィルタの全体構成について説明する
と、３２ビット加算ブロック７０ａが出力する６ビット
のデータ（３２ビット加算値）と、３２ビット加算ブロ
ック７０ｂが出力する６ビットのデータ（３２ビット加
算値）とを、６ビット加算器５４に供給し、演算処理に
より加算された７ビットのデータ（６４ビット加算値）
を得る。そして、この７ビットのデータ（６４ビット加
算値）を、７ビット加算器５８に供給する。

【００６０】また、３２ビット加算ブロック７０ｃが出
力する６ビットのデータ（３２ビット加算値）を、６ビ
ット加算器５５に供給すると共に、シフトレジスタ５３
側の出力の加算値を、６ビット加算器５５に供給する。

【００６１】ここで、シフトレジスタ５３から６ビット
加算器５５までの構成を説明すると、シフトレジスタ５
３は３２ビット加算ブロック７０ｃの出力データを４ビ
ット遅延させる構成とされ、１ビット遅延されたデータ
と２ビット遅延されたデータとを、Ｅx-ＯＲ回路５６ａ
とＡＮＤ回路５６ｂとに供給し、２ビットのデータ（２
ビット加算値）とする。また、３ビット遅延されたデー
タと４ビット遅延されたデータとを、Ｅx-ＯＲ回路５６
ｃとＡＮＤ回路５６ｄとに供給し、２ビットのデータ
（２ビット加算値）とする。

【００６２】そして、それぞれの２ビット加算値として
の２ビットデータを、２ビット加算器５７に供給し、演
算処理により加算された３ビットのデータ（４ビット加
算値）とする。そして、この４ビット加算値としての３
ビットデータを、６ビット加算器５５に供給する。

【００６３】そして、６ビット加算器５５では、３２ビ
ット加算ブロック７０ｃから供給される６ビットのデー
タ（３２ビット加算値）と、２ビット加算器５７から供
給される３ビットのデータ（４ビット加算値）とを加算
処理し、７ビットのデータ（３６ビット加算値）とし、
この７ビットのデータを７ビット加算器５８に供給す
る。

【００６４】そして、７ビット加算器５８では、６ビッ
ト加算器５４から供給される７ビットのデータ（６４ビ
ット加算値）と、６ビット加算器５５から供給される７
ビットのデータ（３６ビット加算値）とを加算処理し、
８ビットのデータとする。この８ビットのデータは、１
００ビットの加算値となる。そして、この１００ビット
の加算値としての８ビットのデータを、このローパスフ
ィルタ４（又は７，１０，１３）の出力端子６１，６
２，６３，６４，６５，６６，６７，６８に１ビットず
つ供給する。

【００６５】このように構成されるローパスフィルタに
よると、入力端子５１に得られるデータが、クロック入
力端子５２に得られるクロックに同期して、１００クロ
ック順次遅延され、１クロック毎の遅延信号が１００ビ
ット加算されて、この１００ビットの加算信号が出力端
子６１〜６８に８ビットのデータとして得られる。この
１００ビットの加算信号が、ローパスフィルタにより高
域をカットさせるフィルタリングされたデータとして出
力される。

【００６６】このような処理により得られるローパスフ
ィルタの出力は、ＩＩＲ型のデジタルフィルタやＦＩＲ
型のデジタルフィルタと異なり、ゼロクロス点の信号が
そのままの位相で出力に保存されている。従って、ゼロ
クロス点の信号がそのまま保存された本例のローパスフ
ィルタの出力に基づいて、正確なシンボル同期を取るこ
とができ、ローパスフィルタ４，７，１０，１３の後段
に接続された位相差判定などが正確に行える。このた
め、本例の構成のローパスフィルタ４，７，１０，１３
を使用した図４に示す検波回路によると、位相変調され
たπ／４シフトＤＱＰＳＫ変調波の検波が正確に行える
ようになる。また、検波回路を集積回路で構成させる場
合には、ローパスフィルタなどの全ての回路がデジタル
回路化され、外付け部品などが全くない集積度の高い集
積回路として構成でき、構成が簡単になる。さらに、全
てデジタル回路で構成できることで、ノイズの影響を受
けにくくなると共に、低電圧で検波回路を駆動できるよ
うになり、それだけ電源回路の負担が少なくなる。

【００６７】なお、上述実施例においては、π／４シフ
トＤＱＰＳＫ変調されたデジタルデータを受信する検波
回路に適用したが、他の位相変調されたデータを検波す
る検波回路にも適用できる。

【００６８】

【発明の効果】本発明によると、ローパスフィルタとし
て、デジタル演算処理によるデジタルフィルタを使用し
たことで、遅延検波が行われる検波回路全てがデジタル
回路化され、集積回路化する場合の集積度を上げること
が可能になる。

【００６９】また、この場合に入力データをシフトレジ
スタで逐次遅延させ、この遅延信号を１ビット加算器で
順に加算させてフィルタリングされた出力を得るように
したことで、入力データのゼロクロス点のデータが保存
された良好なデジタル処理が行われ、このローパスフィ
ルタの出力に基づいた遅延検波が正確にできる。

【図面の簡単な説明】

【図１】本発明の一実施例によるローパスフィルタを示
す構成図である。

【図２】一実施例のローパスフィルタの３２ビット加算
ブロックの構成を示す構成図である。

【図３】一実施例のローパスフィルタの８ビット加算ブ
ロック及びシフトレジスタの構成を示す構成図である。

【図４】一実施例が適用される検波回路の構成図であ
る。

【図５】π／４シフトＤＱＰＳＫ変調を示す説明図であ
る。

【図６】検波回路による判定状態を示す説明図である。

【図７】π／４シフトＤＱＰＳＫ変調を示す説明図であ
る。

【図８】検波回路による判定状態を示す説明図である。

【符号の説明】

４，７，１０，１３ローパスフィルタ５１データ入力端子５２クロック入力端子６１，６２‥‥６８データ出力端子

Claims

【特許請求の範囲】

【請求項１】入力信号を１シンボル遅延して検波する
第１の遅延検波手段と、該第１の遅延検波手段の出力を通過させる第１のローパ
スフィルタと、該第１のローパスフィルタの出力レベルを判定する第１
のレベル判定手段と、該第１のレベル判定手段の出力の位相を判定する第１の
位相判定手段と、上記入力信号を複数シンボル遅延して検波する第２の遅
延検波手段と、該第２の遅延検波手段の出力を通過させる第２のローパ
スフィルタと、該第２のローパスフィルタの出力レベルを判定する第２
のレベル判定手段と、該第２のレベル判定手段の出力の位相を判定する第２の
位相判定手段と、上記第１の検波手段の出力レベルを判定する第３のレベ
ル判定手段と、該第３のレベル判定手段の出力の位相を判定する第３の
位相判定手段と、上記第２の位相判定手段の出力と上記第３の位相判定手
段の出力から、上記入力信号の周波数ずれを検出する検
出手段とを備えた検波回路において、上記第１及び第２のローパスフィルタとして、デジタル
演算処理によるデジタルフィルタを使用するようにした
検波回路。
【請求項２】上記デジタルフィルタとして、入力デー
タをシフトレジスタで逐次遅延させ、この遅延信号を１
ビット加算器で順に加算させてフィルタリングされた出
力を得るようにした請求項１記載の検波回路。