JPH07307447A - 半導体装置 - Google Patents
半導体装置Info
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- JPH07307447A JPH07307447A JP6234247A JP23424794A JPH07307447A JP H07307447 A JPH07307447 A JP H07307447A JP 6234247 A JP6234247 A JP 6234247A JP 23424794 A JP23424794 A JP 23424794A JP H07307447 A JPH07307447 A JP H07307447A
- Authority
- JP
- Japan
- Prior art keywords
- chtr
- contact window
- contact
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- channel transistor
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
- H10D84/903—Masterslice integrated circuits comprising field effect technology
- H10D84/907—CMOS gate arrays
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 相補ＭＩＳ型基本セルにおいて、基本セル面
積を増大させることなく、ノイズマージンを大きくし、
かつ、高集積度を達成する。 【構成】 ｐ−ｃｈＴｒのゲート長はｎ−ｃｈＴｒのゲ
ート長に比べて短くなっており、その分ｐ−ｃｈＴｒの
コンタクト窓１１，１２，１３がｎ−ｃｈＴｒのコンタ
クト窓８，９，１０より大きくなっている。これによ
り、ｐ−ｃｈＴｒの電流駆動力を増大させ、かつ、コン
タクト抵抗を低減できることにより、βRを２に近い値
に設定することができる。しかも、ｎ−ｃｈＴｒとｐ−
ｃｈＴｒの基本面積を等しくすることができるので、高
集積なセルを構成することができる。
積を増大させることなく、ノイズマージンを大きくし、
かつ、高集積度を達成する。 【構成】 ｐ−ｃｈＴｒのゲート長はｎ−ｃｈＴｒのゲ
ート長に比べて短くなっており、その分ｐ−ｃｈＴｒの
コンタクト窓１１，１２，１３がｎ−ｃｈＴｒのコンタ
クト窓８，９，１０より大きくなっている。これによ
り、ｐ−ｃｈＴｒの電流駆動力を増大させ、かつ、コン
タクト抵抗を低減できることにより、βRを２に近い値
に設定することができる。しかも、ｎ−ｃｈＴｒとｐ−
ｃｈＴｒの基本面積を等しくすることができるので、高
集積なセルを構成することができる。
Description
【０００１】
【産業上の利用分野】本発明は大規模集積回路（ＬＳ
Ｉ）の構造に関し、特にゲートアレイのようにＣＭＯＳ
などの相補ＭＩＳ（Metal-Insulator-Semiconductor）
型基本セルを複数個配列して構成される半導体装置に関
するものである。
Ｉ）の構造に関し、特にゲートアレイのようにＣＭＯＳ
などの相補ＭＩＳ（Metal-Insulator-Semiconductor）
型基本セルを複数個配列して構成される半導体装置に関
するものである。
【０００２】
【従来の技術】相補ＭＩＳ型基本セルで、トランジスタ
を短チャネル化する場合、ｐチャネルトランジスタ（ｐ
−ｃｈＴｒという）ではソース・ドレイン形成用不純物
としてボロン（Ｂ）を使用し、ｎチャネルトランジスタ
（ｎ−ｃｈＴｒという）ではソース・ドレイン形成用不
純物として砒素（Ａｓ）を使用するのが一般的である。
ボロンの拡散係数が砒素の拡散係数より大きいため、ｐ
−ｃｈＴｒでは浅い拡散層の形成が難しくなり、また通
常ｐ−ｃｈＴｒは埋込みチャネル型構造であることもあ
って、ｐ−ｃｈＴｒのパンチスルーを抑えることが困難
となる。相補ＭＩＳ型ゲートアレイのように複数個のｐ
−ｃｈＴｒと複数個のｎ−ｃｈＴｒよりなる基本セルを
複数個配列して構成されるＬＳＩにおいては、基本セル
の大きさはｐ−ｃｈＴｒにより決められ、さらに基本セ
ル間の配線ピッチもそれに応じて設定されるため、高集
積化には不利であった。
を短チャネル化する場合、ｐチャネルトランジスタ（ｐ
−ｃｈＴｒという）ではソース・ドレイン形成用不純物
としてボロン（Ｂ）を使用し、ｎチャネルトランジスタ
（ｎ−ｃｈＴｒという）ではソース・ドレイン形成用不
純物として砒素（Ａｓ）を使用するのが一般的である。
ボロンの拡散係数が砒素の拡散係数より大きいため、ｐ
−ｃｈＴｒでは浅い拡散層の形成が難しくなり、また通
常ｐ−ｃｈＴｒは埋込みチャネル型構造であることもあ
って、ｐ−ｃｈＴｒのパンチスルーを抑えることが困難
となる。相補ＭＩＳ型ゲートアレイのように複数個のｐ
−ｃｈＴｒと複数個のｎ−ｃｈＴｒよりなる基本セルを
複数個配列して構成されるＬＳＩにおいては、基本セル
の大きさはｐ−ｃｈＴｒにより決められ、さらに基本セ
ル間の配線ピッチもそれに応じて設定されるため、高集
積化には不利であった。
【０００３】そこで、ｎ−ｃｈＴｒのゲート長をｐ−ｃ
ｈＴｒのゲート長より短くし、かつｎ−ｃｈＴｒのソー
ス・ドレイン電極コンタクト窓をｐ−ｃｈＴｒのソース
・ドレイン電極コンタクト窓より大きくした相補ＭＩＳ
型基本セルを有する半導体装置が提案されている（特公
平４−４３４２７号公報参照）。
ｈＴｒのゲート長より短くし、かつｎ−ｃｈＴｒのソー
ス・ドレイン電極コンタクト窓をｐ−ｃｈＴｒのソース
・ドレイン電極コンタクト窓より大きくした相補ＭＩＳ
型基本セルを有する半導体装置が提案されている（特公
平４−４３４２７号公報参照）。
【０００４】図１はその提案の相補ＭＩＳ型ゲートアレ
イ基本セルの配置図を示したものである。図１におい
て、１は基本セル領域、２はｎ−ｃｈＴｒ４とｐ−ｃｈ
Ｔｒ６のゲート電極、３はｎ−ｃｈＴｒ５とｐ−ｃｈＴ
ｒ７のゲート電極、８，９，１０はｎ−ｃｈＴｒ４と５
のソース・ドレイン電極コンタクト窓、１１，１２，１
３はｐ−ｃｈＴｒ６と７のソース・ドレイン電極コンタ
クト窓、１４はｎ−ｃｈＴｒ４と５の基板コンタクト領
域（ｐ+）、１５はｐ−ｃｈＴｒ６と７の基板コンタク
ト領域（ｎ+）、１６，１７はゲート電極コンタクト窓
である。
イ基本セルの配置図を示したものである。図１におい
て、１は基本セル領域、２はｎ−ｃｈＴｒ４とｐ−ｃｈ
Ｔｒ６のゲート電極、３はｎ−ｃｈＴｒ５とｐ−ｃｈＴ
ｒ７のゲート電極、８，９，１０はｎ−ｃｈＴｒ４と５
のソース・ドレイン電極コンタクト窓、１１，１２，１
３はｐ−ｃｈＴｒ６と７のソース・ドレイン電極コンタ
クト窓、１４はｎ−ｃｈＴｒ４と５の基板コンタクト領
域（ｐ+）、１５はｐ−ｃｈＴｒ６と７の基板コンタク
ト領域（ｎ+）、１６，１７はゲート電極コンタクト窓
である。
【０００５】ｐ−ｃｈＴｒのソース・ドレイン電極コン
タクト窓を小さくできる理由としては、以下のように考
えられる。電極配線のＡｌは本来ｐ型の不純物であり、
Ａｌと半導体基板のＳｉが接触するとき、Ａｌ中のＳｉ
の溶解量が少ない場合はＡｌとＳｉの界面にｐ型エピタ
キシャル層が界面の周辺部から生成し、したがって基板
がｎ型の場合は実質のコンタクト面積が減り、コンタク
ト抵抗の増大を招く。一方、基板がｐ型の場合は、Ａｌ
とＳｉの界面に生成するエピタキシャル層は基板と同じ
導電型であるので、そのエピタキシャル層による影響は
なく、したがってｐ−ｃｈＴｒのコンタクト窓をｎ−ｃ
ｈＴｒのコンタクト窓より小さくすることができるので
ある。
タクト窓を小さくできる理由としては、以下のように考
えられる。電極配線のＡｌは本来ｐ型の不純物であり、
Ａｌと半導体基板のＳｉが接触するとき、Ａｌ中のＳｉ
の溶解量が少ない場合はＡｌとＳｉの界面にｐ型エピタ
キシャル層が界面の周辺部から生成し、したがって基板
がｎ型の場合は実質のコンタクト面積が減り、コンタク
ト抵抗の増大を招く。一方、基板がｐ型の場合は、Ａｌ
とＳｉの界面に生成するエピタキシャル層は基板と同じ
導電型であるので、そのエピタキシャル層による影響は
なく、したがってｐ−ｃｈＴｒのコンタクト窓をｎ−ｃ
ｈＴｒのコンタクト窓より小さくすることができるので
ある。
【０００６】しかし、サブミクロン世代と称されるプロ
セス以降においては、Ａｌ配線と基板のＳｉとの接触を
避けるためにＴｉＮなどのバリアメタル層が導入される
ようになり、前述のＡｌとＳｉの界面でのエピタキシャ
ル層は生成しなくなる。また、ｐ型不純物ボロンの拡散
係数がｎ型不純物砒素の拡散係数より大きいため、ｐ−
ｃｈＴｒの拡散層の表面不純物濃度がｎ−ｃｈＴｒの拡
散層の表面不純物濃度に比べて低くなることから、コン
タクト抵抗としてはｐ−ｃｈＴｒの方が大きくなってき
ている。例えば０．５μｍ径のコンタクトの抵抗を考え
ると、通常のスパッタ技術により配線のＡｌ膜を堆積し
た場合では、ｎ−ｃｈＴｒで５０Ω程度であるのに対
し、ｐ−ｃｈＴｒでは１５０Ω程度にもなる。したがっ
て、ｐ−ｃｈＴｒのコンタクト窓のサイズの方がｎ−ｃ
ｈＴｒよりも小さい図１では、ｐ−ｃｈＴｒとｎ−ｃｈ
Ｔｒのコンタクト抵抗の差は上記の例よりもさらに大き
くなってしまう。
セス以降においては、Ａｌ配線と基板のＳｉとの接触を
避けるためにＴｉＮなどのバリアメタル層が導入される
ようになり、前述のＡｌとＳｉの界面でのエピタキシャ
ル層は生成しなくなる。また、ｐ型不純物ボロンの拡散
係数がｎ型不純物砒素の拡散係数より大きいため、ｐ−
ｃｈＴｒの拡散層の表面不純物濃度がｎ−ｃｈＴｒの拡
散層の表面不純物濃度に比べて低くなることから、コン
タクト抵抗としてはｐ−ｃｈＴｒの方が大きくなってき
ている。例えば０．５μｍ径のコンタクトの抵抗を考え
ると、通常のスパッタ技術により配線のＡｌ膜を堆積し
た場合では、ｎ−ｃｈＴｒで５０Ω程度であるのに対
し、ｐ−ｃｈＴｒでは１５０Ω程度にもなる。したがっ
て、ｐ−ｃｈＴｒのコンタクト窓のサイズの方がｎ−ｃ
ｈＴｒよりも小さい図１では、ｐ−ｃｈＴｒとｎ−ｃｈ
Ｔｒのコンタクト抵抗の差は上記の例よりもさらに大き
くなってしまう。
【０００７】さらに、ディープサブμｍ世代と称される
更に微細パターンをもつ半導体装置においては、ｐ−ｃ
ｈＴｒの短チャネル化は従来の埋込みチャネル型構造で
はパンチスルーを抑え切れずにますます困難になり、ｐ
−ｃｈＴｒに対しても表面チャネル型構造の採用が考え
られるようになってきた。ｐ−ｃｈＴｒも表面チャネル
型構造とするために、ｎ−ｃｈＴｒのゲート電極をｎ型
ポリシリコン、ｐ−ｃｈＴｒのゲート電極をｐ型ポリシ
リコンとしたデュアルゲート構造が採用されるようにな
ってきている。
更に微細パターンをもつ半導体装置においては、ｐ−ｃ
ｈＴｒの短チャネル化は従来の埋込みチャネル型構造で
はパンチスルーを抑え切れずにますます困難になり、ｐ
−ｃｈＴｒに対しても表面チャネル型構造の採用が考え
られるようになってきた。ｐ−ｃｈＴｒも表面チャネル
型構造とするために、ｎ−ｃｈＴｒのゲート電極をｎ型
ポリシリコン、ｐ−ｃｈＴｒのゲート電極をｐ型ポリシ
リコンとしたデュアルゲート構造が採用されるようにな
ってきている。
【０００８】通常、相補ＭＩＳ型基本セルを複数個配列
して構成されるゲートアレイでは、ｎ−ｃｈＴｒとｐ−
ｃｈＴｒのゲート幅は等しくレイアウトされている。し
たがって、ｎ−ｃｈＴｒのベータ値をβｎ、ｐ−ｃｈＴ
ｒのベータ値をβｐとすると、βレシオβR（＝βｎ／
βｐ）はそれぞれのキャリア移動度を考慮すると約３と
なる筈である。しかし、従来よくみられるように、ｎ−
ｃｈＴｒが表面チャネル型ＬＤＤ（Lightly Doped Drai
n）構造で、ｐ−ｃｈＴｒが埋込みチャネル型シングル
ドレイン構造を採った場合には、ＬＤＤ構造のｎ-領域
の抵抗成分によるβｎの減少、及び表面チャネルよりも
埋込みチャネルの方が移動度が大きいことによるβｐの
増加などの原因により、実際はβRは２に近い値を示し
ていた。
して構成されるゲートアレイでは、ｎ−ｃｈＴｒとｐ−
ｃｈＴｒのゲート幅は等しくレイアウトされている。し
たがって、ｎ−ｃｈＴｒのベータ値をβｎ、ｐ−ｃｈＴ
ｒのベータ値をβｐとすると、βレシオβR（＝βｎ／
βｐ）はそれぞれのキャリア移動度を考慮すると約３と
なる筈である。しかし、従来よくみられるように、ｎ−
ｃｈＴｒが表面チャネル型ＬＤＤ（Lightly Doped Drai
n）構造で、ｐ−ｃｈＴｒが埋込みチャネル型シングル
ドレイン構造を採った場合には、ＬＤＤ構造のｎ-領域
の抵抗成分によるβｎの減少、及び表面チャネルよりも
埋込みチャネルの方が移動度が大きいことによるβｐの
増加などの原因により、実際はβRは２に近い値を示し
ていた。
【０００９】ディープサブμｍ世代において、ｎ−ｃｈ
Ｔｒのｎ-領域の抵抗を下げる工夫がなされ、ｐ−ｃｈ
Ｔｒが表面チャネル型となり、さらにｐ−ｃｈＴｒのコ
ンタクト抵抗が大きくなれば、βRは本来の３に近い値
もしくはそれ以上になる可能性がある。βRは理想的に
は１がよい。ところが、図１ではｐ−ｃｈＴｒのゲート
長がｎ−ｃｈＴｒよりも長いこと、さらにはｐ−ｃｈＴ
ｒのコンタクト抵抗がｎ−ｃｈＴｒよりも大きいことか
らβRは上記の値よりもさらに大きくなるのは明白であ
る。
Ｔｒのｎ-領域の抵抗を下げる工夫がなされ、ｐ−ｃｈ
Ｔｒが表面チャネル型となり、さらにｐ−ｃｈＴｒのコ
ンタクト抵抗が大きくなれば、βRは本来の３に近い値
もしくはそれ以上になる可能性がある。βRは理想的に
は１がよい。ところが、図１ではｐ−ｃｈＴｒのゲート
長がｎ−ｃｈＴｒよりも長いこと、さらにはｐ−ｃｈＴ
ｒのコンタクト抵抗がｎ−ｃｈＴｒよりも大きいことか
らβRは上記の値よりもさらに大きくなるのは明白であ
る。
【００１０】図２に相補ＭＩＳ型インバータの入出力特
性を示す。図２中の実線はβRが１の場合であり、βRが
大きくなると入出力特性は破線で示されるように左へ移
動する。すなわちβRが大きくなるとノイズマージンが
低下することがわかる。ここで、ノイズマージンとは、
あるゲートの入力にノイズが印加されても出力が変動し
ない許容度のことをいう。
性を示す。図２中の実線はβRが１の場合であり、βRが
大きくなると入出力特性は破線で示されるように左へ移
動する。すなわちβRが大きくなるとノイズマージンが
低下することがわかる。ここで、ノイズマージンとは、
あるゲートの入力にノイズが印加されても出力が変動し
ない許容度のことをいう。
【００１１】そこで、本発明の第１の目的は、ソース・
ドレイン領域のコンタクト窓で配線用金属と拡散層との
間にはバリアメタル層が設けられ、かつ、デュアルゲー
ト構造になっている半導体装置において、ノイズマージ
ンが大きく、かつ、高集積な半導体装置を提供すること
である。
ドレイン領域のコンタクト窓で配線用金属と拡散層との
間にはバリアメタル層が設けられ、かつ、デュアルゲー
ト構造になっている半導体装置において、ノイズマージ
ンが大きく、かつ、高集積な半導体装置を提供すること
である。
【００１２】なお、図１では、同一セル内に異なる大き
さのコンタクト窓が存在することになる。異なる大きさ
のコンタクト窓が存在する場合、製造工程においては小
さい方のコンタクト窓を形成する条件でコンタクト窓の
形成を行なうことになる。その結果、以下のような２つ
の問題を生じさせる。１つは、リソグラフィー工程にお
いて大きい方のコンタクト窓が設定値よりも大きくなっ
てしまうことであり、コンタクト窓と素子分離領域との
距離が十分でない場合はリークが生じる危険性がある。
これに対処すべくコンタクト窓と素子分離領域との距離
を長くすればセル面積縮小の効果が薄れることになる。
もう１つはエッチング工程において大きい方のコンタク
ト窓底部の半導体基板が過剰にエッチングされることで
あり、半導体基板のダメージや接合リークなどの悪影響
も考えられる。ゲートセルの基本セルに関する技術とし
ては、図３に示される基本セルの外に、図４に示される
ようにゲート電極を屈折させたもの（特開昭５８−６６
３４３号公報参照）や、図５に示されるようにゲート電
極を直角に複数回曲げたもの（特開平４−１６４３７１
号公報参照）などが知られている。図４及び図５の基本
セルは、ゲート電極のレイアウトの工夫によって実効的
なチャネル幅を増すためのものである。なお、図３から
図５において、符号Ｇ１，Ｇ２はゲート電極、３１はｐ
型シリコン基板、３２はｎウエル領域、３３はｐ−ｃｈ
Ｔｒ領域、３４はｎ−ｃｈＴｒ領域、３５はｐ+拡散領
域、３６はｎ+拡散領域、３７は電源ライン、３８はＧ
ＮＤライン、３９〜４３はコンタクト窓を示す。
さのコンタクト窓が存在することになる。異なる大きさ
のコンタクト窓が存在する場合、製造工程においては小
さい方のコンタクト窓を形成する条件でコンタクト窓の
形成を行なうことになる。その結果、以下のような２つ
の問題を生じさせる。１つは、リソグラフィー工程にお
いて大きい方のコンタクト窓が設定値よりも大きくなっ
てしまうことであり、コンタクト窓と素子分離領域との
距離が十分でない場合はリークが生じる危険性がある。
これに対処すべくコンタクト窓と素子分離領域との距離
を長くすればセル面積縮小の効果が薄れることになる。
もう１つはエッチング工程において大きい方のコンタク
ト窓底部の半導体基板が過剰にエッチングされることで
あり、半導体基板のダメージや接合リークなどの悪影響
も考えられる。ゲートセルの基本セルに関する技術とし
ては、図３に示される基本セルの外に、図４に示される
ようにゲート電極を屈折させたもの（特開昭５８−６６
３４３号公報参照）や、図５に示されるようにゲート電
極を直角に複数回曲げたもの（特開平４−１６４３７１
号公報参照）などが知られている。図４及び図５の基本
セルは、ゲート電極のレイアウトの工夫によって実効的
なチャネル幅を増すためのものである。なお、図３から
図５において、符号Ｇ１，Ｇ２はゲート電極、３１はｐ
型シリコン基板、３２はｎウエル領域、３３はｐ−ｃｈ
Ｔｒ領域、３４はｎ−ｃｈＴｒ領域、３５はｐ+拡散領
域、３６はｎ+拡散領域、３７は電源ライン、３８はＧ
ＮＤライン、３９〜４３はコンタクト窓を示す。
【００１３】βレシオβRに関して、上述のように、実
際はβRは２に近い値を示している。βRは理想的には１
がよく、図４又は図５に示された基本セルを用いると、
例えばｐ−ｃｈＴｒ領域のゲート電極を曲げて実効的に
チャネル幅を増すことによってβｐを大きくさせ、βR
を１に近い値に設定できる可能性はある。この場合、β
の制御はゲート電極のレイアウトを工夫することにより
行なっているため、例えば前述のようにプロセス的にコ
ンタクト窓のサイズを同一にしなければならない場合で
も適用することができる。しかし、図３に示される基本
セルと同じ面積を実現しようとすると、拡散領域上にお
けるコンタクト窓を形成できる領域が少なくなったり、
あるいはコンタクト窓の形成が不規則なレイアウトで行
なわれるため、通常規則的に定められたグリット上での
自動設計が行なわれている回路設計を困難にすることが
容易に理解できる。したがって、図３と同じ数のコンタ
クト窓を形成する領域を確保し、かつ規則的なグリット
上にコンタクト窓を載せようとすると、図３と同じ面積
では基本セルを形成することができず、高集積化を妨げ
ることになる。
際はβRは２に近い値を示している。βRは理想的には１
がよく、図４又は図５に示された基本セルを用いると、
例えばｐ−ｃｈＴｒ領域のゲート電極を曲げて実効的に
チャネル幅を増すことによってβｐを大きくさせ、βR
を１に近い値に設定できる可能性はある。この場合、β
の制御はゲート電極のレイアウトを工夫することにより
行なっているため、例えば前述のようにプロセス的にコ
ンタクト窓のサイズを同一にしなければならない場合で
も適用することができる。しかし、図３に示される基本
セルと同じ面積を実現しようとすると、拡散領域上にお
けるコンタクト窓を形成できる領域が少なくなったり、
あるいはコンタクト窓の形成が不規則なレイアウトで行
なわれるため、通常規則的に定められたグリット上での
自動設計が行なわれている回路設計を困難にすることが
容易に理解できる。したがって、図３と同じ数のコンタ
クト窓を形成する領域を確保し、かつ規則的なグリット
上にコンタクト窓を載せようとすると、図３と同じ面積
では基本セルを形成することができず、高集積化を妨げ
ることになる。
【００１４】そこで、本発明の第２の目的は、コンタク
ト窓のサイズを基本セル内で同一とし、ノイズマージン
が大きく、かつ、高集積な相補ＭＩＳ型基本セルを有す
る半導体装置を提供することである。
ト窓のサイズを基本セル内で同一とし、ノイズマージン
が大きく、かつ、高集積な相補ＭＩＳ型基本セルを有す
る半導体装置を提供することである。
【００１５】
【課題を解決するための手段】請求項１の発明は、ソー
ス・ドレイン領域のコンタクト窓で配線用金属と拡散層
との間にはバリアメタル層が設けられ、かつ、デュアル
ゲート構造になっている半導体装置において、第１の目
的を達成するためのものであり、ｐチャネルトランジス
タのゲート長をｎチャネルトランジスタのゲート長より
短くし、かつ、ｐチャネルトランジスタのソース・ドレ
イン領域のコンタクト窓をｎチャネルトランジスタのソ
ース・ドレイン領域のコンタクト窓より大きくする。
ス・ドレイン領域のコンタクト窓で配線用金属と拡散層
との間にはバリアメタル層が設けられ、かつ、デュアル
ゲート構造になっている半導体装置において、第１の目
的を達成するためのものであり、ｐチャネルトランジス
タのゲート長をｎチャネルトランジスタのゲート長より
短くし、かつ、ｐチャネルトランジスタのソース・ドレ
イン領域のコンタクト窓をｎチャネルトランジスタのソ
ース・ドレイン領域のコンタクト窓より大きくする。
【００１６】請求項２の発明は、第２の目的を達成する
ためのものであり、ｐチャネルトランジスタの１つのソ
ース・ドレイン領域において１本の配線用金属と拡散層
との接続に使用されているコンタクト窓はｎチャネルト
ランジスタの１つのソース・ドレイン領域において１本
の配線用金属と拡散層との接続に使用されているコンタ
クト窓と同じサイズであるが数が多くなっているように
する。
ためのものであり、ｐチャネルトランジスタの１つのソ
ース・ドレイン領域において１本の配線用金属と拡散層
との接続に使用されているコンタクト窓はｎチャネルト
ランジスタの１つのソース・ドレイン領域において１本
の配線用金属と拡散層との接続に使用されているコンタ
クト窓と同じサイズであるが数が多くなっているように
する。
【００１７】請求項３の発明は、第２の目的を達成する
ためのものであり、ｐチャネルトランジスタにおけるソ
ース側のコンタクト窓とドレイン側のコンタクト窓との
距離が、ｎチャネルトランジスタにおけるソース側のコ
ンタクト窓とドレイン側のコンタクト窓との距離に比べ
て短くなっている相補ＭＩＳ型基本セルを有する。
ためのものであり、ｐチャネルトランジスタにおけるソ
ース側のコンタクト窓とドレイン側のコンタクト窓との
距離が、ｎチャネルトランジスタにおけるソース側のコ
ンタクト窓とドレイン側のコンタクト窓との距離に比べ
て短くなっている相補ＭＩＳ型基本セルを有する。
【００１８】
【実施例】図６は請求項１に対応した実施例を示したも
のであり、相補ＭＩＳ型ゲートアレイの基本セル配置を
示したものである。図において、図１と同じ部分には同
じ符号を用いるものとする。１は基本セル領域、２はｎ
−ｃｈＴｒ４とｐ−ｃｈＴｒ６のゲート電極、３はｎ−
ｃｈＴｒ５とｐ−ｃｈＴｒ７のゲート電極、８，９，１
０はｎ−ｃｈＴｒ４と５のソース・ドレイン電極コンタ
クト窓、１１，１２，１３はｐ−ｃｈＴｒ６と７のソー
ス・ドレイン電極コンタクト窓、１４はｎ−ｃｈＴｒ４
と５の基板コンタクト領域（ｐ+）、１５はｐ−ｃｈＴ
ｒ６と７の基板コンタクト領域（ｎ+）、１６，１７は
ゲート電極コンタクト窓である。
のであり、相補ＭＩＳ型ゲートアレイの基本セル配置を
示したものである。図において、図１と同じ部分には同
じ符号を用いるものとする。１は基本セル領域、２はｎ
−ｃｈＴｒ４とｐ−ｃｈＴｒ６のゲート電極、３はｎ−
ｃｈＴｒ５とｐ−ｃｈＴｒ７のゲート電極、８，９，１
０はｎ−ｃｈＴｒ４と５のソース・ドレイン電極コンタ
クト窓、１１，１２，１３はｐ−ｃｈＴｒ６と７のソー
ス・ドレイン電極コンタクト窓、１４はｎ−ｃｈＴｒ４
と５の基板コンタクト領域（ｐ+）、１５はｐ−ｃｈＴ
ｒ６と７の基板コンタクト領域（ｎ+）、１６，１７は
ゲート電極コンタクト窓である。
【００１９】ｐ−ｃｈＴｒのゲート長はｎ−ｃｈＴｒの
ゲート長に比べて短くなっており、その分ｐ−ｃｈＴｒ
のコンタクト窓１１，１２，１３がｎ−ｃｈＴｒのコン
タクト窓８，９，１０より大きくなっている。これによ
り、ｐ−ｃｈＴｒの電流駆動力を増大させ、かつ、コン
タクト抵抗を低減できることにより、βRを２に近い値
に設定することができる。しかも、ｎ−ｃｈＴｒとｐ−
ｃｈＴｒの基本面積を等しくすることができるので、高
集積なセルを構成することができる。
ゲート長に比べて短くなっており、その分ｐ−ｃｈＴｒ
のコンタクト窓１１，１２，１３がｎ−ｃｈＴｒのコン
タクト窓８，９，１０より大きくなっている。これによ
り、ｐ−ｃｈＴｒの電流駆動力を増大させ、かつ、コン
タクト抵抗を低減できることにより、βRを２に近い値
に設定することができる。しかも、ｎ−ｃｈＴｒとｐ−
ｃｈＴｒの基本面積を等しくすることができるので、高
集積なセルを構成することができる。
【００２０】短チャネル化に関してはｐ−ｃｈＴｒを表
面チャネル型ゲートサイドウォール付シングルドレイン
構造とすることにより対応している。そのため、図７で
はゲート電極２，３はｎ−ｃｈＴｒではｎ型ポリシリコ
ン、ｐ−ｃｈＴｒではｐ型ポリシリコンとしている。
面チャネル型ゲートサイドウォール付シングルドレイン
構造とすることにより対応している。そのため、図７で
はゲート電極２，３はｎ−ｃｈＴｒではｎ型ポリシリコ
ン、ｐ−ｃｈＴｒではｐ型ポリシリコンとしている。
【００２１】図７は請求項２に対応した実施例を示した
ものであり、異なる大きさのコンタクト窓が存在するべ
きでない製造工程を含む場合に本発明を適応した相補Ｍ
ＩＳ型ゲートアレイの基本セル配置を示したものであ
る。図７でも図１と同じ部分に同じ符号を用い、詳細な
説明を省略する。
ものであり、異なる大きさのコンタクト窓が存在するべ
きでない製造工程を含む場合に本発明を適応した相補Ｍ
ＩＳ型ゲートアレイの基本セル配置を示したものであ
る。図７でも図１と同じ部分に同じ符号を用い、詳細な
説明を省略する。
【００２２】基本セルの面積は図３と同じであるが、コ
ンタクト窓８，９，１０，１１，１２，１３の大きさ
は、ｎ−ｃｈＴｒとｐ−ｃｈＴｒとで異なることはな
く、全て同一である。２０，２１，２２は配線１８，１
９とソース・ドレイン領域との接続に使用されているコ
ンタクト窓である。配線１９とｐ−ｃｈＴｒのソース・
ドレイン領域との接続は１本の配線１９に対するコンタ
クト窓２１，２２で示される如く、ｎ−ｃｈＴｒのソー
ス・ドレイン領域と配線１８とのコンタクト窓２０より
多数のコンタクト窓から構成されている。
ンタクト窓８，９，１０，１１，１２，１３の大きさ
は、ｎ−ｃｈＴｒとｐ−ｃｈＴｒとで異なることはな
く、全て同一である。２０，２１，２２は配線１８，１
９とソース・ドレイン領域との接続に使用されているコ
ンタクト窓である。配線１９とｐ−ｃｈＴｒのソース・
ドレイン領域との接続は１本の配線１９に対するコンタ
クト窓２１，２２で示される如く、ｎ−ｃｈＴｒのソー
ス・ドレイン領域と配線１８とのコンタクト窓２０より
多数のコンタクト窓から構成されている。
【００２３】通常のゲートアレイではソース・ドレイン
領域にコンタクト窓が複数個配置できるようになってい
るため、図７の実施例を実施するにあたっても、従来の
セルに比べてソース・ドレイン領域を大きくする必要は
ない。
領域にコンタクト窓が複数個配置できるようになってい
るため、図７の実施例を実施するにあたっても、従来の
セルに比べてソース・ドレイン領域を大きくする必要は
ない。
【００２４】図８は請求項３に対応した実施例を表わ
す。図３〜図５と同じ部分には同じ符号を用いる。Ｇ
１，Ｇ２はゲート電極、３１はｐ型シリコン基板、３２
はｎウエル領域、３３はｐ−ｃｈＴｒ領域、３４はｎ−
ｃｈＴｒ領域、３５はｐ+拡散領域、３６はｎ+拡散領
域、３７は電源ライン、３８はＧＮＤライン、３９〜４
３はコンタクト窓を示す。
す。図３〜図５と同じ部分には同じ符号を用いる。Ｇ
１，Ｇ２はゲート電極、３１はｐ型シリコン基板、３２
はｎウエル領域、３３はｐ−ｃｈＴｒ領域、３４はｎ−
ｃｈＴｒ領域、３５はｐ+拡散領域、３６はｎ+拡散領
域、３７は電源ライン、３８はＧＮＤライン、３９〜４
３はコンタクト窓を示す。
【００２５】図８では、ｐ−ｃｈＴｒ３３においてはセ
ンタコンタクト、ｎ−ｃｈＴｒにおいてはコーナーコン
タクトが設けられているが、この実施例ではｐ−ｃｈＴ
ｒにおけるコンタクト−コンタクト間距離Ｘｐがｎ−ｃ
ｈＴｒにおけるコンタクト−コンタクト間距離Ｘｎより
小さくなるように設定されている。
ンタコンタクト、ｎ−ｃｈＴｒにおいてはコーナーコン
タクトが設けられているが、この実施例ではｐ−ｃｈＴ
ｒにおけるコンタクト−コンタクト間距離Ｘｐがｎ−ｃ
ｈＴｒにおけるコンタクト−コンタクト間距離Ｘｎより
小さくなるように設定されている。
【００２６】βｐ及びβｎはそれぞれｐ−ｃｈＴｒ及び
ｎ−ｃｈＴｒの寄生抵抗と密接な関係がある。図８の実
施例においては、ｐ−ｃｈＴｒではコンタクト−コンタ
クト間距離Ｘｐが小さいことによってβｐが大きく、ｎ
−ｃｈＴｒではコンタクト−コンタクト間距離Ｘｎが大
きいことによってβｎが小さくなり、βRを１に近づけ
ることができる。その効果をデバイス、回路シミュレー
ションで見積もってみる。例えばゲート長が０．４μ
ｍ、ゲート幅が６．２μｍの場合、ｐ−ｃｈＴｒ及びｎ
−ｃｈＴｒともにコーナーコンタクトを採ったとき（Ｘ
ｐ＝Ｘｎ＝５．２μｍ）のβRが２であったとすれば、
この実施例によりＸｐ＝０、Ｘｎ＝５．２μｍとすれ
ば、βR＝１．６程度となることがシミュレーション結
果より分かった。
ｎ−ｃｈＴｒの寄生抵抗と密接な関係がある。図８の実
施例においては、ｐ−ｃｈＴｒではコンタクト−コンタ
クト間距離Ｘｐが小さいことによってβｐが大きく、ｎ
−ｃｈＴｒではコンタクト−コンタクト間距離Ｘｎが大
きいことによってβｎが小さくなり、βRを１に近づけ
ることができる。その効果をデバイス、回路シミュレー
ションで見積もってみる。例えばゲート長が０．４μ
ｍ、ゲート幅が６．２μｍの場合、ｐ−ｃｈＴｒ及びｎ
−ｃｈＴｒともにコーナーコンタクトを採ったとき（Ｘ
ｐ＝Ｘｎ＝５．２μｍ）のβRが２であったとすれば、
この実施例によりＸｐ＝０、Ｘｎ＝５．２μｍとすれ
ば、βR＝１．６程度となることがシミュレーション結
果より分かった。
【００２７】
【発明の効果】請求項１の本発明によれば、デュアルゲ
ート構造の相補ＭＩＳ型基本セルを有する半導体装置に
おいて、ｐ−ｃｈＴｒのβ値をゲート長を短くすること
及びコンタクト抵抗を低減させることにより効果的に大
きくすることができ、その結果、現状の値程度のβRの
実現を可能にし、かつｐ−ｃｈＴｒのコンタクト窓を大
きくした分はｐ−ｃｈＴｒのゲート長を短くすることに
より吸収し、無効面積を生じさせることがないので、回
路のノイズマージンを低下させることなく、高集積な半
導体装置を実現することができる。
ート構造の相補ＭＩＳ型基本セルを有する半導体装置に
おいて、ｐ−ｃｈＴｒのβ値をゲート長を短くすること
及びコンタクト抵抗を低減させることにより効果的に大
きくすることができ、その結果、現状の値程度のβRの
実現を可能にし、かつｐ−ｃｈＴｒのコンタクト窓を大
きくした分はｐ−ｃｈＴｒのゲート長を短くすることに
より吸収し、無効面積を生じさせることがないので、回
路のノイズマージンを低下させることなく、高集積な半
導体装置を実現することができる。
【００２８】請求項２の本発明よれば、製造工程におい
て異なる大きさのコンタクト窓が存在すべきでないプロ
セスを含む場合に、ｐ−ｃｈＴｒの１つのソース・ドレ
イン領域において１本の配線用金属と拡散層との接続に
使用するコンタクト窓の数をｎ−ｃｈＴｒのそれより多
くすることでｐ−ｃｈＴｒのコンタクト抵抗を低減で
き、かつ、ｎ及びｐのコンタクト窓の大きさを同じにし
てあるので、コンタクト窓の大きさが異なることによる
問題を考慮する必要もなく、高集積な半導体装置を実現
することができる。
て異なる大きさのコンタクト窓が存在すべきでないプロ
セスを含む場合に、ｐ−ｃｈＴｒの１つのソース・ドレ
イン領域において１本の配線用金属と拡散層との接続に
使用するコンタクト窓の数をｎ−ｃｈＴｒのそれより多
くすることでｐ−ｃｈＴｒのコンタクト抵抗を低減で
き、かつ、ｎ及びｐのコンタクト窓の大きさを同じにし
てあるので、コンタクト窓の大きさが異なることによる
問題を考慮する必要もなく、高集積な半導体装置を実現
することができる。
【００２９】請求項３の本発明によれば、ｐ−ｃｈＴｒ
の寄生抵抗を小さく、ｎ−ｃｈＴｒの寄生抵抗を大きく
するようにコンタクト窓のレイアウトを設定することに
より、βRを従来の値より１に近い値に設定することが
でき、集積度を確保しつつ回路のノイズマージンを向上
させた半導体装置を従来の設計技術で実現できる。
の寄生抵抗を小さく、ｎ−ｃｈＴｒの寄生抵抗を大きく
するようにコンタクト窓のレイアウトを設定することに
より、βRを従来の値より１に近い値に設定することが
でき、集積度を確保しつつ回路のノイズマージンを向上
させた半導体装置を従来の設計技術で実現できる。
【図１】提案されている従来の相補ＭＩＳ型基本セルを
示す平面図である。
示す平面図である。
【図２】相補ＭＩＳ型インバータの入出力特性を示す図
であり、実線はβRが１の場合、破線はβRが１より大き
い場合を示している。
であり、実線はβRが１の場合、破線はβRが１より大き
い場合を示している。
【図３】基本セルの従来の一例を示す平面図である。
【図４】提案中の基本セルの一例を示す平面図である。
【図５】提案中の他の基本セルの例を示す平面図であ
る。
る。
【図６】請求項１に対応した一実施例を示す平面図であ
る。
る。
【図７】請求項２に対応した一実施例を示す平面図であ
る。
る。
【図８】請求項３に対応した一実施例を示す平面図であ
る。
る。
１ 基本セル領域 ２，３，Ｇ１，Ｇ２ ゲート電極 ８，９，１０，１１，１２，１３，３７，３８，３９，
４０，４１，４２ソース・ドレイン電極コンタクト窓 １６，１７ ゲート電極コンタクト窓 １８，１９ 配線 ２０，２１，２２ 配線とソース・ドレイン領域と
の接続用コンタクト窓 ３３ ｐ−ｃｈＴｒ領域 ３４ ｎ−ｃｈＴｒ領域
４０，４１，４２ソース・ドレイン電極コンタクト窓 １６，１７ ゲート電極コンタクト窓 １８，１９ 配線 ２０，２１，２２ 配線とソース・ドレイン領域と
の接続用コンタクト窓 ３３ ｐ−ｃｈＴｒ領域 ３４ ｎ−ｃｈＴｒ領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/78 Ｈ０１Ｌ 27/08 ３２１ Ｆ 29/78 ３０１ Ｇ
Claims (3)
- 【請求項１】 ソース・ドレイン領域のコンタクト窓で
配線用金属と拡散層との間にはバリアメタル層が設けら
れ、かつｎチャネルトランジスタのゲート電極がｎ型ポ
リシリコン、ｐチャネルトランジスタのゲート電極がｐ
型ポリシリコンにて形成されているデュアルゲート構造
の相補ＭＩＳ型基本セルを有する半導体装置において、 ｐチャネルトランジスタのゲート長をｎチャネルトラン
ジスタのゲート長より短くし、かつ、ｐチャネルトラン
ジスタのソース・ドレイン領域のコンタクト窓をｎチャ
ネルトランジスタのソース・ドレイン領域のコンタクト
窓より大きくしたことを特徴とする半導体装置。 - 【請求項２】 ｐチャネルトランジスタの１つのソース
・ドレイン領域において１本の配線用金属と拡散層との
接続に使用されているコンタクト窓はｎチャネルトラン
ジスタの１つのソース・ドレイン領域において１本の配
線用金属と拡散層との接続に使用されているコンタクト
窓と同じサイズであるが数が多くなっている相補ＭＩＳ
型基本セルを有することを特徴とする半導体装置。 - 【請求項３】 ｐチャネルトランジスタにおけるソース
側のコンタクト窓とドレイン側のコンタクト窓との距離
が、ｎチャネルトランジスタにおけるソース側のコンタ
クト窓とドレイン側のコンタクト窓との距離に比べて短
くなっている相補ＭＩＳ型基本セルを有することを特徴
とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6234247A JPH07307447A (ja) | 1994-03-14 | 1994-09-02 | 半導体装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6-70140 | 1994-03-14 | ||
| JP7014094 | 1994-03-14 | ||
| JP6234247A JPH07307447A (ja) | 1994-03-14 | 1994-09-02 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07307447A true JPH07307447A (ja) | 1995-11-21 |
Family
ID=26411295
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6234247A Pending JPH07307447A (ja) | 1994-03-14 | 1994-09-02 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07307447A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6842886B2 (en) | 2002-05-31 | 2005-01-11 | Oki Electric Industry Co., Ltd. | Basic cell of gate array semiconductor device, gate array semiconductor device, and layout method for gate array semiconductor device |
| US7385233B2 (en) | 2004-09-17 | 2008-06-10 | Oki Electric Industry Co., Ltd. | Gate array integrated circuit including a unit cell basic layer having gate terminal regions allowing two contact pads to be disposed laterally |
| JP2010182939A (ja) * | 2009-02-06 | 2010-08-19 | Toshiba Corp | 半導体装置 |
| KR100979118B1 (ko) * | 2007-06-29 | 2010-08-31 | 주식회사 하이닉스반도체 | 반도체 소자 및 그의 레이아웃 방법 |
-
1994
- 1994-09-02 JP JP6234247A patent/JPH07307447A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6842886B2 (en) | 2002-05-31 | 2005-01-11 | Oki Electric Industry Co., Ltd. | Basic cell of gate array semiconductor device, gate array semiconductor device, and layout method for gate array semiconductor device |
| US7385233B2 (en) | 2004-09-17 | 2008-06-10 | Oki Electric Industry Co., Ltd. | Gate array integrated circuit including a unit cell basic layer having gate terminal regions allowing two contact pads to be disposed laterally |
| KR100979118B1 (ko) * | 2007-06-29 | 2010-08-31 | 주식회사 하이닉스반도체 | 반도체 소자 및 그의 레이아웃 방법 |
| JP2010182939A (ja) * | 2009-02-06 | 2010-08-19 | Toshiba Corp | 半導体装置 |
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