JPH07307660A - 出力バッファ回路 - Google Patents
出力バッファ回路Info
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- JPH07307660A JPH07307660A JP6097495A JP9749594A JPH07307660A JP H07307660 A JPH07307660 A JP H07307660A JP 6097495 A JP6097495 A JP 6097495A JP 9749594 A JP9749594 A JP 9749594A JP H07307660 A JPH07307660 A JP H07307660A
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- channel mos
- mos transistor
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Abstract
(57)【要約】
【目的】 使用用途に応じて電流駆動能力を最適化する
ことができ、高速かつ低ノイズで動作する出力バッファ
回路を得る。 【構成】 Ｐチャネルトランジスタ１とＮチャネルトラ
ンジスタ５とを直列接続してなるインバータを備え、半
導体装置内の内部データを外部に出力する出力バッファ
回路において、上記インバータ構成するＰチャネルトラ
ンジスタ１ゲートと接地との間に抵抗体Ｒ１が並列接続
された他のＮチャネルＭＯＳトランジスタ７を接続する
と共に、上記Ｎチャネルトランジスタ５のゲートと電源
との間に抵抗体Ｒ２が並列接続された他のＰチャネルＭ
ＯＳトランジスタ４を接続して、ページモード時に、上
記他のＰチャネルＭＯＳトランジスタ７または上記他の
ＮチャネルＭＯＳトランジスタ４を活性化させる。
ことができ、高速かつ低ノイズで動作する出力バッファ
回路を得る。 【構成】 Ｐチャネルトランジスタ１とＮチャネルトラ
ンジスタ５とを直列接続してなるインバータを備え、半
導体装置内の内部データを外部に出力する出力バッファ
回路において、上記インバータ構成するＰチャネルトラ
ンジスタ１ゲートと接地との間に抵抗体Ｒ１が並列接続
された他のＮチャネルＭＯＳトランジスタ７を接続する
と共に、上記Ｎチャネルトランジスタ５のゲートと電源
との間に抵抗体Ｒ２が並列接続された他のＰチャネルＭ
ＯＳトランジスタ４を接続して、ページモード時に、上
記他のＰチャネルＭＯＳトランジスタ７または上記他の
ＮチャネルＭＯＳトランジスタ４を活性化させる。
Description
【０００１】
【産業上の利用分野】この発明は、ＭＯＳ型集積回路に
おける出力バッファ回路に関し、特に、マスクＲＯＭ等
の出力バッファ回路に関する。
おける出力バッファ回路に関し、特に、マスクＲＯＭ等
の出力バッファ回路に関する。
【０００２】
【従来の技術】従来、ＭＯＳ型集積回路における出力バ
ッファ回路は、図１１に示すように、ドレイン端子を電
源端子３３に、ソース端子を出力端子３４に接続した第
１のトランジスタ３１と、ドレイン端子を出力端子３４
に、ソース端子をアース端子３５に接続した第２のトラ
ンジスタ３２とから構成され、上記第１のトランジスタ
３１のゲート端子には、このトランジスタをオン・オフ
する第１の入力信号ＶIN1 の入力端子３６が接続され、
上記第２のトランジスタ３２のゲート端子には、このト
ランジスタを上記第１のトランジスタ３１のオン・オフ
とは逆の関係にオフ・オンする第２の入力信号ＶIN2 の
入力端子３７が接続されている。
ッファ回路は、図１１に示すように、ドレイン端子を電
源端子３３に、ソース端子を出力端子３４に接続した第
１のトランジスタ３１と、ドレイン端子を出力端子３４
に、ソース端子をアース端子３５に接続した第２のトラ
ンジスタ３２とから構成され、上記第１のトランジスタ
３１のゲート端子には、このトランジスタをオン・オフ
する第１の入力信号ＶIN1 の入力端子３６が接続され、
上記第２のトランジスタ３２のゲート端子には、このト
ランジスタを上記第１のトランジスタ３１のオン・オフ
とは逆の関係にオフ・オンする第２の入力信号ＶIN2 の
入力端子３７が接続されている。
【０００３】ここで、上記第１および第２の入力信号Ｖ
IN1、ＶIN2により、上記第１のトランジスタ３１がオン
のときは上記第２のトランジスタ３２はオフに、上記第
１のトランジスタ３１がオフのときは上記第２のトラン
ジスタ３２はオンになり、この結果、出力端子３４に低
レベルまたは高レベルの出力信号ＶOUT を伝達してい
た。
IN1、ＶIN2により、上記第１のトランジスタ３１がオン
のときは上記第２のトランジスタ３２はオフに、上記第
１のトランジスタ３１がオフのときは上記第２のトラン
ジスタ３２はオンになり、この結果、出力端子３４に低
レベルまたは高レベルの出力信号ＶOUT を伝達してい
た。
【０００４】
【発明が解決しようとする課題】ところで、ＭＯＳ型集
積回路内における情報を外部に出力する際、ページモー
ドの場合、センスアンプ数が多く、センス期間中は他の
ノイズを抑える必要があり、また、ページモード読出時
の場合、通常の読出時に比べて速いサイクルで動かさな
ければならないので、出力バッファ回路も高速な動作が
必要となるが、上述した従来の出力バッファ回路の特性
は固定であるため、通常モードとページモードとの使用
用途に応じて電流駆動能力を最適化することができなか
った。
積回路内における情報を外部に出力する際、ページモー
ドの場合、センスアンプ数が多く、センス期間中は他の
ノイズを抑える必要があり、また、ページモード読出時
の場合、通常の読出時に比べて速いサイクルで動かさな
ければならないので、出力バッファ回路も高速な動作が
必要となるが、上述した従来の出力バッファ回路の特性
は固定であるため、通常モードとページモードとの使用
用途に応じて電流駆動能力を最適化することができなか
った。
【０００５】この発明は上述した従来例に係る問題点を
解消するためになされたもので、使用用途に応じて電流
駆動能力を最適化することができ、高速かつ低ノイズで
動作する出力バッファ回路を得ることを目的とする。
解消するためになされたもので、使用用途に応じて電流
駆動能力を最適化することができ、高速かつ低ノイズで
動作する出力バッファ回路を得ることを目的とする。
【０００６】
【課題を解決するための手段】この発明の請求項１に係
る出力バッファ回路は、ＰチャネルトランジスタとＮチ
ャネルトランジスタとを直列接続してなるインバータを
備え、半導体装置内の内部データを外部に出力する出力
バッファ回路において、上記インバータ構成するＰチャ
ネルトランジスタとＮチャネルトランジスタのゲート電
圧を使用用途に応じて切り替えることにより電流駆動能
力を最適化する制御回路を備えたことを特徴とするもの
である。
る出力バッファ回路は、ＰチャネルトランジスタとＮチ
ャネルトランジスタとを直列接続してなるインバータを
備え、半導体装置内の内部データを外部に出力する出力
バッファ回路において、上記インバータ構成するＰチャ
ネルトランジスタとＮチャネルトランジスタのゲート電
圧を使用用途に応じて切り替えることにより電流駆動能
力を最適化する制御回路を備えたことを特徴とするもの
である。
【０００７】また、請求項２に係る出力バッファ回路
は、請求項１において、上記制御回路として、上記Ｐチ
ャネルトランジスタのゲートと接地との間に抵抗体が並
列接続された他のＮチャネルＭＯＳトランジスタを接続
すると共に、上記Ｎチャネルトランジスタのゲートと電
源との間に抵抗体が並列接続された他のＰチャネルＭＯ
Ｓトランジスタを接続して、ページモード時に、上記他
のＰチャネルＭＯＳトランジスタまたは上記他のＮチャ
ネルＭＯＳトランジスタを活性化させることを特徴とす
るものである。
は、請求項１において、上記制御回路として、上記Ｐチ
ャネルトランジスタのゲートと接地との間に抵抗体が並
列接続された他のＮチャネルＭＯＳトランジスタを接続
すると共に、上記Ｎチャネルトランジスタのゲートと電
源との間に抵抗体が並列接続された他のＰチャネルＭＯ
Ｓトランジスタを接続して、ページモード時に、上記他
のＰチャネルＭＯＳトランジスタまたは上記他のＮチャ
ネルＭＯＳトランジスタを活性化させることを特徴とす
るものである。
【０００８】また、請求項３に係る出力バッファ回路
は、請求項２において、上記各抵抗体として、それぞれ
抵抗本体に対しヒューズが直列接続されていて、かつ各
トランジスタに複数並列接続してなることを特徴するも
のである。
は、請求項２において、上記各抵抗体として、それぞれ
抵抗本体に対しヒューズが直列接続されていて、かつ各
トランジスタに複数並列接続してなることを特徴するも
のである。
【０００９】また、請求項４に係る出力バッファ回路
は、請求項２において、上記各抵抗体として、それぞれ
抵抗本体に対しヒューズが直列接続されていて、かつ各
トランジスタに複数直列接続してなることを特徴するも
のである。
は、請求項２において、上記各抵抗体として、それぞれ
抵抗本体に対しヒューズが直列接続されていて、かつ各
トランジスタに複数直列接続してなることを特徴するも
のである。
【００１０】また、請求項５に係る出力バッファ回路
は、請求項１において、上記制御回路として、上記Ｐチ
ャネルトランジスタのゲートと接地との間に抵抗が並列
接続された他のＮチャネルＭＯＳトランジスタを接続す
ると共に、上記Ｎチャネルトランジスタのゲートと電源
との間に抵抗を接続し、かつ低電圧使用時に上記他のＮ
チャネルＭＯＳトランジスタを活性化させることを特徴
とするものである。
は、請求項１において、上記制御回路として、上記Ｐチ
ャネルトランジスタのゲートと接地との間に抵抗が並列
接続された他のＮチャネルＭＯＳトランジスタを接続す
ると共に、上記Ｎチャネルトランジスタのゲートと電源
との間に抵抗を接続し、かつ低電圧使用時に上記他のＮ
チャネルＭＯＳトランジスタを活性化させることを特徴
とするものである。
【００１１】また、請求項６に係る出力バッファ回路
は、請求項１において、上記制御回路として、上記Ｐチ
ャネルトランジスタのゲートと接地との間に抵抗が並列
接続された他のＮチャネルＭＯＳトランジスタを接続す
ると共に、上記Ｎチャネルトランジスタのゲートと電源
との間に抵抗が並列接続された他のＰチャネルＭＯＳト
ランジスタを接続して、電源電圧に応じて上記他のＰチ
ャネルＭＯＳトランジスタまたは上記他のＮチャネルＭ
ＯＳトランジスタを活性化させることを特徴とするもの
である。
は、請求項１において、上記制御回路として、上記Ｐチ
ャネルトランジスタのゲートと接地との間に抵抗が並列
接続された他のＮチャネルＭＯＳトランジスタを接続す
ると共に、上記Ｎチャネルトランジスタのゲートと電源
との間に抵抗が並列接続された他のＰチャネルＭＯＳト
ランジスタを接続して、電源電圧に応じて上記他のＰチ
ャネルＭＯＳトランジスタまたは上記他のＮチャネルＭ
ＯＳトランジスタを活性化させることを特徴とするもの
である。
【００１２】また、請求項７に係る出力バッファ回路
は、ＰチャネルトランジスタとＮチャネルトランジスタ
とを直列接続してなるインバータを備え、半導体装置内
の内部データを外部に出力する出力バッファ回路におい
て、上記インバータを複数設けると共に、各インバータ
を構成するＰチャネルトランジスタとＮチャネルトラン
ジスタのゲート電圧を使用用途に応じて切り替えること
により電流駆動能力を最適化する制御回路をそれぞれ備
えたことを特徴とするものである。
は、ＰチャネルトランジスタとＮチャネルトランジスタ
とを直列接続してなるインバータを備え、半導体装置内
の内部データを外部に出力する出力バッファ回路におい
て、上記インバータを複数設けると共に、各インバータ
を構成するＰチャネルトランジスタとＮチャネルトラン
ジスタのゲート電圧を使用用途に応じて切り替えること
により電流駆動能力を最適化する制御回路をそれぞれ備
えたことを特徴とするものである。
【００１３】また、請求項８に係る出力バッファ回路
は、請求項７において、上記インバータに対応してそれ
ぞれ備えられる各制御回路として、上記Ｐチャネルトラ
ンジスタのゲートと接地との間に抵抗が並列接続された
他のＮチャネルＭＯＳトランジスタを接続すると共に、
上記Ｎチャネルトランジスタのゲートと電源との間に抵
抗が並列接続された他のＰチャネルＭＯＳトランジスタ
を接続してなり、ページモード時に、上記各インバータ
を構成するＰチャネルトランジスタまたはＮチャネルＭ
ＯＳトランジスタをそれぞれ同時に活性化させることを
特徴とするものである。
は、請求項７において、上記インバータに対応してそれ
ぞれ備えられる各制御回路として、上記Ｐチャネルトラ
ンジスタのゲートと接地との間に抵抗が並列接続された
他のＮチャネルＭＯＳトランジスタを接続すると共に、
上記Ｎチャネルトランジスタのゲートと電源との間に抵
抗が並列接続された他のＰチャネルＭＯＳトランジスタ
を接続してなり、ページモード時に、上記各インバータ
を構成するＰチャネルトランジスタまたはＮチャネルＭ
ＯＳトランジスタをそれぞれ同時に活性化させることを
特徴とするものである。
【００１４】また、請求項９に係る出力バッファ回路
は、請求項７において、上記インバータに対応してそれ
ぞれ備えられる各制御回路として、上記Ｐチャネルトラ
ンジスタのゲートと接地との間に抵抗が並列接続された
他のＮチャネルＭＯＳトランジスタを接続すると共に、
上記Ｎチャネルトランジスタのゲートと電源との間に抵
抗が並列接続された他のＰチャネルＭＯＳトランジスタ
を接続してなり、電源電圧に応じて、上記各インバータ
を構成するＰチャネルトランジスタまたはＮチャネルＭ
ＯＳトランジスタをそれぞれ同時に活性化させることを
特徴とするものである。
は、請求項７において、上記インバータに対応してそれ
ぞれ備えられる各制御回路として、上記Ｐチャネルトラ
ンジスタのゲートと接地との間に抵抗が並列接続された
他のＮチャネルＭＯＳトランジスタを接続すると共に、
上記Ｎチャネルトランジスタのゲートと電源との間に抵
抗が並列接続された他のＰチャネルＭＯＳトランジスタ
を接続してなり、電源電圧に応じて、上記各インバータ
を構成するＰチャネルトランジスタまたはＮチャネルＭ
ＯＳトランジスタをそれぞれ同時に活性化させることを
特徴とするものである。
【００１５】
【作用】この発明の請求項１に係る出力バッファ回路に
おいては、ＰチャネルトランジスタとＮチャネルトラン
ジスタとを直列接続してなるインバータを備え、半導体
装置内の内部データを外部に出力する出力バッファ回路
において、制御回路により、上記インバータ構成するＰ
チャネルトランジスタとＮチャネルトランジスタのゲー
ト電圧を使用用途に応じて切り替えることにより電流駆
動能力を最適化することを可能にする。
おいては、ＰチャネルトランジスタとＮチャネルトラン
ジスタとを直列接続してなるインバータを備え、半導体
装置内の内部データを外部に出力する出力バッファ回路
において、制御回路により、上記インバータ構成するＰ
チャネルトランジスタとＮチャネルトランジスタのゲー
ト電圧を使用用途に応じて切り替えることにより電流駆
動能力を最適化することを可能にする。
【００１６】また、請求項２に係る出力バッファ回路に
おいては、請求項１において、上記制御回路として、上
記Ｐチャネルトランジスタのゲートと接地との間に抵抗
体が並列接続された他のＮチャネルＭＯＳトランジスタ
を接続すると共に、上記Ｎチャネルトランジスタのゲー
トと電源との間に抵抗体が並列接続された他のＰチャネ
ルＭＯＳトランジスタを接続して、ページモード時に、
上記他のＰチャネルＭＯＳトランジスタまたは上記他の
ＮチャネルＭＯＳトランジスタを活性化させるように構
成することにより、時定数を変化させてページモード読
出時の高速動作が可能になる。
おいては、請求項１において、上記制御回路として、上
記Ｐチャネルトランジスタのゲートと接地との間に抵抗
体が並列接続された他のＮチャネルＭＯＳトランジスタ
を接続すると共に、上記Ｎチャネルトランジスタのゲー
トと電源との間に抵抗体が並列接続された他のＰチャネ
ルＭＯＳトランジスタを接続して、ページモード時に、
上記他のＰチャネルＭＯＳトランジスタまたは上記他の
ＮチャネルＭＯＳトランジスタを活性化させるように構
成することにより、時定数を変化させてページモード読
出時の高速動作が可能になる。
【００１７】また、請求項３に係る出力バッファ回路に
おいては、請求項２において、上記各抵抗体を、それぞ
れ抵抗本体に対しヒューズが直列接続されていて、かつ
各トランジスタに複数並列接続して構成することによ
り、ヒューズを切断することによって抵抗値を調整して
時定数を変化させて電流駆動能力を制御する。
おいては、請求項２において、上記各抵抗体を、それぞ
れ抵抗本体に対しヒューズが直列接続されていて、かつ
各トランジスタに複数並列接続して構成することによ
り、ヒューズを切断することによって抵抗値を調整して
時定数を変化させて電流駆動能力を制御する。
【００１８】また、請求項４に係る出力バッファ回路に
おいては、請求項２において、上記各抵抗体を、それぞ
れ抵抗本体に対しヒューズが直列接続されていて、かつ
各トランジスタに複数直列接続して構成することによ
り、ヒューズを切断することによって抵抗値を調整して
時定数を変化させて電流駆動能力を制御する。
おいては、請求項２において、上記各抵抗体を、それぞ
れ抵抗本体に対しヒューズが直列接続されていて、かつ
各トランジスタに複数直列接続して構成することによ
り、ヒューズを切断することによって抵抗値を調整して
時定数を変化させて電流駆動能力を制御する。
【００１９】また、請求項５に係る出力バッファ回路に
おいては、請求項１において、上記制御回路として、上
記Ｐチャネルトランジスタのゲートと接地との間に抵抗
が並列接続された他のＮチャネルＭＯＳトランジスタを
接続すると共に、上記Ｎチャネルトランジスタのゲート
と電源との間に抵抗を接続し、かつ低電圧使用時に上記
他のＮチャネルＭＯＳトランジスタを活性化させるよう
に構成することにより、低電圧時と通常動作時との電流
駆動能力の制御を可能にする。
おいては、請求項１において、上記制御回路として、上
記Ｐチャネルトランジスタのゲートと接地との間に抵抗
が並列接続された他のＮチャネルＭＯＳトランジスタを
接続すると共に、上記Ｎチャネルトランジスタのゲート
と電源との間に抵抗を接続し、かつ低電圧使用時に上記
他のＮチャネルＭＯＳトランジスタを活性化させるよう
に構成することにより、低電圧時と通常動作時との電流
駆動能力の制御を可能にする。
【００２０】また、請求項６に係る出力バッファ回路に
おいては、請求項１において、上記制御回路として、上
記Ｐチャネルトランジスタのゲートと接地との間に抵抗
が並列接続された他のＮチャネルＭＯＳトランジスタを
接続すると共に、上記Ｎチャネルトランジスタのゲート
と電源との間に抵抗が並列接続された他のＰチャネルＭ
ＯＳトランジスタを接続して、電源電圧に応じて上記他
のＰチャネルＭＯＳトランジスタまたは上記他のＮチャ
ネルＭＯＳトランジスタを活性化させるように構成する
ことにより、低電圧時と通常動作時との電流駆動能力の
制御を可能にする。
おいては、請求項１において、上記制御回路として、上
記Ｐチャネルトランジスタのゲートと接地との間に抵抗
が並列接続された他のＮチャネルＭＯＳトランジスタを
接続すると共に、上記Ｎチャネルトランジスタのゲート
と電源との間に抵抗が並列接続された他のＰチャネルＭ
ＯＳトランジスタを接続して、電源電圧に応じて上記他
のＰチャネルＭＯＳトランジスタまたは上記他のＮチャ
ネルＭＯＳトランジスタを活性化させるように構成する
ことにより、低電圧時と通常動作時との電流駆動能力の
制御を可能にする。
【００２１】また、請求項７に係る出力バッファ回路に
おいては、ＰチャネルトランジスタとＮチャネルトラン
ジスタとを直列接続してなるインバータを備え、半導体
装置内の内部データを外部に出力する出力バッファ回路
において、上記インバータを複数設けると共に、各イン
バータを構成するＰチャネルトランジスタとＮチャネル
トランジスタのゲート電圧を使用用途に応じて切り替え
ることにより電流駆動能力を最適化する制御回路をそれ
ぞれ備えることにより、電流駆動能力を増大させること
が可能になる。
おいては、ＰチャネルトランジスタとＮチャネルトラン
ジスタとを直列接続してなるインバータを備え、半導体
装置内の内部データを外部に出力する出力バッファ回路
において、上記インバータを複数設けると共に、各イン
バータを構成するＰチャネルトランジスタとＮチャネル
トランジスタのゲート電圧を使用用途に応じて切り替え
ることにより電流駆動能力を最適化する制御回路をそれ
ぞれ備えることにより、電流駆動能力を増大させること
が可能になる。
【００２２】また、請求項８に係る出力バッファ回路に
おいては、請求項７において、上記インバータに対応し
てそれぞれ備えられる各制御回路として、上記Ｐチャネ
ルトランジスタのゲートと接地との間に抵抗が並列接続
された他のＮチャネルＭＯＳトランジスタを接続すると
共に、上記Ｎチャネルトランジスタのゲートと電源との
間に抵抗が並列接続された他のＰチャネルＭＯＳトラン
ジスタを接続してなり、ページモード時に、上記各イン
バータを構成するＰチャネルトランジスタまたはＮチャ
ネルＭＯＳトランジスタをそれぞれ同時に活性化させる
ように構成することにより、時定数を変化させてページ
モード読出時の高速動作が可能になり、また、電流駆動
能力を増大させることが可能になる。
おいては、請求項７において、上記インバータに対応し
てそれぞれ備えられる各制御回路として、上記Ｐチャネ
ルトランジスタのゲートと接地との間に抵抗が並列接続
された他のＮチャネルＭＯＳトランジスタを接続すると
共に、上記Ｎチャネルトランジスタのゲートと電源との
間に抵抗が並列接続された他のＰチャネルＭＯＳトラン
ジスタを接続してなり、ページモード時に、上記各イン
バータを構成するＰチャネルトランジスタまたはＮチャ
ネルＭＯＳトランジスタをそれぞれ同時に活性化させる
ように構成することにより、時定数を変化させてページ
モード読出時の高速動作が可能になり、また、電流駆動
能力を増大させることが可能になる。
【００２３】また、請求項９に係る出力バッファ回路に
おいては、請求項７において、上記インバータに対応し
てそれぞれ備えられる各制御回路として、上記Ｐチャネ
ルトランジスタのゲートと接地との間に抵抗が並列接続
された他のＮチャネルＭＯＳトランジスタを接続すると
共に、上記Ｎチャネルトランジスタのゲートと電源との
間に抵抗が並列接続された他のＰチャネルＭＯＳトラン
ジスタを接続してなり、電源電圧に応じて、上記各イン
バータを構成するＰチャネルトランジスタまたはＮチャ
ネルＭＯＳトランジスタをそれぞれ同時に活性化させる
ように構成することにより、電流駆動能力を増大させ、
かつ電源電圧に応じて低電圧時と通常動作時との電流駆
動能力の制御を可能にし、かつ電流駆動能力を増大させ
ることが可能になる。
おいては、請求項７において、上記インバータに対応し
てそれぞれ備えられる各制御回路として、上記Ｐチャネ
ルトランジスタのゲートと接地との間に抵抗が並列接続
された他のＮチャネルＭＯＳトランジスタを接続すると
共に、上記Ｎチャネルトランジスタのゲートと電源との
間に抵抗が並列接続された他のＰチャネルＭＯＳトラン
ジスタを接続してなり、電源電圧に応じて、上記各イン
バータを構成するＰチャネルトランジスタまたはＮチャ
ネルＭＯＳトランジスタをそれぞれ同時に活性化させる
ように構成することにより、電流駆動能力を増大させ、
かつ電源電圧に応じて低電圧時と通常動作時との電流駆
動能力の制御を可能にし、かつ電流駆動能力を増大させ
ることが可能になる。
【００２４】
実施例１．以下、この発明を図示実施例に基づいて詳細
に説明する。この実施例１では、出力バッファ回路がマ
スクＲＯＭに適用される場合について説明する。図１は
マスクＲＯＭの構成を示すブロック図である。図１に示
すように、このマスクＲＯＭは、アドレスバッファ２
０、アドレスデコーダ３０、メモリセル４０、センスア
ンプ５０、ラッチ回路６０、ＡＴＤ（Address Transiti
on Detection）回路７０、制御パルス発生回路８０、出
力バッファ回路９０から構成される。
に説明する。この実施例１では、出力バッファ回路がマ
スクＲＯＭに適用される場合について説明する。図１は
マスクＲＯＭの構成を示すブロック図である。図１に示
すように、このマスクＲＯＭは、アドレスバッファ２
０、アドレスデコーダ３０、メモリセル４０、センスア
ンプ５０、ラッチ回路６０、ＡＴＤ（Address Transiti
on Detection）回路７０、制御パルス発生回路８０、出
力バッファ回路９０から構成される。
【００２５】ＡＴＤ回路７０を用いるＡＴＤ方式は、ア
ドレス変化点を検出することにより、アクセス時間の短
縮化、消費電流の低減に用いられる方式である。図１の
アドレスバッファ２０から出力されたアドレス信号の変
化点を検出し、ＡＴＤ回路７０でＡＴＤパルスをつく
り、制御パルス発生回路８０でセンスアンプ５０及び出
力バッファ回路９０を制御するパルスを発生させるよう
になされている。
ドレス変化点を検出することにより、アクセス時間の短
縮化、消費電流の低減に用いられる方式である。図１の
アドレスバッファ２０から出力されたアドレス信号の変
化点を検出し、ＡＴＤ回路７０でＡＴＤパルスをつく
り、制御パルス発生回路８０でセンスアンプ５０及び出
力バッファ回路９０を制御するパルスを発生させるよう
になされている。
【００２６】図２は実施例１による出力バッファ回路の
構成を示す回路図である。図２の出力バッファ回路は、
ＰチャネルＭＯＳトランジスタ１、２、３、４、Ｎチャ
ネルＭＯＳトランジスタ５、６、７、８、ＮＯＲゲート
９、ＮＡＮＤゲート１０、インバータ１１、抵抗Ｒ１、
Ｒ２からなる。電源と接地間に直列に接続されたＰチャ
ネルＭＯＳトランジスタ１とＮチャネルＭＯＳトランジ
スタ５の接続点を出力端子１３とし、電源端子１４には
電源電位ＶCCが与えられ、接地端子１５には接地電位が
与えられる。
構成を示す回路図である。図２の出力バッファ回路は、
ＰチャネルＭＯＳトランジスタ１、２、３、４、Ｎチャ
ネルＭＯＳトランジスタ５、６、７、８、ＮＯＲゲート
９、ＮＡＮＤゲート１０、インバータ１１、抵抗Ｒ１、
Ｒ２からなる。電源と接地間に直列に接続されたＰチャ
ネルＭＯＳトランジスタ１とＮチャネルＭＯＳトランジ
スタ５の接続点を出力端子１３とし、電源端子１４には
電源電位ＶCCが与えられ、接地端子１５には接地電位が
与えられる。
【００２７】上記ＰチャネルＭＯＳトランジスタ１のゲ
ートと電源との間には、ＰチャネルＭＯＳトランジスタ
２が接続され、ゲートと接地との間には、ＮチャネルＭ
ＯＳトランジスタ７と、抵抗Ｒ１が並列に接続されたＮ
チャネルＭＯＳトランジスタ８が接続されている。ま
た、上記ＮチャネルＭＯＳトランジスタ５のゲートと電
源との間には、ＰチャネルＭＯＳトランジスタ３と、抵
抗Ｒ２が並列に接続されたＰチャネルＭＯＳトランジス
タ４が接続され、ゲートと接地間ではＮチャネルＭＯＳ
トランジスタ６が接続されている。
ートと電源との間には、ＰチャネルＭＯＳトランジスタ
２が接続され、ゲートと接地との間には、ＮチャネルＭ
ＯＳトランジスタ７と、抵抗Ｒ１が並列に接続されたＮ
チャネルＭＯＳトランジスタ８が接続されている。ま
た、上記ＮチャネルＭＯＳトランジスタ５のゲートと電
源との間には、ＰチャネルＭＯＳトランジスタ３と、抵
抗Ｒ２が並列に接続されたＰチャネルＭＯＳトランジス
タ４が接続され、ゲートと接地間ではＮチャネルＭＯＳ
トランジスタ６が接続されている。
【００２８】上記ＰチャネルＭＯＳトランジスタ２とＮ
チャネルＭＯＳトランジスタ８を駆動するＮＯＲゲート
９およびＰチャネルＭＯＳトランジスタ３とＮチャネル
ＭＯＳトランジスタ６を駆動するＮＡＮＤゲート１０の
一方の入力端子には、インバータ１１を介して内部デー
タ信号Ｄinが与えられる。また、上記ＮＯＲゲート９の
他方の入力端子には出力制御信号の反転信号バーＯＥが
与えられ、上記ＮＡＮＤゲート１０の他方の入力端子に
は出力制御信号ＯＥが与えられる。さらに、上記Ｐチャ
ネルＭＯＳトランジスタ７のゲートには出力能力ＵＰ信
号ＯＵが与えられ、上記ＮチャネルＭＯＳトランジスタ
４のゲートには出力能力ＵＰ信号の反転信号バーＯＵが
与えられる。
チャネルＭＯＳトランジスタ８を駆動するＮＯＲゲート
９およびＰチャネルＭＯＳトランジスタ３とＮチャネル
ＭＯＳトランジスタ６を駆動するＮＡＮＤゲート１０の
一方の入力端子には、インバータ１１を介して内部デー
タ信号Ｄinが与えられる。また、上記ＮＯＲゲート９の
他方の入力端子には出力制御信号の反転信号バーＯＥが
与えられ、上記ＮＡＮＤゲート１０の他方の入力端子に
は出力制御信号ＯＥが与えられる。さらに、上記Ｐチャ
ネルＭＯＳトランジスタ７のゲートには出力能力ＵＰ信
号ＯＵが与えられ、上記ＮチャネルＭＯＳトランジスタ
４のゲートには出力能力ＵＰ信号の反転信号バーＯＵが
与えられる。
【００２９】次に、図２に示す出力バッファ回路の動作
を図３に示すタイミングチャートを用いて説明する。ま
ず、アドレス変化時に、ＡＴＤ回路７０によりＡＴＤパ
ルスが発生し、そのＡＴＤパルスから制御パルス発生回
路８０によって出力制御信号ＯＥおよび出力能力ＵＰ信
号ＯＵを発生する。上記ＡＴＤパルスの立下がりからセ
ンスラッチパルスの立下がりまでのセンスアンプ動作中
は、上記出力制御信号ＯＥおよびバーＯＥは“Ｌ”およ
び“Ｈ”とし、出力能力ＵＰ信号ＯＵおよびバーＯＵは
ＡＴＤパルスの立下がりからページアドレスが切り換わ
るまで“Ｌ”および“Ｈ”とする。また、ページモード
読出時には、速いサイクルで出力バッファを動かす必要
があるため、上記出力能力ＵＰ信号ＯＵおよびバーＯＵ
を“Ｈ”および“Ｌ”とすることにより、図２に示すＰ
チャネルＭＯＳトランジスタ１およびＮチャネルＭＯＳ
トランジスタ５の電流駆動能力を制御するようになされ
ている。
を図３に示すタイミングチャートを用いて説明する。ま
ず、アドレス変化時に、ＡＴＤ回路７０によりＡＴＤパ
ルスが発生し、そのＡＴＤパルスから制御パルス発生回
路８０によって出力制御信号ＯＥおよび出力能力ＵＰ信
号ＯＵを発生する。上記ＡＴＤパルスの立下がりからセ
ンスラッチパルスの立下がりまでのセンスアンプ動作中
は、上記出力制御信号ＯＥおよびバーＯＥは“Ｌ”およ
び“Ｈ”とし、出力能力ＵＰ信号ＯＵおよびバーＯＵは
ＡＴＤパルスの立下がりからページアドレスが切り換わ
るまで“Ｌ”および“Ｈ”とする。また、ページモード
読出時には、速いサイクルで出力バッファを動かす必要
があるため、上記出力能力ＵＰ信号ＯＵおよびバーＯＵ
を“Ｈ”および“Ｌ”とすることにより、図２に示すＰ
チャネルＭＯＳトランジスタ１およびＮチャネルＭＯＳ
トランジスタ５の電流駆動能力を制御するようになされ
ている。
【００３０】今、図２において、入力端子１２に与えら
れる内部データ信号Ｄinが“Ｈ”のとき、ＮＯＲゲート
９、ＮＡＮＤゲート１０の出力は共に“Ｈ”となり、Ｎ
チャネルＭＯＳトランジスタ６、８は共にＯＮする。そ
の際、ページモード読出時は、出力能力ＵＰ信号ＯＵが
“Ｈ”であることから、ＮチャネルＭＯＳトランジスタ
７もＯＮし、ＰチャネルＭＯＳトランジスタ１、Ｎチャ
ネルＭＯＳトランジスタ５のゲートは共に“Ｌ”とな
る。その結果、ＰチャネルＭＯＳトランジスタ１はＯ
Ｎ、ＮチャネルＭＯＳトランジスタ５はＯＦＦし、出力
端子１３には“Ｈ”の出力データＤOUT が出力される。
れる内部データ信号Ｄinが“Ｈ”のとき、ＮＯＲゲート
９、ＮＡＮＤゲート１０の出力は共に“Ｈ”となり、Ｎ
チャネルＭＯＳトランジスタ６、８は共にＯＮする。そ
の際、ページモード読出時は、出力能力ＵＰ信号ＯＵが
“Ｈ”であることから、ＮチャネルＭＯＳトランジスタ
７もＯＮし、ＰチャネルＭＯＳトランジスタ１、Ｎチャ
ネルＭＯＳトランジスタ５のゲートは共に“Ｌ”とな
る。その結果、ＰチャネルＭＯＳトランジスタ１はＯ
Ｎ、ＮチャネルＭＯＳトランジスタ５はＯＦＦし、出力
端子１３には“Ｈ”の出力データＤOUT が出力される。
【００３１】同様にして、内部データ信号Ｄinが“Ｌ”
のとき、ＮＯＲゲート９、ＮＡＮＤゲート１０の出力は
共に“Ｌ”となり、ＰチャネルＭＯＳトランジスタ２、
３はＯＮし、出力能力ＵＰ信号ＯＵが“Ｈ”であること
から、ＰチャネルＭＯＳトランジスタ４もＯＮとなる。
その結果、ＰチャネルＭＯＳトランジスタ１はＯＦＦ、
ＮチャネルＭＯＳトランジスタ５はＯＮし、出力端子１
３には“Ｌ”レベルの出力データＤout が出力される。
のとき、ＮＯＲゲート９、ＮＡＮＤゲート１０の出力は
共に“Ｌ”となり、ＰチャネルＭＯＳトランジスタ２、
３はＯＮし、出力能力ＵＰ信号ＯＵが“Ｈ”であること
から、ＰチャネルＭＯＳトランジスタ４もＯＮとなる。
その結果、ＰチャネルＭＯＳトランジスタ１はＯＦＦ、
ＮチャネルＭＯＳトランジスタ５はＯＮし、出力端子１
３には“Ｌ”レベルの出力データＤout が出力される。
【００３２】このとき、ＰチャネルＭＯＳトランジスタ
１およびＮチャネルＭＯＳトランジスタ５の駆動信号の
立上がり及び立下がり時間は抵抗Ｒ１及びＲ２と浮遊容
量とによる時定数により決まるため、ページモード読出
時のように速いサイクルで動かすときには、Ｐチャネル
ＭＯＳトランジスタ４およびＮチャネルＭＯＳトランジ
スタ７をＯＮさせることにより、抵抗を低減し、立上が
り及び立下がり時間を速くすることができる。よって、
出力能力ＵＰ信号ＯＵにより、ページモード読出時には
低ノイズでかつ高速動作が可能になる。
１およびＮチャネルＭＯＳトランジスタ５の駆動信号の
立上がり及び立下がり時間は抵抗Ｒ１及びＲ２と浮遊容
量とによる時定数により決まるため、ページモード読出
時のように速いサイクルで動かすときには、Ｐチャネル
ＭＯＳトランジスタ４およびＮチャネルＭＯＳトランジ
スタ７をＯＮさせることにより、抵抗を低減し、立上が
り及び立下がり時間を速くすることができる。よって、
出力能力ＵＰ信号ＯＵにより、ページモード読出時には
低ノイズでかつ高速動作が可能になる。
【００３３】実施例２．次に、図４は実施例２に係る出
力バッファ回路の構成を示す回路図である。図４に示さ
れるように、図２における抵抗Ｒ１に対し、さらに、抵
抗Ｒ３をそれぞれヒューズＨ１、Ｈ３を用いて並列に接
続し、同様に、抵抗Ｒ２にも抵抗Ｒ４をそれぞれヒュー
ズＨ２、Ｈ４を用いて並列に接続している。
力バッファ回路の構成を示す回路図である。図４に示さ
れるように、図２における抵抗Ｒ１に対し、さらに、抵
抗Ｒ３をそれぞれヒューズＨ１、Ｈ３を用いて並列に接
続し、同様に、抵抗Ｒ２にも抵抗Ｒ４をそれぞれヒュー
ズＨ２、Ｈ４を用いて並列に接続している。
【００３４】図４に示す出力バッファ回路の動作は、図
２の出力バッファ回路の動作と同様であるが、この場
合、ヒューズＨ１ないしＨ４の切断によって、抵抗値を
調節することができ、時定数を変化させて電流駆動能力
を制御することができる。
２の出力バッファ回路の動作と同様であるが、この場
合、ヒューズＨ１ないしＨ４の切断によって、抵抗値を
調節することができ、時定数を変化させて電流駆動能力
を制御することができる。
【００３５】実施例３．次に、図５は実施例３に係る出
力バッファ回路の構成を示す回路図である。図５に示す
出力バッファ回路は、図４における抵抗Ｒ１、Ｒ３およ
びＲ２、Ｒ４を直列に接続した回路である。
力バッファ回路の構成を示す回路図である。図５に示す
出力バッファ回路は、図４における抵抗Ｒ１、Ｒ３およ
びＲ２、Ｒ４を直列に接続した回路である。
【００３６】図５に示す出力バッファ回路の動作は、図
２の出力バッファ回路の動作と同様であるが、この場
合、実施例２と同様に、ヒューズＨ１ないしＨ４の切断
によって抵抗値を調節することができ、時定数を変化さ
せて電流駆動能力を制御することができる。
２の出力バッファ回路の動作と同様であるが、この場
合、実施例２と同様に、ヒューズＨ１ないしＨ４の切断
によって抵抗値を調節することができ、時定数を変化さ
せて電流駆動能力を制御することができる。
【００３７】実施例４．次に、図６は実施例４に係る出
力バッファ回路の構成を示す回路図である。図４に示す
出力バッファ回路は、図２におけるＮチャネルＭＯＳト
ランジスタ７を制御する出力能力ＵＰ信号ＯＵをヒュー
ズラッチ回路の出力で構成したものである。なお、低電
圧で使用した場合、インバータを構成するＮチャネルＭ
ＯＳトランジスタ５に対し、ＰチャネルＭＯＳトランジ
スタ１は電流駆動能力が低くなるので、電流駆動能力の
平衡を保つためにＰチャネルＭＯＳトランジスタ１に対
応するＮチャネルＭＯＳトランジスタ７のみに対しヒュ
ーズラッチ回路を設けている。上記ヒューズラッチ回路
としては、コンデンサＣ１とヒューズ２４、インバータ
２１とＰチャネルＭＯＳトランジスタ２３、コンデンサ
Ｃ２によるラッチ回路、インバータ２１により構成され
る。
力バッファ回路の構成を示す回路図である。図４に示す
出力バッファ回路は、図２におけるＮチャネルＭＯＳト
ランジスタ７を制御する出力能力ＵＰ信号ＯＵをヒュー
ズラッチ回路の出力で構成したものである。なお、低電
圧で使用した場合、インバータを構成するＮチャネルＭ
ＯＳトランジスタ５に対し、ＰチャネルＭＯＳトランジ
スタ１は電流駆動能力が低くなるので、電流駆動能力の
平衡を保つためにＰチャネルＭＯＳトランジスタ１に対
応するＮチャネルＭＯＳトランジスタ７のみに対しヒュ
ーズラッチ回路を設けている。上記ヒューズラッチ回路
としては、コンデンサＣ１とヒューズ２４、インバータ
２１とＰチャネルＭＯＳトランジスタ２３、コンデンサ
Ｃ２によるラッチ回路、インバータ２１により構成され
る。
【００３８】今、図６において、ヒューズカットしない
場合は、インバータ２２の入力は“Ｌ”となり、“Ｈ”
がラッチされ、インバータ２１の出力は“Ｌ”となり、
ＮチャネルＭＯＳトランジスタ７はＯＦＦする。ヒュー
ズカットした場合は、コンデンサＣ１の容量結合によ
り、インバータ２２の入力は“Ｈ”となり、“Ｌ”がラ
ッチされ、インバータ２１の出力は“Ｈ”となり、Ｎチ
ャネルＭＯＳトランジスタ７はＯＮする。
場合は、インバータ２２の入力は“Ｌ”となり、“Ｈ”
がラッチされ、インバータ２１の出力は“Ｌ”となり、
ＮチャネルＭＯＳトランジスタ７はＯＦＦする。ヒュー
ズカットした場合は、コンデンサＣ１の容量結合によ
り、インバータ２２の入力は“Ｈ”となり、“Ｌ”がラ
ッチされ、インバータ２１の出力は“Ｈ”となり、Ｎチ
ャネルＭＯＳトランジスタ７はＯＮする。
【００３９】低電圧で使用すると、“Ｈ”→“Ｌ”にな
る放電時間に比べ、“Ｌ”→“Ｈ”になる充電時間の方
が遅くなることから、ＰチャネルＭＯＳトランジスタ１
の駆動能力を上げることが必要になる。内部データ信号
Ｄinが“Ｈ”のとき、ＮＯＲゲート１０の出力は“Ｈ”
となり、ＮチャネルＭＯＳトランジスタ６、８はＯＮ
し、低電圧時にはヒューズ２４をカットすることで、Ｎ
チャネルＭＯＳトランジスタ７をＯＮさせる。
る放電時間に比べ、“Ｌ”→“Ｈ”になる充電時間の方
が遅くなることから、ＰチャネルＭＯＳトランジスタ１
の駆動能力を上げることが必要になる。内部データ信号
Ｄinが“Ｈ”のとき、ＮＯＲゲート１０の出力は“Ｈ”
となり、ＮチャネルＭＯＳトランジスタ６、８はＯＮ
し、低電圧時にはヒューズ２４をカットすることで、Ｎ
チャネルＭＯＳトランジスタ７をＯＮさせる。
【００４０】その結果、ＰチャネルＭＯＳトランジスタ
１がＯＮし、出力データＤout には“Ｈ”が出力され
る。このとき、ＰトランジスタＭＯＳトランジスタ１の
駆動信号の立上り時間は抵抗Ｒ１と浮遊容量によるもの
であるが、ＮチャネルＭＯＳトランジスタ７をＯＮさせ
ることにより、抵抗を低減し、立上がり時間を速くして
いる。よって、低電圧時と通常動作時で駆動能力の制御
が可能になる。
１がＯＮし、出力データＤout には“Ｈ”が出力され
る。このとき、ＰトランジスタＭＯＳトランジスタ１の
駆動信号の立上り時間は抵抗Ｒ１と浮遊容量によるもの
であるが、ＮチャネルＭＯＳトランジスタ７をＯＮさせ
ることにより、抵抗を低減し、立上がり時間を速くして
いる。よって、低電圧時と通常動作時で駆動能力の制御
が可能になる。
【００４１】実施例５．次に、図７は実施例５に係る出
力バッファ回路の構成を示す回路図である。図５に示す
出力バッファ回路は、図２におけるＰチャネルＭＯＳト
ランジスタ４およびＮチャネルＭＯＳトランジスタ７を
制御する出力能力ＵＰ信号ＯＵおよびバーＯＵを電圧セ
ンス信号ＶＳおよびバーＶＳによる制御にしたものであ
る。
力バッファ回路の構成を示す回路図である。図５に示す
出力バッファ回路は、図２におけるＰチャネルＭＯＳト
ランジスタ４およびＮチャネルＭＯＳトランジスタ７を
制御する出力能力ＵＰ信号ＯＵおよびバーＯＵを電圧セ
ンス信号ＶＳおよびバーＶＳによる制御にしたものであ
る。
【００４２】電圧センス信号ＶＳおよびバーＶＳは図示
しない電圧センス回路より発生されるもので、ある一定
電圧以下の場合に、電圧センス信号ＶＳおよびバーＶＳ
が“Ｈ”および“Ｌ”となるようにする。図８に示され
るように、電圧センスレベルを図示のごとく設定した場
合、電源電圧が電圧センスレベル以下では、電圧センス
信号ＶＳは“Ｈ”となり、Ａ点で電圧センスレベルの電
圧以上になると“Ｌ”になるようにする。電圧センス信
号ＶＳおよびバーＶＳが“Ｈ”および“Ｌ”となること
で、ＰチャネルＭＯＳトランジスタ４およびＮチャネル
ＭＯＳトランジスタ７がＯＮし、ＰチャネルＭＯＳトラ
ンジスタ１およびＮチャネルＭＯＳトランジスタ５の駆
動信号の立上がり、立下がり時間を速くすることができ
る。これにより、低電圧時と通常動作時の駆動能力を電
圧センス信号ＶＳおよびバーＶＳによる制御で切り換え
ることができる。
しない電圧センス回路より発生されるもので、ある一定
電圧以下の場合に、電圧センス信号ＶＳおよびバーＶＳ
が“Ｈ”および“Ｌ”となるようにする。図８に示され
るように、電圧センスレベルを図示のごとく設定した場
合、電源電圧が電圧センスレベル以下では、電圧センス
信号ＶＳは“Ｈ”となり、Ａ点で電圧センスレベルの電
圧以上になると“Ｌ”になるようにする。電圧センス信
号ＶＳおよびバーＶＳが“Ｈ”および“Ｌ”となること
で、ＰチャネルＭＯＳトランジスタ４およびＮチャネル
ＭＯＳトランジスタ７がＯＮし、ＰチャネルＭＯＳトラ
ンジスタ１およびＮチャネルＭＯＳトランジスタ５の駆
動信号の立上がり、立下がり時間を速くすることができ
る。これにより、低電圧時と通常動作時の駆動能力を電
圧センス信号ＶＳおよびバーＶＳによる制御で切り換え
ることができる。
【００４３】実施例６．図９は実施例６に係る出力バッ
ファ回路の構成を示す回路図である。図９に示す出力バ
ッファ回路では、図２に示される出力バッファ回路対
し、ＰチャネルＭＯＳトランジスタ１６およびＮチャネ
ルＭＯＳトランジスタ１７でなるインバータと、Ｐチャ
ネルＭＯＳトランジスタ１のゲート部回路Ｂと同様な回
路ＢをＰチャネルＭＯＳトランジスタ１６にも備えると
共に、ＮチャネルＭＯＳトランジスタ５のゲート部回路
Ｃと同様な回路ＣをＮチャネルＭＯＳトランジスタ１７
にも備え、かつＮＯＲゲート１４及びＮＡＮＤゲート１
５が加えられており、ＰチャネルＭＯＳトランジスタ１
とＮチャネルＭＯＳトランジスタ５の接続点およびＰチ
ャネルＭＯＳトランジスタ１６とＮチャネルトランジス
タ１７との接続点を接続して出力端子１３としている。
また、ＮＯＲゲート１４の入力端子にはインバータ１１
を介した内部データ信号Ｄin、出力制御信号の反転信号
バーＯＥ、出力能力ＵＰ信号の反転信号バーＯＵが与え
ら、ＮＯＲゲート１５の入力端子にはインバータ１１を
介した内部データ信号Ｄin、出力制御信号ＯＥ、出力能
力ＵＰ信号ＯＵが与えられる。
ファ回路の構成を示す回路図である。図９に示す出力バ
ッファ回路では、図２に示される出力バッファ回路対
し、ＰチャネルＭＯＳトランジスタ１６およびＮチャネ
ルＭＯＳトランジスタ１７でなるインバータと、Ｐチャ
ネルＭＯＳトランジスタ１のゲート部回路Ｂと同様な回
路ＢをＰチャネルＭＯＳトランジスタ１６にも備えると
共に、ＮチャネルＭＯＳトランジスタ５のゲート部回路
Ｃと同様な回路ＣをＮチャネルＭＯＳトランジスタ１７
にも備え、かつＮＯＲゲート１４及びＮＡＮＤゲート１
５が加えられており、ＰチャネルＭＯＳトランジスタ１
とＮチャネルＭＯＳトランジスタ５の接続点およびＰチ
ャネルＭＯＳトランジスタ１６とＮチャネルトランジス
タ１７との接続点を接続して出力端子１３としている。
また、ＮＯＲゲート１４の入力端子にはインバータ１１
を介した内部データ信号Ｄin、出力制御信号の反転信号
バーＯＥ、出力能力ＵＰ信号の反転信号バーＯＵが与え
ら、ＮＯＲゲート１５の入力端子にはインバータ１１を
介した内部データ信号Ｄin、出力制御信号ＯＥ、出力能
力ＵＰ信号ＯＵが与えられる。
【００４４】すなわち、図９に示す出力バッファ回路
は、インバータを複数設けると共に、各インバータを構
成するＰチャネルトランジスタ１、１６とＮチャネルト
ランジスタ５、１７のゲート電圧を使用用途に応じて切
り替えることにより電流駆動能力を最適化する制御回路
をそれぞれ備えることにより、電流駆動能力を増大させ
るようにしている。
は、インバータを複数設けると共に、各インバータを構
成するＰチャネルトランジスタ１、１６とＮチャネルト
ランジスタ５、１７のゲート電圧を使用用途に応じて切
り替えることにより電流駆動能力を最適化する制御回路
をそれぞれ備えることにより、電流駆動能力を増大させ
るようにしている。
【００４５】今、図９において、通常の読出時は、出力
能力ＵＰ信号ＯＵおよびバーＯＵは、それぞれ“Ｈ”お
よび“Ｌ”レベルとなるが、図２の出力バッファ回路と
同様に、ページモードの場合は、出力能力ＵＰ信号ＯＵ
およびバーＯＵは、それぞれ“Ｌ”および“Ｈ”とな
る。このとき、出力制御信号ＯＥおよびバーＯＥをそれ
ぞれ“Ｌ”レベルおよび“Ｈ”レベルとし、内部データ
信号Ｄinが“Ｈ”レベルのとき、ＮＯＲゲート９、１
４、ＮＡＮＤゲート１０、１５の出力はすべて“Ｈ”レ
ベルとなる。よって、図２で示される出力バッファ回路
の動作と同様に、ＰチャネルＭＯＳトランジスタ１、１
６がＯＮし、ＮチャネルＭＯＳトランジスタ５、１７が
ＯＦＦする。その結果、出力端子１３は“Ｈ”レベルの
出力データＤout を出力する。
能力ＵＰ信号ＯＵおよびバーＯＵは、それぞれ“Ｈ”お
よび“Ｌ”レベルとなるが、図２の出力バッファ回路と
同様に、ページモードの場合は、出力能力ＵＰ信号ＯＵ
およびバーＯＵは、それぞれ“Ｌ”および“Ｈ”とな
る。このとき、出力制御信号ＯＥおよびバーＯＥをそれ
ぞれ“Ｌ”レベルおよび“Ｈ”レベルとし、内部データ
信号Ｄinが“Ｈ”レベルのとき、ＮＯＲゲート９、１
４、ＮＡＮＤゲート１０、１５の出力はすべて“Ｈ”レ
ベルとなる。よって、図２で示される出力バッファ回路
の動作と同様に、ＰチャネルＭＯＳトランジスタ１、１
６がＯＮし、ＮチャネルＭＯＳトランジスタ５、１７が
ＯＦＦする。その結果、出力端子１３は“Ｈ”レベルの
出力データＤout を出力する。
【００４６】同様に、内部データ信号Ｄinが“Ｌ”レベ
ルの場合、ＮＯＲゲート９、１４、ＮＡＮＤゲート１
０、１５の出力はすべて“Ｌ”レベルとなり、Ｐチャネ
ルＭＯＳトランジスタ１、１６がＯＦＦとなり、Ｎチャ
ネルＭＯＳトランジスタ５、１７がＯＮする。その結
果、出力端子１３は“Ｌ”レベルの出力データＤout を
出力する。
ルの場合、ＮＯＲゲート９、１４、ＮＡＮＤゲート１
０、１５の出力はすべて“Ｌ”レベルとなり、Ｐチャネ
ルＭＯＳトランジスタ１、１６がＯＦＦとなり、Ｎチャ
ネルＭＯＳトランジスタ５、１７がＯＮする。その結
果、出力端子１３は“Ｌ”レベルの出力データＤout を
出力する。
【００４７】本実施例６では、ＰチャネルＭＯＳトラン
ジスタ１、１６あるいはＮチャネルＭＯＳトランジスタ
５、１７を同時にＯＮさせることにより、駆動能力を上
げている。通常の読出時、出力能力ＵＰ信号ＯＵおよび
バーＯＵがそれぞれ“Ｈ”および“Ｌ”レベルのとき
は、ＮＯＲゲート１４、ＮＡＮＤゲート１５の出力は、
内部データ信号Ｄinおよび出力制御信号ＯＥおよびバー
ＯＥが“Ｈ”および“Ｌ”レベルのいずれであっても
“Ｌ”および“Ｈ”レベルとなる。そのため、Ｐチャネ
ルＭＯＳトランジスタ１６、ＮチャネルＭＯＳトランジ
スタ１７のゲート入力は、常に“Ｈ”レベルおよび
“Ｌ”レベルとなり、ＰチャネルＭＯＳトランジスタ１
６、ＮチャネルＭＯＳトランジスタ１７は常にＯＦＦす
る。このときの動作は、図２の出力バッファ回路におけ
る動作と同様である。
ジスタ１、１６あるいはＮチャネルＭＯＳトランジスタ
５、１７を同時にＯＮさせることにより、駆動能力を上
げている。通常の読出時、出力能力ＵＰ信号ＯＵおよび
バーＯＵがそれぞれ“Ｈ”および“Ｌ”レベルのとき
は、ＮＯＲゲート１４、ＮＡＮＤゲート１５の出力は、
内部データ信号Ｄinおよび出力制御信号ＯＥおよびバー
ＯＥが“Ｈ”および“Ｌ”レベルのいずれであっても
“Ｌ”および“Ｈ”レベルとなる。そのため、Ｐチャネ
ルＭＯＳトランジスタ１６、ＮチャネルＭＯＳトランジ
スタ１７のゲート入力は、常に“Ｈ”レベルおよび
“Ｌ”レベルとなり、ＰチャネルＭＯＳトランジスタ１
６、ＮチャネルＭＯＳトランジスタ１７は常にＯＦＦす
る。このときの動作は、図２の出力バッファ回路におけ
る動作と同様である。
【００４８】実施例７．図１０は実施例７に係る出力バ
ッファ回路の構成を示す回路図である。図１０に示す出
力バッファ回路は、図９に示される出力バッファ回路に
おいて、ＰチャネルＭＯＳトランジスタ４およびＮチャ
ネルＭＯＳトランジスタ７を制御する出力能力ＵＰ信号
ＯＵおよびバーＯＵを電圧センス信号ＶＳおよびバーＶ
Ｓによって制御するようにしたものである。
ッファ回路の構成を示す回路図である。図１０に示す出
力バッファ回路は、図９に示される出力バッファ回路に
おいて、ＰチャネルＭＯＳトランジスタ４およびＮチャ
ネルＭＯＳトランジスタ７を制御する出力能力ＵＰ信号
ＯＵおよびバーＯＵを電圧センス信号ＶＳおよびバーＶ
Ｓによって制御するようにしたものである。
【００４９】図示しない電圧センス回路により、ある電
圧センスレベル以下のときは電圧センス信号ＶＳおよび
バーＶＳが“Ｈ”および“Ｌ”となるようにし、Ｎチャ
ネルＭＯＳトランジスタ７およびＰチャネルＭＯＳトラ
ンジスタ４をＯＮさせるようにする。
圧センスレベル以下のときは電圧センス信号ＶＳおよび
バーＶＳが“Ｈ”および“Ｌ”となるようにし、Ｎチャ
ネルＭＯＳトランジスタ７およびＰチャネルＭＯＳトラ
ンジスタ４をＯＮさせるようにする。
【００５０】図１０に示す出力バッファ回路の動作は、
図９における出力バッファ回路と同様である。よって、
ある電圧以下では、ＰチャネルＭＯＳトランジスタ１、
１６およびＮチャネルＭＯＳトランジスタ５、１７の駆
動信号の立上がり、立下がり時間を速くし、さらに、Ｐ
チャネルＭＯＳトランジスタ１、１６およびＮチャネル
ＭＯＳトランジスタ５、１７を同時にＯＮさせることに
より、駆動能力を上げることができる。
図９における出力バッファ回路と同様である。よって、
ある電圧以下では、ＰチャネルＭＯＳトランジスタ１、
１６およびＮチャネルＭＯＳトランジスタ５、１７の駆
動信号の立上がり、立下がり時間を速くし、さらに、Ｐ
チャネルＭＯＳトランジスタ１、１６およびＮチャネル
ＭＯＳトランジスタ５、１７を同時にＯＮさせることに
より、駆動能力を上げることができる。
【００５１】
【発明の効果】以上のように、この発明の請求項１によ
れば、ＰチャネルトランジスタとＮチャネルトランジス
タとを直列接続してなるインバータを備え、半導体装置
内の内部データを外部に出力する出力バッファ回路にお
いて、制御回路を備えて、上記インバータ構成するＰチ
ャネルトランジスタとＮチャネルトランジスタのゲート
電圧を使用用途に応じて切り替えるようにしたので、電
流駆動能力を最適化することができるという効果があ
る。
れば、ＰチャネルトランジスタとＮチャネルトランジス
タとを直列接続してなるインバータを備え、半導体装置
内の内部データを外部に出力する出力バッファ回路にお
いて、制御回路を備えて、上記インバータ構成するＰチ
ャネルトランジスタとＮチャネルトランジスタのゲート
電圧を使用用途に応じて切り替えるようにしたので、電
流駆動能力を最適化することができるという効果があ
る。
【００５２】また、請求項２によれば、請求項１におい
て、上記制御回路として、上記Ｐチャネルトランジスタ
のゲートと接地との間に抵抗体が並列接続された他のＮ
チャネルＭＯＳトランジスタを接続すると共に、上記Ｎ
チャネルトランジスタのゲートと電源との間に抵抗体が
並列接続された他のＰチャネルＭＯＳトランジスタを接
続して、ページモード時に、上記他のＰチャネルＭＯＳ
トランジスタまたは上記他のＮチャネルＭＯＳトランジ
スタを活性化させるように構成することにより、時定数
を変化させてページモード読出時の高速動作が可能にな
るという効果がある。
て、上記制御回路として、上記Ｐチャネルトランジスタ
のゲートと接地との間に抵抗体が並列接続された他のＮ
チャネルＭＯＳトランジスタを接続すると共に、上記Ｎ
チャネルトランジスタのゲートと電源との間に抵抗体が
並列接続された他のＰチャネルＭＯＳトランジスタを接
続して、ページモード時に、上記他のＰチャネルＭＯＳ
トランジスタまたは上記他のＮチャネルＭＯＳトランジ
スタを活性化させるように構成することにより、時定数
を変化させてページモード読出時の高速動作が可能にな
るという効果がある。
【００５３】また、請求項３によれば、請求項２におい
て、上記各抵抗体を、それぞれ抵抗本体に対しヒューズ
が直列接続されていて、かつ各トランジスタに複数並列
接続して構成することにより、ヒューズを切断すること
によって抵抗値を調整して時定数を変化させて電流駆動
能力を制御することができるという効果がある。
て、上記各抵抗体を、それぞれ抵抗本体に対しヒューズ
が直列接続されていて、かつ各トランジスタに複数並列
接続して構成することにより、ヒューズを切断すること
によって抵抗値を調整して時定数を変化させて電流駆動
能力を制御することができるという効果がある。
【００５４】また、請求項４によれば、請求項２におい
て、上記各抵抗体を、それぞれ抵抗本体に対しヒューズ
が直列接続されていて、かつ各トランジスタに複数直列
接続して構成することにより、ヒューズを切断すること
によって抵抗値を調整して時定数を変化させて電流駆動
能力を制御することができるという効果がある。
て、上記各抵抗体を、それぞれ抵抗本体に対しヒューズ
が直列接続されていて、かつ各トランジスタに複数直列
接続して構成することにより、ヒューズを切断すること
によって抵抗値を調整して時定数を変化させて電流駆動
能力を制御することができるという効果がある。
【００５５】また、請求項５によれば、請求項１におい
て、上記制御回路として、上記Ｐチャネルトランジスタ
のゲートと接地との間に抵抗が並列接続された他のＮチ
ャネルＭＯＳトランジスタを接続すると共に、上記Ｎチ
ャネルトランジスタのゲートと電源との間に抵抗を接続
し、かつ低電圧使用時に上記他のＮチャネルＭＯＳトラ
ンジスタを活性化させるように構成することにより、低
電圧時と通常動作時との電流駆動能力の制御を可能にす
ることができるという効果がある。
て、上記制御回路として、上記Ｐチャネルトランジスタ
のゲートと接地との間に抵抗が並列接続された他のＮチ
ャネルＭＯＳトランジスタを接続すると共に、上記Ｎチ
ャネルトランジスタのゲートと電源との間に抵抗を接続
し、かつ低電圧使用時に上記他のＮチャネルＭＯＳトラ
ンジスタを活性化させるように構成することにより、低
電圧時と通常動作時との電流駆動能力の制御を可能にす
ることができるという効果がある。
【００５６】また、請求項６によれば、請求項１におい
て、上記制御回路として、上記Ｐチャネルトランジスタ
のゲートと接地との間に抵抗が並列接続された他のＮチ
ャネルＭＯＳトランジスタを接続すると共に、上記Ｎチ
ャネルトランジスタのゲートと電源との間に抵抗が並列
接続された他のＰチャネルＭＯＳトランジスタを接続し
て、電源電圧に応じて上記他のＰチャネルＭＯＳトラン
ジスタまたは上記他のＮチャネルＭＯＳトランジスタを
活性化させるように構成することにより、低電圧時と通
常動作時との電流駆動能力の制御を可能にすることがで
きるという効果がある。
て、上記制御回路として、上記Ｐチャネルトランジスタ
のゲートと接地との間に抵抗が並列接続された他のＮチ
ャネルＭＯＳトランジスタを接続すると共に、上記Ｎチ
ャネルトランジスタのゲートと電源との間に抵抗が並列
接続された他のＰチャネルＭＯＳトランジスタを接続し
て、電源電圧に応じて上記他のＰチャネルＭＯＳトラン
ジスタまたは上記他のＮチャネルＭＯＳトランジスタを
活性化させるように構成することにより、低電圧時と通
常動作時との電流駆動能力の制御を可能にすることがで
きるという効果がある。
【００５７】また、請求項７によれば、Ｐチャネルトラ
ンジスタとＮチャネルトランジスタとを直列接続してな
るインバータを備え、半導体装置内の内部データを外部
に出力する出力バッファ回路において、上記インバータ
を複数設けると共に、各インバータを構成するＰチャネ
ルトランジスタとＮチャネルトランジスタのゲート電圧
を使用用途に応じて切り替えることにより電流駆動能力
を最適化する制御回路をそれぞれ備えることにより、電
流駆動能力を増大させることができるという効果があ
る。
ンジスタとＮチャネルトランジスタとを直列接続してな
るインバータを備え、半導体装置内の内部データを外部
に出力する出力バッファ回路において、上記インバータ
を複数設けると共に、各インバータを構成するＰチャネ
ルトランジスタとＮチャネルトランジスタのゲート電圧
を使用用途に応じて切り替えることにより電流駆動能力
を最適化する制御回路をそれぞれ備えることにより、電
流駆動能力を増大させることができるという効果があ
る。
【００５８】また、請求項８によれば、請求項７におい
て、上記インバータに対応してそれぞれ備えられる各制
御回路として、上記Ｐチャネルトランジスタのゲートと
接地との間に抵抗が並列接続された他のＮチャネルＭＯ
Ｓトランジスタを接続すると共に、上記Ｎチャネルトラ
ンジスタのゲートと電源との間に抵抗が並列接続された
他のＰチャネルＭＯＳトランジスタを接続してなり、ペ
ージモード時に、上記各インバータを構成するＰチャネ
ルトランジスタまたはＮチャネルＭＯＳトランジスタを
それぞれ同時に活性化させるように構成することによ
り、時定数を変化させてページモード読出時の高速動作
が可能になり、また、電流駆動能力を増大させることが
できるという効果がある。
て、上記インバータに対応してそれぞれ備えられる各制
御回路として、上記Ｐチャネルトランジスタのゲートと
接地との間に抵抗が並列接続された他のＮチャネルＭＯ
Ｓトランジスタを接続すると共に、上記Ｎチャネルトラ
ンジスタのゲートと電源との間に抵抗が並列接続された
他のＰチャネルＭＯＳトランジスタを接続してなり、ペ
ージモード時に、上記各インバータを構成するＰチャネ
ルトランジスタまたはＮチャネルＭＯＳトランジスタを
それぞれ同時に活性化させるように構成することによ
り、時定数を変化させてページモード読出時の高速動作
が可能になり、また、電流駆動能力を増大させることが
できるという効果がある。
【００５９】また、請求項９によれば、請求項７におい
て、上記インバータに対応してそれぞれ備えられる各制
御回路として、上記Ｐチャネルトランジスタのゲートと
接地との間に抵抗が並列接続された他のＮチャネルＭＯ
Ｓトランジスタを接続すると共に、上記Ｎチャネルトラ
ンジスタのゲートと電源との間に抵抗が並列接続された
他のＰチャネルＭＯＳトランジスタを接続してなり、電
源電圧に応じて、上記各インバータを構成するＰチャネ
ルトランジスタまたはＮチャネルＭＯＳトランジスタを
それぞれ同時に活性化させるように構成することによ
り、電流駆動能力を増大させ、かつ電源電圧に応じて低
電圧時と通常動作時との電流駆動能力の制御を可能に
し、かつ電流駆動能力を増大させることができるという
効果がある。
て、上記インバータに対応してそれぞれ備えられる各制
御回路として、上記Ｐチャネルトランジスタのゲートと
接地との間に抵抗が並列接続された他のＮチャネルＭＯ
Ｓトランジスタを接続すると共に、上記Ｎチャネルトラ
ンジスタのゲートと電源との間に抵抗が並列接続された
他のＰチャネルＭＯＳトランジスタを接続してなり、電
源電圧に応じて、上記各インバータを構成するＰチャネ
ルトランジスタまたはＮチャネルＭＯＳトランジスタを
それぞれ同時に活性化させるように構成することによ
り、電流駆動能力を増大させ、かつ電源電圧に応じて低
電圧時と通常動作時との電流駆動能力の制御を可能に
し、かつ電流駆動能力を増大させることができるという
効果がある。
【図１】 この発明による出力バッファ回路が適用され
るマスクＲＯＭの構成を示すブロック図である。
るマスクＲＯＭの構成を示すブロック図である。
【図２】 この発明の実施例１に係る出力バッファ回路
の構成を示す回路図である。
の構成を示す回路図である。
【図３】 図２に示した実施例１の動作を説明するため
のタイミングチャートである。
のタイミングチャートである。
【図４】 この発明の実施例２に係る出力バッファ回路
の構成を示す回路図である。
の構成を示す回路図である。
【図５】 この発明の実施例３に係る出力バッファ回路
の構成を示す回路図である。
の構成を示す回路図である。
【図６】 この発明の実施例４に係る出力バッファ回路
の構成を示す回路図である。
の構成を示す回路図である。
【図７】 この発明の実施例５に係る出力バッファ回路
の構成を示す回路図である。
の構成を示す回路図である。
【図８】 図７の出力バッファ回路を説明するための波
形図である。
形図である。
【図９】 この発明の実施例６に係る出力バッファ回路
の構成を示す回路図である。
の構成を示す回路図である。
【図１０】 この発明の実施例７に係る出力バッファ回
路の構成を示す回路図である。
路の構成を示す回路図である。
【図１１】 従来の出力バッファ回路の構成を示す回路
図である。
図である。
１、２、３、４、１６、２３ ＰチャネルＭＯＳトラン
ジスタ、５、６、７、８、１７ ＮチャネルＭＯＳトラ
ンジスタ、９、１４ ＮＯＲゲート、１０、１５ ＮＡ
ＮＤゲート、１１、２１、２２ インバータ、Ｒ１、Ｒ
２、Ｒ３、Ｒ４ 抵抗、Ｃ１、Ｃ２ コンデンサ、Ｈ１
ないしＨ４、２４ ヒューズ。
ジスタ、５、６、７、８、１７ ＮチャネルＭＯＳトラ
ンジスタ、９、１４ ＮＯＲゲート、１０、１５ ＮＡ
ＮＤゲート、１１、２１、２２ インバータ、Ｒ１、Ｒ
２、Ｒ３、Ｒ４ 抵抗、Ｃ１、Ｃ２ コンデンサ、Ｈ１
ないしＨ４、２４ ヒューズ。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 17/00 ５２０ Ｚ (72)発明者 香田 憲次 伊丹市中央３丁目１番17号 三菱電機セミ コンダクタソフトウエア株式会社内 (72)発明者 奥垣 明 伊丹市瑞原４丁目１番地 三菱電機株式会 社北伊丹製作所内 (72)発明者 牧原 浩泰 伊丹市瑞原４丁目１番地 三菱電機株式会 社北伊丹製作所内
Claims (9)
- 【請求項１】 ＰチャネルトランジスタとＮチャネルト
ランジスタとを直列接続してなるインバータを備え、半
導体装置内の内部データを外部に出力する出力バッファ
回路において、上記インバータ構成するＰチャネルトラ
ンジスタとＮチャネルトランジスタのゲート電圧を使用
用途に応じて切り替えることにより電流駆動能力を最適
化する制御回路を備えたことを特徴とする出力バッファ
回路。 - 【請求項２】 上記制御回路は、上記Ｐチャネルトラン
ジスタのゲートと接地との間に抵抗体が並列接続された
他のＮチャネルＭＯＳトランジスタを接続すると共に、
上記Ｎチャネルトランジスタのゲートと電源との間に抵
抗体が並列接続された他のＰチャネルＭＯＳトランジス
タを接続して、ページモード時に、上記他のＰチャネル
ＭＯＳトランジスタまたは上記他のＮチャネルＭＯＳト
ランジスタを活性化させることを特徴とする請求項１記
載の出力バッファ回路。 - 【請求項３】 上記各抵抗体は、それぞれ抵抗本体に対
しヒューズが直列接続されていて、かつ各トランジスタ
に複数並列接続してなることを特徴する請求項２記載の
出力バッファ回路。 - 【請求項４】 上記各抵抗体は、それぞれ抵抗本体に対
しヒューズが直列接続されていて、かつ各トランジスタ
に複数直列接続してなることを特徴する請求項２記載の
出力バッファ回路。 - 【請求項５】 上記制御回路は、上記Ｐチャネルトラン
ジスタのゲートと接地との間に抵抗が並列接続された他
のＮチャネルＭＯＳトランジスタを接続すると共に、上
記Ｎチャネルトランジスタのゲートと電源との間に抵抗
を接続し、かつ低電圧使用時に上記他のＮチャネルＭＯ
Ｓトランジスタを活性化させることを特徴とする請求項
１記載の出力バッファ回路。 - 【請求項６】 上記制御回路は、上記Ｐチャネルトラン
ジスタのゲートと接地との間に抵抗が並列接続された他
のＮチャネルＭＯＳトランジスタを接続すると共に、上
記Ｎチャネルトランジスタのゲートと電源との間に抵抗
が並列接続された他のＰチャネルＭＯＳトランジスタを
接続して、電源電圧に応じて上記他のＰチャネルＭＯＳ
トランジスタまたは上記他のＮチャネルＭＯＳトランジ
スタを活性化させることを特徴とする請求項１記載の出
力バッファ回路。 - 【請求項７】 ＰチャネルトランジスタとＮチャネルト
ランジスタとを直列接続してなるインバータを備え、半
導体装置内の内部データを外部に出力する出力バッファ
回路において、上記インバータを複数設けると共に、各
インバータを構成するＰチャネルトランジスタとＮチャ
ネルトランジスタのゲート電圧を使用用途に応じて切り
替えることにより電流駆動能力を最適化する制御回路を
それぞれ備えたことを特徴とする出力バッファ回路。 - 【請求項８】 上記インバータに対応してそれぞれ備え
られる各制御回路は、上記Ｐチャネルトランジスタのゲ
ートと接地との間に抵抗が並列接続された他のＮチャネ
ルＭＯＳトランジスタを接続すると共に、上記Ｎチャネ
ルトランジスタのゲートと電源との間に抵抗が並列接続
された他のＰチャネルＭＯＳトランジスタを接続してな
り、ページモード時に、上記各インバータを構成するＰ
チャネルトランジスタまたはＮチャネルＭＯＳトランジ
スタをそれぞれ同時に活性化させることを特徴とする請
求項７記載の出力バッファ回路。 - 【請求項９】 上記インバータに対応してそれぞれ備え
られる各制御回路は、上記Ｐチャネルトランジスタのゲ
ートと接地との間に抵抗が並列接続された他のＮチャネ
ルＭＯＳトランジスタを接続すると共に、上記Ｎチャネ
ルトランジスタのゲートと電源との間に抵抗が並列接続
された他のＰチャネルＭＯＳトランジスタを接続してな
り、電源電圧に応じて、上記各インバータを構成するＰ
チャネルトランジスタまたはＮチャネルＭＯＳトランジ
スタをそれぞれ同時に活性化させることを特徴とする請
求項７記載の出力バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6097495A JPH07307660A (ja) | 1994-05-11 | 1994-05-11 | 出力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6097495A JPH07307660A (ja) | 1994-05-11 | 1994-05-11 | 出力バッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07307660A true JPH07307660A (ja) | 1995-11-21 |
Family
ID=14193854
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6097495A Pending JPH07307660A (ja) | 1994-05-11 | 1994-05-11 | 出力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07307660A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006203748A (ja) * | 2005-01-24 | 2006-08-03 | Sanyo Electric Co Ltd | 駆動回路 |
| JP2010147736A (ja) * | 2008-12-18 | 2010-07-01 | Renesas Electronics Corp | 出力バッファ回路 |
| WO2024218889A1 (ja) * | 2023-04-19 | 2024-10-24 | 日清紡マイクロデバイス株式会社 | インバータ回路 |
-
1994
- 1994-05-11 JP JP6097495A patent/JPH07307660A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006203748A (ja) * | 2005-01-24 | 2006-08-03 | Sanyo Electric Co Ltd | 駆動回路 |
| JP2010147736A (ja) * | 2008-12-18 | 2010-07-01 | Renesas Electronics Corp | 出力バッファ回路 |
| WO2024218889A1 (ja) * | 2023-04-19 | 2024-10-24 | 日清紡マイクロデバイス株式会社 | インバータ回路 |
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