JPH07311731A - ディジタル信号処理方法及び装置 - Google Patents
ディジタル信号処理方法及び装置Info
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- JPH07311731A JPH07311731A JP6129522A JP12952294A JPH07311731A JP H07311731 A JPH07311731 A JP H07311731A JP 6129522 A JP6129522 A JP 6129522A JP 12952294 A JP12952294 A JP 12952294A JP H07311731 A JPH07311731 A JP H07311731A
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- digital signal
- processing
- period
- arithmetic processing
- arithmetic
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/14—Picture signal circuitry for video frequency region
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3867—Concurrent instruction execution, e.g. pipeline or look ahead using instruction pipelines
- G06F9/3869—Implementation aspects, e.g. pipeline latches; pipeline synchronisation and clocking
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- Signal Processing (AREA)
- Memory System (AREA)
- Executing Machine-Instructions (AREA)
- Complex Calculations (AREA)
Abstract
(57)【要約】
【目的】 信号の連続性を確保しながら内部のプログラ
ムや係数パラメータ等の入れ替えを速やかに行う。 【構成】 処理すべきディジタル信号は、入力バッファ
４を介して入力され、演算部５で所定の演算処理を施さ
れたのち出力バッファ６を介して外部に出力される。演
算処理に必要なプログラムと係数パラメータとは、プロ
グラムＲＡＭ８及び係数ＲＡＭ９にそれぞれ格納され
る。演算処理の１処理周期よりも長い期間を前記ディジ
タル信号の基準処理周期とし、この基準処理周期内に、
ディジタル信号の演算処理期間とプログラム及び係数パ
ラメータ等の情報を書き換える情報転送期間とを設け、
両期間を切換えて処理する。これにより、ディジタル信
号の出力を途切れさせることなく、プログラムや係数パ
ラメータ等の情報を書き換えることができる。
ムや係数パラメータ等の入れ替えを速やかに行う。 【構成】 処理すべきディジタル信号は、入力バッファ
４を介して入力され、演算部５で所定の演算処理を施さ
れたのち出力バッファ６を介して外部に出力される。演
算処理に必要なプログラムと係数パラメータとは、プロ
グラムＲＡＭ８及び係数ＲＡＭ９にそれぞれ格納され
る。演算処理の１処理周期よりも長い期間を前記ディジ
タル信号の基準処理周期とし、この基準処理周期内に、
ディジタル信号の演算処理期間とプログラム及び係数パ
ラメータ等の情報を書き換える情報転送期間とを設け、
両期間を切換えて処理する。これにより、ディジタル信
号の出力を途切れさせることなく、プログラムや係数パ
ラメータ等の情報を書き換えることができる。
Description
【０００１】
【産業上の利用分野】この発明は、ディジタルオーディ
オ信号やディジタルビデオ信号等をリアルタイムで処理
するディジタル信号処理装置に関し、特に信号の連続性
を確保しながら内部のプログラムや係数パラメータ等の
入れ替えを行えるようにしたディジタル信号処理方法及
び装置に関する。
オ信号やディジタルビデオ信号等をリアルタイムで処理
するディジタル信号処理装置に関し、特に信号の連続性
を確保しながら内部のプログラムや係数パラメータ等の
入れ替えを行えるようにしたディジタル信号処理方法及
び装置に関する。
【０００２】
【従来の技術】一般に、この種のディジタル信号処理装
置は、内部にディジタルフィルタを構成する演算部と、
この演算部での演算処理を制御するためのプログラムや
演算に必要な係数パラメータ等を記憶するメモリとを備
えたもので、１チップ化されたＤＳＰ（ディジタル・シ
グナル・プロセッサ）等が良く知られている。従来の一
般的なディジタル信号処理装置は、外部機器との間でデ
ィジタル信号を入出力して所定の演算処理を施す信号処
理系と、上記演算処理に必要なプログラムや係数パラメ
ータ等を外部のホスト機器から書き換えるパラメータ転
送系とを独立させている。
置は、内部にディジタルフィルタを構成する演算部と、
この演算部での演算処理を制御するためのプログラムや
演算に必要な係数パラメータ等を記憶するメモリとを備
えたもので、１チップ化されたＤＳＰ（ディジタル・シ
グナル・プロセッサ）等が良く知られている。従来の一
般的なディジタル信号処理装置は、外部機器との間でデ
ィジタル信号を入出力して所定の演算処理を施す信号処
理系と、上記演算処理に必要なプログラムや係数パラメ
ータ等を外部のホスト機器から書き換えるパラメータ転
送系とを独立させている。
【０００３】シーン切替え時等では、演算処理に必要な
プログラムや係数パラメータを変更する必要が生じる
が、この場合、従来は演算処理を一旦停止させてメモリ
の内容を入れ換えるか、演算処理を続行したままでメモ
リの内容を入れ換えることがなされている。
プログラムや係数パラメータを変更する必要が生じる
が、この場合、従来は演算処理を一旦停止させてメモリ
の内容を入れ換えるか、演算処理を続行したままでメモ
リの内容を入れ換えることがなされている。
【０００４】
【発明が解決しようとする課題】しかし、演算処理を中
断してメモリの内容を入れ換える従来の方式では、音声
や映像等の出力結果が一時的に途切れてしまうことは避
けられない。このため、シーン切替え時などオーディオ
信号やビデオ信号の連続性が重要な場合には、無視でき
ない問題となる。一方、演算処理を続行したままメモリ
の内容を入れ換える従来の方式では、メモリへのデータ
アクセス時に新しいデータに書き換えることがなされて
おり、条件分岐等があると、データの書替がなされない
部分が発生する。また、プログラムや係数パラメータが
直ちに書き換えられないために、データの書替途中の不
安定な期間が長く発生し、これが原因でフィルタが発振
する等、動作が不安定になるという問題がある。
断してメモリの内容を入れ換える従来の方式では、音声
や映像等の出力結果が一時的に途切れてしまうことは避
けられない。このため、シーン切替え時などオーディオ
信号やビデオ信号の連続性が重要な場合には、無視でき
ない問題となる。一方、演算処理を続行したままメモリ
の内容を入れ換える従来の方式では、メモリへのデータ
アクセス時に新しいデータに書き換えることがなされて
おり、条件分岐等があると、データの書替がなされない
部分が発生する。また、プログラムや係数パラメータが
直ちに書き換えられないために、データの書替途中の不
安定な期間が長く発生し、これが原因でフィルタが発振
する等、動作が不安定になるという問題がある。
【０００５】この発明は、このような問題点に鑑みてな
されたもので、信号の連続性を確保しながら内部のプロ
グラムや係数パラメータ等の入れ替えを速やかに行える
ようにしたディジタル信号処理方法及び装置を提供する
ことを目的とする。
されたもので、信号の連続性を確保しながら内部のプロ
グラムや係数パラメータ等の入れ替えを速やかに行える
ようにしたディジタル信号処理方法及び装置を提供する
ことを目的とする。
【０００６】
【課題を解決するための手段】この発明に係るディジタ
ル信号処理方法は、ディジタル信号に所定の演算処理を
施して出力すると共に、前記演算処理に必要な種々の情
報を外部から適宜書き換えるディジタル信号処理方法に
おいて、前記演算処理の１処理周期よりも長い期間を前
記ディジタル信号の基準処理周期とし、この基準処理周
期内に、前記ディジタル信号の演算処理期間と前記演算
処理に必要な種々の情報を書き換える情報転送期間とを
設け、両期間を切換えて処理することにより、前記ディ
ジタル信号の出力を途切れさせることなく前記種々の情
報を書き換えることを特徴とする。
ル信号処理方法は、ディジタル信号に所定の演算処理を
施して出力すると共に、前記演算処理に必要な種々の情
報を外部から適宜書き換えるディジタル信号処理方法に
おいて、前記演算処理の１処理周期よりも長い期間を前
記ディジタル信号の基準処理周期とし、この基準処理周
期内に、前記ディジタル信号の演算処理期間と前記演算
処理に必要な種々の情報を書き換える情報転送期間とを
設け、両期間を切換えて処理することにより、前記ディ
ジタル信号の出力を途切れさせることなく前記種々の情
報を書き換えることを特徴とする。
【０００７】また、この発明に係るディジタル処理装置
は、ディジタル信号に所定の演算処理を施して出力する
演算手段と、この演算手段での演算処理に必要な種々の
情報を記憶すると共にこれらの情報を外部から書替可能
な記憶手段とを備えたディジタル信号処理装置におい
て、前記演算処理の１処理周期よりも長い期間を前記デ
ィジタル信号の基準処理周期とし、この基準処理周期内
に、前記演算処理手段によるディジタル信号の演算処理
期間と前記演算処理に必要な種々の情報を前記記憶手段
へ転送する情報転送期間とを設け、両期間を切換えて処
理することを特徴とする。
は、ディジタル信号に所定の演算処理を施して出力する
演算手段と、この演算手段での演算処理に必要な種々の
情報を記憶すると共にこれらの情報を外部から書替可能
な記憶手段とを備えたディジタル信号処理装置におい
て、前記演算処理の１処理周期よりも長い期間を前記デ
ィジタル信号の基準処理周期とし、この基準処理周期内
に、前記演算処理手段によるディジタル信号の演算処理
期間と前記演算処理に必要な種々の情報を前記記憶手段
へ転送する情報転送期間とを設け、両期間を切換えて処
理することを特徴とする。
【０００８】
【作用】この発明によれば、演算処理の１処理周期より
も長い期間をディジタル信号の基準処理周期とし、この
基準処理周期内に、演算処理期間と情報転送期間とを設
け、時分割で処理するようにしているので、演算処理の
連続性を維持しつつ、プログラムや係数パラメータの入
れ替え動作も短時間に確実に実行されることになる。
も長い期間をディジタル信号の基準処理周期とし、この
基準処理周期内に、演算処理期間と情報転送期間とを設
け、時分割で処理するようにしているので、演算処理の
連続性を維持しつつ、プログラムや係数パラメータの入
れ替え動作も短時間に確実に実行されることになる。
【０００９】なお、このようにディジタル信号の１基準
処理周期を演算処理期間と情報転送期間とで時分割に使
用すると、信号処理系とパラメータ転送系とで回路を物
理的に分離する必要がなくなる。このため、信号処理系
で使用されるデータバスとパラメータ転送系で使用され
る転送バスとを共通の内部バスとすることも可能であ
る。この場合、内部回路の配線を極めて簡素化させるこ
とができる。
処理周期を演算処理期間と情報転送期間とで時分割に使
用すると、信号処理系とパラメータ転送系とで回路を物
理的に分離する必要がなくなる。このため、信号処理系
で使用されるデータバスとパラメータ転送系で使用され
る転送バスとを共通の内部バスとすることも可能であ
る。この場合、内部回路の配線を極めて簡素化させるこ
とができる。
【００１０】また、転送すべき情報量が少ないときは演
算処理期間をより長く設定し、転送すべき情報量が多い
ときは情報転送期間をより長く設定するようにすれば、
全体的な演算処理スピードを低下させずに、情報の入れ
替え動作もより速やかに行うことができる。
算処理期間をより長く設定し、転送すべき情報量が多い
ときは情報転送期間をより長く設定するようにすれば、
全体的な演算処理スピードを低下させずに、情報の入れ
替え動作もより速やかに行うことができる。
【００１１】
【実施例】以下、図面を参照して、この発明の実施例を
説明する。図１は、この発明の一実施例に係るディジタ
ル信号処理回路の構成を示すブロック図である。この回
路の内部には、信号処理の対象となるディジタルオーデ
ィオ信号又はディジタルビデオ信号を転送するデータバ
ス１と、上記信号処理に必要なプログラムや係数パラメ
ータを転送するための転送バス２とが設けられている。
これらはそれぞれ独立のバスとしても良いが、この実施
例では、これらのバス１，２が共有化され、１本の内部
バス３として構成されている。
説明する。図１は、この発明の一実施例に係るディジタ
ル信号処理回路の構成を示すブロック図である。この回
路の内部には、信号処理の対象となるディジタルオーデ
ィオ信号又はディジタルビデオ信号を転送するデータバ
ス１と、上記信号処理に必要なプログラムや係数パラメ
ータを転送するための転送バス２とが設けられている。
これらはそれぞれ独立のバスとしても良いが、この実施
例では、これらのバス１，２が共有化され、１本の内部
バス３として構成されている。
【００１２】ディジタル入力信号Ｄinは、入力バッファ
４を介して内部バス３に供給され、演算部５で所定の信
号処理を施されて、ディジタル出力信号Ｄout となり、
内部バス３及び出力バッファ６を介して外部のオーディ
オシステム等に出力される。また、信号ＲＡＭ７は、内
部に格納された特定のパターンのオーディオ信号又はビ
デオ信号を直接又は演算部５を通して出力バッファ６か
ら外部に出力するジェネレータである。
４を介して内部バス３に供給され、演算部５で所定の信
号処理を施されて、ディジタル出力信号Ｄout となり、
内部バス３及び出力バッファ６を介して外部のオーディ
オシステム等に出力される。また、信号ＲＡＭ７は、内
部に格納された特定のパターンのオーディオ信号又はビ
デオ信号を直接又は演算部５を通して出力バッファ６か
ら外部に出力するジェネレータである。
【００１３】演算部５は、内部にディジタルフィルタ等
を構成するもので、レジスタ、加算器、乗算器等から構
成される。演算部５での処理は、プログラムＲＡＭ８に
格納されたプログラムによって制御され、演算処理時の
係数パラメータは、係数ＲＡＭ９から供給される。プロ
グラムＲＡＭ８に格納されるプログラム及び係数ＲＡＭ
９に格納される係数パラメータは、図示しないホストＣ
ＰＵから外部ホストインタフェース（Ｉ／Ｆ）１０及び
転送バッファ１１を介してＲＡＭ８，９に供給され、適
宜入れ換えられるようになっている。
を構成するもので、レジスタ、加算器、乗算器等から構
成される。演算部５での処理は、プログラムＲＡＭ８に
格納されたプログラムによって制御され、演算処理時の
係数パラメータは、係数ＲＡＭ９から供給される。プロ
グラムＲＡＭ８に格納されるプログラム及び係数ＲＡＭ
９に格納される係数パラメータは、図示しないホストＣ
ＰＵから外部ホストインタフェース（Ｉ／Ｆ）１０及び
転送バッファ１１を介してＲＡＭ８，９に供給され、適
宜入れ換えられるようになっている。
【００１４】データバス制御部１２は、内部バス３の使
用権を調停するもので、ディジタル信号の１サンプル周
期内で内部バス３を、演算処理を行う演算処理期間とし
て開放するか、プログラムや係数パラメータを転送する
転送期間として開放するかを制御する。演算期間及び転
送期間は、任意の長さに設定することができ、これらの
転送制御に必要なデータは、外部のホストＣＰＵから外
部ホストＩ／Ｆ１０を介して転送コントロールレジスタ
１３に格納される。データバス制御部１２は、転送コン
トロールレジスタ１３の内容を参照して内部バス３の時
分割制御を実行する。アドレスデコーダ１４は、外部ホ
ストＣＰＵから与えられるアドレスＡＤに基づいて、転
送制御に必要なデータ及び転送データを、転送コントロ
ールレジスタ１３及び転送バッファ１１に格納するため
のライトイネーブル信号ＷＥ１〜６を生成し、各部に出
力する。
用権を調停するもので、ディジタル信号の１サンプル周
期内で内部バス３を、演算処理を行う演算処理期間とし
て開放するか、プログラムや係数パラメータを転送する
転送期間として開放するかを制御する。演算期間及び転
送期間は、任意の長さに設定することができ、これらの
転送制御に必要なデータは、外部のホストＣＰＵから外
部ホストＩ／Ｆ１０を介して転送コントロールレジスタ
１３に格納される。データバス制御部１２は、転送コン
トロールレジスタ１３の内容を参照して内部バス３の時
分割制御を実行する。アドレスデコーダ１４は、外部ホ
ストＣＰＵから与えられるアドレスＡＤに基づいて、転
送制御に必要なデータ及び転送データを、転送コントロ
ールレジスタ１３及び転送バッファ１１に格納するため
のライトイネーブル信号ＷＥ１〜６を生成し、各部に出
力する。
【００１５】図２は、データバス制御部１２によって設
定される演算期間と転送期間の一例を示す図である。図
に示すように、ディジタル信号の１基準処理周期となる
１サンプリング期間は、演算期間と転送期間とに分割さ
れる。演算期間で内部バス３とアクセス可能となるの
は、入力バッファ４、演算部５、出力バッファ６及び信
号ＲＡＭ７である。一方、転送期間で内部バス３とアク
セス可能となるのは、プログラムＲＡＭ８、係数ＲＡＭ
９及び転送バッファ１１等である。両期間は、その終了
ステップ等を外部ホストＩ／Ｆ１０を介して転送コント
ロールレジスタ１３に書き込むことにより、任意の値に
設定することができる。
定される演算期間と転送期間の一例を示す図である。図
に示すように、ディジタル信号の１基準処理周期となる
１サンプリング期間は、演算期間と転送期間とに分割さ
れる。演算期間で内部バス３とアクセス可能となるの
は、入力バッファ４、演算部５、出力バッファ６及び信
号ＲＡＭ７である。一方、転送期間で内部バス３とアク
セス可能となるのは、プログラムＲＡＭ８、係数ＲＡＭ
９及び転送バッファ１１等である。両期間は、その終了
ステップ等を外部ホストＩ／Ｆ１０を介して転送コント
ロールレジスタ１３に書き込むことにより、任意の値に
設定することができる。
【００１６】図３は、このような転送制御を実現するた
めの転送コントロールレジスタ１３及びデータバス制御
部１２の具体的構成例を示すブロック図である。転送コ
ントロールレジスタ１３には、例えば５つのレジスタ２
１，２２，２３，２４，２５が備えられている。ＴＸＲ
レジスタ２１には転送期間の終了ステップを設定する。
ＭＸＲレジスタ２２には演算期間の終了ステップを設定
する。ＷＣＲレジスタ２３には転送したいデータ数（ワ
ード数）を設定する。ＳＡＲレジスタ２４には転送先の
先頭番地を設定する。ＴＤＲレジスタ２５には転送先の
番号を設定する。これらのデータは、アドレスデコーダ
１４から出力されるライトイネーブル信号ＷＥ１〜５に
よってレジスタ２１〜２５に順次格納される。
めの転送コントロールレジスタ１３及びデータバス制御
部１２の具体的構成例を示すブロック図である。転送コ
ントロールレジスタ１３には、例えば５つのレジスタ２
１，２２，２３，２４，２５が備えられている。ＴＸＲ
レジスタ２１には転送期間の終了ステップを設定する。
ＭＸＲレジスタ２２には演算期間の終了ステップを設定
する。ＷＣＲレジスタ２３には転送したいデータ数（ワ
ード数）を設定する。ＳＡＲレジスタ２４には転送先の
先頭番地を設定する。ＴＤＲレジスタ２５には転送先の
番号を設定する。これらのデータは、アドレスデコーダ
１４から出力されるライトイネーブル信号ＷＥ１〜５に
よってレジスタ２１〜２５に順次格納される。
【００１７】バス制御に必要なデータがレジスタ１３に
格納されると、ステップカウンタ３１のカウント動作開
始によってフラグレジスタ３２のフラグＣがリセットさ
れる。図４に示すように、フラグＣが０のときは、ブロ
ック選択部３３が入力バッファ４、演算部５及び出力バ
ッファ６等を選択するので、内部バス３は演算処理に開
放される。ステップカウンタ３１は、演算処理の１ステ
ップ毎にカウントアップされ、サンプリング周期毎にリ
セットされる。このカウント値とＴＸＲレジスタ２１及
びＭＸＲレジスタ２２の値とが比較器３４，３５でそれ
ぞれ比較される。カウント値がＭＸＲレジスタ２２に格
納された演算期間終了ステップを超えたら、比較器３５
の出力がアクティブになり、レジスタ３２のフラグＣが
セットされる。フラグレジスタ３６のフラグＡはＴＤＲ
レジスタ２５にデータが格納された時点でセット状態
（転送待機状態）になっているので、比較器３５の出力
によってゲート回路３７の出力が１となり、フラグレジ
スタ３８のフラグＢがセットされる。これによって、転
送が開始される。
格納されると、ステップカウンタ３１のカウント動作開
始によってフラグレジスタ３２のフラグＣがリセットさ
れる。図４に示すように、フラグＣが０のときは、ブロ
ック選択部３３が入力バッファ４、演算部５及び出力バ
ッファ６等を選択するので、内部バス３は演算処理に開
放される。ステップカウンタ３１は、演算処理の１ステ
ップ毎にカウントアップされ、サンプリング周期毎にリ
セットされる。このカウント値とＴＸＲレジスタ２１及
びＭＸＲレジスタ２２の値とが比較器３４，３５でそれ
ぞれ比較される。カウント値がＭＸＲレジスタ２２に格
納された演算期間終了ステップを超えたら、比較器３５
の出力がアクティブになり、レジスタ３２のフラグＣが
セットされる。フラグレジスタ３６のフラグＡはＴＤＲ
レジスタ２５にデータが格納された時点でセット状態
（転送待機状態）になっているので、比較器３５の出力
によってゲート回路３７の出力が１となり、フラグレジ
スタ３８のフラグＢがセットされる。これによって、転
送が開始される。
【００１８】転送期間では、各ブロックのバスへの出力
がブロック選択部３３によって制御されることにより、
プログラムＲＡＭ８及び係数ＲＡＭ９が選択され、ワー
ドカウンタ３９がカウント動作を開始し、ワードカウン
タ３９の出力ＣＮＴによって転送バッファ１１から内部
バス３にデータが順次出力される。ＴＤＲレジスタ２５
に格納された転送先番号は、転送先デコーダ４０でデコ
ードされ、データ書込信号ＣＯＮＴ１〜ｎとしてレジス
タ４１に格納されたのち指定された転送先へ供給され
る。指定された転送先では、ＳＡＲレジスタ２４に格納
された転送先先頭番地とワードカウンタ３９のカウント
値との加算器４２による加算値で指定される転送先アド
レスＴＡＤに、内部バス３上のデータが格納されてい
く。
がブロック選択部３３によって制御されることにより、
プログラムＲＡＭ８及び係数ＲＡＭ９が選択され、ワー
ドカウンタ３９がカウント動作を開始し、ワードカウン
タ３９の出力ＣＮＴによって転送バッファ１１から内部
バス３にデータが順次出力される。ＴＤＲレジスタ２５
に格納された転送先番号は、転送先デコーダ４０でデコ
ードされ、データ書込信号ＣＯＮＴ１〜ｎとしてレジス
タ４１に格納されたのち指定された転送先へ供給され
る。指定された転送先では、ＳＡＲレジスタ２４に格納
された転送先先頭番地とワードカウンタ３９のカウント
値との加算器４２による加算値で指定される転送先アド
レスＴＡＤに、内部バス３上のデータが格納されてい
く。
【００１９】ステップカウンタ３１のカウント値がＴＸ
Ｒレジスタ２１に格納された転送期間終了ステップと一
致すると、比較器３４がアクティブになるので、ゲート
回路４４を介してフラグＢとレジスタ４１とがリセット
され、転送が終了する。その際、ワードカウンタ３９は
リセットされないので、未転送（残り）のデータ数を保
持している。また、フラグＡもセット状態を保持してい
るので、再び転送待機状態となり、次のサンプリング周
期の転送期間中に残りの転送が実行される。転送期間中
にワードカウンタ３９の値がＷＣＲレジスタ２３に格納
された転送データ数と一致すると、比較器４３の出力が
アクティブになり、フラグＡをリセットすると共に、ゲ
ート回路４４を介してフラグＢとレジスタ４１とをリセ
ットするので、転送動作が終了する。ワードカウンタ３
９は、比較器４３の出力によってリセットされる。
Ｒレジスタ２１に格納された転送期間終了ステップと一
致すると、比較器３４がアクティブになるので、ゲート
回路４４を介してフラグＢとレジスタ４１とがリセット
され、転送が終了する。その際、ワードカウンタ３９は
リセットされないので、未転送（残り）のデータ数を保
持している。また、フラグＡもセット状態を保持してい
るので、再び転送待機状態となり、次のサンプリング周
期の転送期間中に残りの転送が実行される。転送期間中
にワードカウンタ３９の値がＷＣＲレジスタ２３に格納
された転送データ数と一致すると、比較器４３の出力が
アクティブになり、フラグＡをリセットすると共に、ゲ
ート回路４４を介してフラグＢとレジスタ４１とをリセ
ットするので、転送動作が終了する。ワードカウンタ３
９は、比較器４３の出力によってリセットされる。
【００２０】図５は、転送バッファ１１の周辺の具体的
な構成を示すブロック図である。転送すべきデータＤＡ
は、ライトイネーブル信号ＷＥ６によって転送バッファ
ＲＡＭ５１に格納される。そのときの書込アドレスＡＤ
は、外部から与えられ選択回路５２で選択される。転送
期間では、フラグＢによってゲート回路５３を開けると
共に選択回路５２を切替え、ワードカウンタ３９の出力
ＣＮＴを読出しアドレスとして与える。
な構成を示すブロック図である。転送すべきデータＤＡ
は、ライトイネーブル信号ＷＥ６によって転送バッファ
ＲＡＭ５１に格納される。そのときの書込アドレスＡＤ
は、外部から与えられ選択回路５２で選択される。転送
期間では、フラグＢによってゲート回路５３を開けると
共に選択回路５２を切替え、ワードカウンタ３９の出力
ＣＮＴを読出しアドレスとして与える。
【００２１】図６は、係数ＲＡＭ９の周辺の具体的な構
成を示すブロック図である。演算期間では、係数ＲＡＭ
９への読出しアドレスとしてプログラムカウンタの出力
ＰＣ（又はリードライトアドレスＲ／Ｗ）を与え、転送
期間では、フラグＢによって選択回路６２を切換えて、
転送先アドレスＴＡＤを書込アドレスとして係数ＲＡＭ
９に供給し、ＣＯＮＴ１を与えることによって係数デー
タが所定のアドレスに書き込まれる。
成を示すブロック図である。演算期間では、係数ＲＡＭ
９への読出しアドレスとしてプログラムカウンタの出力
ＰＣ（又はリードライトアドレスＲ／Ｗ）を与え、転送
期間では、フラグＢによって選択回路６２を切換えて、
転送先アドレスＴＡＤを書込アドレスとして係数ＲＡＭ
９に供給し、ＣＯＮＴ１を与えることによって係数デー
タが所定のアドレスに書き込まれる。
【００２２】図７は、この回路を使用した動作例を示す
図である。いま、プログラムＲＡＭ８に格納されたプロ
グラムが同図（ａ）に示すようなステップ０からステッ
プＮ−１までのＮステップからなり、これが１サンプル
周期で実行されるものとする。プログラムは、ステップ
０からＬまでの出力制御プログラムと、ステップＬから
Ｍまでの信号処理（演算）プログラムと、ステップＭか
らＮ−１までの未実行部分とからなる。
図である。いま、プログラムＲＡＭ８に格納されたプロ
グラムが同図（ａ）に示すようなステップ０からステッ
プＮ−１までのＮステップからなり、これが１サンプル
周期で実行されるものとする。プログラムは、ステップ
０からＬまでの出力制御プログラムと、ステップＬから
Ｍまでの信号処理（演算）プログラムと、ステップＭか
らＮ−１までの未実行部分とからなる。
【００２３】先頭部分の出力制御プログラムは、演算部
５での演算処理を実行して処理済みのディジタル信号を
出力させる演算モードと、入力ディジタル信号を何も処
理せずにそのまま出力させるスルーモードとを選択する
ための処理で、数ステップ程度の処理である。これらの
モードは、係数Ａ，Ｂの値によって選択することができ
る。即ち、演算部５には図８のようなブロックが構成さ
れている。ここで、破線で囲まれた部分が出力制御プロ
グラムによって制御される部分で、係数Ａを０、係数Ｂ
を１にすると演算モードとなり、係数Ａを１、係数Ｂを
０にするとスルーモードとなる。
５での演算処理を実行して処理済みのディジタル信号を
出力させる演算モードと、入力ディジタル信号を何も処
理せずにそのまま出力させるスルーモードとを選択する
ための処理で、数ステップ程度の処理である。これらの
モードは、係数Ａ，Ｂの値によって選択することができ
る。即ち、演算部５には図８のようなブロックが構成さ
れている。ここで、破線で囲まれた部分が出力制御プロ
グラムによって制御される部分で、係数Ａを０、係数Ｂ
を１にすると演算モードとなり、係数Ａを１、係数Ｂを
０にするとスルーモードとなる。
【００２４】プログラムＲＡＭ８の内容を入れ換える場
合には、スルーモードに設定し、図７（ｂ）に示すよう
に、演算期間の終了ステップを出力制御プログラムの終
了ステップＬに設定する。これにより、１サンプリング
周期内に長い転送期間を確保することができ、プログラ
ムの入れ替えを一気に完了させることができる。プログ
ラムの入れ替えを行っている最中も、スルー状態が確保
されているので、ディジタル信号が途切れることはな
い。プログラムの転送が終了したら、同図（ｃ）に示す
ように、演算期間の終了ステップが信号処理プログラム
の終了ステップＭとなるように転送コントロールレジス
タ１３の内容を変更する。出力制御プログラムの係数Ａ
を０、Ｂを１にして演算モードとする。これにより、１
サンプル周期内に十分な演算期間を確保することができ
る。
合には、スルーモードに設定し、図７（ｂ）に示すよう
に、演算期間の終了ステップを出力制御プログラムの終
了ステップＬに設定する。これにより、１サンプリング
周期内に長い転送期間を確保することができ、プログラ
ムの入れ替えを一気に完了させることができる。プログ
ラムの入れ替えを行っている最中も、スルー状態が確保
されているので、ディジタル信号が途切れることはな
い。プログラムの転送が終了したら、同図（ｃ）に示す
ように、演算期間の終了ステップが信号処理プログラム
の終了ステップＭとなるように転送コントロールレジス
タ１３の内容を変更する。出力制御プログラムの係数Ａ
を０、Ｂを１にして演算モードとする。これにより、１
サンプル周期内に十分な演算期間を確保することができ
る。
【００２５】また、この状態で、例えば信号処理プログ
ラム中の２次のＩＩＲフィルタの１段分の係数を変更す
るような場合、５個のパラメータを転送すればよいだけ
であるため、同図（ｃ）に示す程度の転送期間を確保し
ておけばよい。これにより、残りの期間は演算処理に使
用することができる。変更された部分は、係数さえ正常
であれば、次のサンプリング周期から直ちに演算処理に
反映され、安定動作が確保される。
ラム中の２次のＩＩＲフィルタの１段分の係数を変更す
るような場合、５個のパラメータを転送すればよいだけ
であるため、同図（ｃ）に示す程度の転送期間を確保し
ておけばよい。これにより、残りの期間は演算処理に使
用することができる。変更された部分は、係数さえ正常
であれば、次のサンプリング周期から直ちに演算処理に
反映され、安定動作が確保される。
【００２６】
【発明の効果】以上述べたように、この発明によれば、
演算処理の１処理周期よりも長い期間をディジタル信号
の基準処理周期とし、この基準処理周期内に、演算処理
期間と情報転送期間とを設け、時分割で処理するように
しているので、信号の連続性を確保しながら内部のプロ
グラムや係数パラメータ等の入れ替えを速やかに実行
し、安定動作を確保することが可能になる。。
演算処理の１処理周期よりも長い期間をディジタル信号
の基準処理周期とし、この基準処理周期内に、演算処理
期間と情報転送期間とを設け、時分割で処理するように
しているので、信号の連続性を確保しながら内部のプロ
グラムや係数パラメータ等の入れ替えを速やかに実行
し、安定動作を確保することが可能になる。。
【図１】 この発明の一実施例に係るディジタル信号処
理回路の構成を示すブロック図である。
理回路の構成を示すブロック図である。
【図２】 同回路におけるデータバス制御部によって設
定される演算期間と転送期間の一例を示す図である。
定される演算期間と転送期間の一例を示す図である。
【図３】 同回路における転送コントロールレジスタ及
びデータバス制御部の具体的構成例を示すブロック図で
ある。
びデータバス制御部の具体的構成例を示すブロック図で
ある。
【図４】 同回路の１サンプリング周期における演算期
間と転送期間とを示すタイミング図である。
間と転送期間とを示すタイミング図である。
【図５】 同回路の転送バッファの周辺の具体的構成例
を示すブロック図である。
を示すブロック図である。
【図６】 同回路の係数ＲＡＭの周辺の具体的構成例を
示すブロック図である。
示すブロック図である。
【図７】 同回路の動作例を示す図である。
【図８】 同回路におけるスルーモードと演算モードと
を備えた演算部の構成を示すブロック図である。
を備えた演算部の構成を示すブロック図である。
１…データバス、２…転送バス、３…内部バス、４…入
力バッファ、５…演算部、６…出力バッファ、７…信号
ＲＡＭ、８…プログラムＲＡＭ、９…係数ＲＡＭ、１０
…外部ホストＩ／Ｆ、１１…転送バッファ、１２…デー
タバス制御部、１３…転送コントロールレジスタ、１４
…アドレスデコーダ。
力バッファ、５…演算部、６…出力バッファ、７…信号
ＲＡＭ、８…プログラムＲＡＭ、９…係数ＲＡＭ、１０
…外部ホストＩ／Ｆ、１１…転送バッファ、１２…デー
タバス制御部、１３…転送コントロールレジスタ、１４
…アドレスデコーダ。
Claims (6)
- 【請求項１】 ディジタル信号に所定の演算処理を施し
て出力すると共に、前記演算処理に必要な種々の情報を
外部から適宜書き換えるディジタル信号処理方法におい
て、 前記演算処理の１処理周期よりも長い期間を前記ディジ
タル信号の基準処理周期とし、この基準処理周期内に、
前記ディジタル信号の演算処理期間と前記演算処理に必
要な種々の情報を書き換える情報転送期間とを設け、両
期間を切換えて処理することにより、前記ディジタル信
号の出力を途切れさせることなく前記種々の情報を書き
換えることを特徴とするディジタル信号処理方法。 - 【請求項２】 前記演算処理期間と前記情報転送期間と
で同一の内部バスを切換えて使用することを特徴とする
請求項１記載のディジタル信号処理方法。 - 【請求項３】 前記演算処理期間と情報転送期間の長さ
を、書き換える情報量に応じて適宜変更するようにした
ことを特徴とする請求項１又は２記載のディジタル信号
処理方法。 - 【請求項４】 ディジタル信号に所定の演算処理を施し
て出力する演算手段と、 この演算手段での演算処理に必要な種々の情報を記憶す
ると共にこれらの情報を外部から書替可能な記憶手段と
を備えたディジタル信号処理装置において、 前記演算処理の１処理周期よりも長い期間を前記ディジ
タル信号の基準処理周期とし、この基準処理周期内に、
前記演算処理手段によるディジタル信号の演算処理期間
と前記演算処理に必要な種々の情報を前記記憶手段へ転
送する情報転送期間とを設け、両期間を切換えて処理す
ることを特徴とするディジタル信号処理装置。 - 【請求項５】 前記ディジタル信号を外部から入出力す
るための入出力手段と、 この入出力手段と前記演算手段との間で前記ディジタル
信号を転送する第１のバスと、 前記演算処理に必要な種々の情報を外部から受け入れる
ための転送バッファと、 この転送バッファから前記記憶手段へ前記種々の情報を
転送する第２のバスとを更に備え、 前記第１のバスと第２のバスとを共通のバスとしたこと
を特徴とする請求項４記載のディジタル信号処理装置。 - 【請求項６】 前記演算処理期間と前記情報転送期間の
長さは、外部から任意に調整可能であることを特徴とす
る請求項４又は５記載のディジタル信号処理装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6129522A JP2924643B2 (ja) | 1994-05-19 | 1994-05-19 | ディジタル信号処理方法及び装置 |
| US08/427,247 US5708847A (en) | 1994-05-19 | 1995-04-24 | Method of digital signal processing and apparatus using a reference operation cycle including a processing period and a transfer period |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6129522A JP2924643B2 (ja) | 1994-05-19 | 1994-05-19 | ディジタル信号処理方法及び装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07311731A true JPH07311731A (ja) | 1995-11-28 |
| JP2924643B2 JP2924643B2 (ja) | 1999-07-26 |
Family
ID=15011591
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6129522A Expired - Fee Related JP2924643B2 (ja) | 1994-05-19 | 1994-05-19 | ディジタル信号処理方法及び装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5708847A (ja) |
| JP (1) | JP2924643B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6275923B1 (en) | 1996-06-28 | 2001-08-14 | Nec Corporation | Data processing method and apparatus |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7365300B2 (en) * | 2005-06-29 | 2008-04-29 | Visteon Global Technologies, Inc. | Rear vision system |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH01287767A (ja) * | 1988-05-13 | 1989-11-20 | Ricoh Co Ltd | Ｒａｍの制御回路 |
| JPH0553793A (ja) * | 1991-08-22 | 1993-03-05 | Yamaha Corp | デジタル信号処理プロセツサ |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4112490A (en) * | 1976-11-24 | 1978-09-05 | Intel Corporation | Data transfer control apparatus and method |
| US4635194A (en) * | 1983-05-02 | 1987-01-06 | International Business Machines Corporation | Instruction buffer bypass apparatus |
| US5179693A (en) * | 1985-03-29 | 1993-01-12 | Fujitsu Limited | System for controlling operation of processor by adjusting duty cycle of performance control pulse based upon target performance value |
| US4720780A (en) * | 1985-09-17 | 1988-01-19 | The Johns Hopkins University | Memory-linked wavefront array processor |
| JP2617974B2 (ja) * | 1988-03-08 | 1997-06-11 | 富士通株式会社 | データ処理装置 |
| JPH01320564A (ja) * | 1988-06-23 | 1989-12-26 | Hitachi Ltd | 並列処理装置 |
| JPH0770961B2 (ja) * | 1988-08-12 | 1995-07-31 | 日本電気株式会社 | マイクロコンピュータ |
| JP2976484B2 (ja) * | 1990-04-25 | 1999-11-10 | キヤノン株式会社 | 画像信号処理装置 |
| JP2680483B2 (ja) * | 1991-05-02 | 1997-11-19 | 株式会社東芝 | デジタル信号処理装置 |
| JP3201786B2 (ja) * | 1991-07-18 | 2001-08-27 | アジレント・テクノロジー株式会社 | ディジタル信号処理システムの制御方法 |
| JP2953602B2 (ja) * | 1993-02-08 | 1999-09-27 | 三菱電機株式会社 | レーダ装置 |
-
1994
- 1994-05-19 JP JP6129522A patent/JP2924643B2/ja not_active Expired - Fee Related
-
1995
- 1995-04-24 US US08/427,247 patent/US5708847A/en not_active Expired - Lifetime
Patent Citations (2)
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Also Published As
| Publication number | Publication date |
|---|---|
| JP2924643B2 (ja) | 1999-07-26 |
| US5708847A (en) | 1998-01-13 |
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