JPH07312098A - モードレジスタセット方法、及び半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】 本発明の目的は、モードレジスタセットの簡
略化により、使い勝手の向上を図るための技術を提供す
ることにある。 【構成】 一系統のモードレジスタ１０１にテストモー
ド情報セットエリア（ビット８〜１１）と、動作モード
セットエリア（ビット０〜６）とを形成し、それにテス
トモード情報と動作モード情報とをパラレルで与えるこ
とにより、それら情報のセットを１サイクルで行う。そ
れによりテストプログラムにおけるレジスタセットに関
する処理の簡略化や、テスト時間の短縮化を図る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体記憶装置、さら
には同期形の半導体記憶装置の動作速度の高速化技術に
関し、例えばシンクロナスＤＲＡＭ（ダイナミック・ラ
ンダム・アクセス・メモリ）に適用して有効な技術に関
する。

【０００２】

【従来の技術】中央処理装置（ＣＰＵ）のクロックに同
期するインクリメント動作によりカラムアドレスを内部
生成してデータのリード・ライトの高速化を図ったもの
としてシンクロナスＤＲＡＭがある。そのようなシンク
ロナスＤＲＡＭにおいては、アドレス入力バッファや、
アドレスラッチ回路を介して取込まれたアドレスに基づ
いて、それに続くカラムアドレスをアドレスカウンタで
生成するようにしている。

【０００３】尚、シンクロナスＤＲＡＭについて記載さ
れた文献の例としては、平成５年１月１８日に、株式会
社日立製作所より発行された「ＨＭ５２４１６０５シリ
ーズのユーザーズマニュアル」がある。

【０００４】

【発明が解決しようとする課題】ところで、シンクロナ
スＤＲＡＭにおいては、動作モードを設定するための動
作モードレジスタや、テストモードを設定するためのテ
ストモードレジスタが設けられている。動作モード情報
としては、バースト長（Ｂｕｒｓｔ Ｌｅｎｇｔｈ）、
バーストタイプ（ＢＴ）、及びＣＡＳレイテンシ（Ｌａ
ｔｅｎｃｙ）などが含まれ、また、テストモード情報と
しては、メモリセルアレイのチェックのための縮約テス
ト、及びメモリセルのプレートストレステストなどが含
まれる。そのような動作モードや、テストモードは、内
蔵された動作モードレジスタや、テストモードレジスタ
に設定することができる。

【０００５】例えば、図８に示されるように、ロウ系の
アドレスを取込むためのロウアドレスバッファ８１が設
けられ、それに動作モードレジスタ８３と、テストモー
ドレジスタ８４とが結合される。動作モードレジスタ８
３、テストモードレジスタ８４はいずれも１２ビット構
成とされる。７番目の信号Ａ７はイネーブルビットとさ
れ、このイネーブルビットの状態によって、テストモー
ドレジスタ８４への設定と、動作モードレジスタ８３へ
の設定が選択される。例えば、チップセレクト信号ＣＳ
＊（＊はローアクティブ又は信号反転を意味する）、ロ
ウアドレスストローブ信号ＲＡＳ＊、カラムアドレスス
トローブ信号ＣＡＳ＊、ライトイネーブル信号ＷＥ＊、
及び信号Ａ７の全てがローレベルの場合、動作モードレ
ジスタ８３への設定が可能とされる。このとき、テスト
モードレジスタ８４はリセットされる。また、チップセ
レクト信号ＣＳ＊、ロウアドレスストローブ信号ＲＡＳ
＊、カラムアドレスストローブ信号ＣＡＳ＊、ライトイ
ネーブル信号ＷＥ＊がローレベルとされ、信号Ａ７がハ
イレベルの場合、テストモードレジスタ８４への設定が
可能とされる。

【０００６】しかしながら、上記のように、動作モード
レジスタ８３とテストモードレジスタ８４とが別個に設
けられている場合、動作モード情報とテストモード情報
のセットに２サイクル必要とされる。このため、連続テ
ストの要請に応じすることができないし、通常動作中の
任意のタイミングでプレートストレス等の試験を行いた
い場合でも、それを実現することができない。さらに、
テストパターンが複雑となるため、コスト低減が困難と
される。そしてテストモードに入った状態では、それを
終了させない限り、各種動作モードの設定変更が不可能
とされるし、また、同一動作モードで各種テストを連続
的に切換えることが不可能とされる。このように、上記
したモードレジスタセット方式では、動作モードレジス
タ８３とテストモードレジスタ８４とが別個に設けら
れ、動作モードとテストモードのセットに２サイクル必
要とされる関係で、各種テストに柔軟に対応できないこ
とが、本発明者によって見いだされた。

【０００７】本発明の目的は、モードレジスタセットの
簡略化により、使い勝手の向上を図るための技術を提供
することにある。

【０００８】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【０００９】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００１０】すなわち、制御信号を共有する複数ビット
構成のモードレジスタに、テストモード情報のセットエ
リアと動作モードのセットエリアとを形成し、テストモ
ード情報と動作モード情報とを上記モードレジスタにパ
ラレルに与えることにより、テストモード情報と動作モ
ード情報とを１サイクルでセットするものである。この
とき、テストモード情報をデコードするためのデコーダ
のイネーブル信号として使用されるテストセレクト信号
のセットエリアを形成し、テストセレクト信号の論理状
態を保持したままの状態でテストモード情報又は動作モ
ード情報の内容をセットサイクル毎に順次変更すること
ができる。ロウ系アドレスを取り込むためのアドレスバ
ッファを介して上記モードレジスタへの情報セットを行
うことができる。また、テストモード情報セットエリア
と、動作モードセットエリアとを含み、共通のモードセ
ット信号に応じて各情報セットエリアへの情報セットを
可能とするモードレジスタと、上記テストモード情報セ
ットエリアのセット情報をデコードするためのデコーダ
と、情報動作モードセットエリアのセット情報に基づい
て動作制御を行うためのコントロール系とを含んで半導
体記憶装置を構成するものである。このとき、上記モー
ドレジスタに、上記デコーダのイネーブル信号として使
用されるテストセレクト信号のセットエリアを設けるこ
とができる。また、複数の半導体メモリセルが配列され
て成るメモリセルアレイと、このメモリセルアレイのワ
ード選択のためのロウアドレスを取り込むためのバッフ
ァを含み、このバッファを介して上記モードレジスタへ
の各種セット情報を取り込むように構成することができ
る。

【００１１】

【作用】上記した手段によれば、制御信号を共有する複
数ビット構成のモードレジスタに、テストモード情報の
セットエリアと、動作モードのセットエリアとを形成
し、テストモード情報と動作モード情報とを上記モード
レジスタにパラレルに与えることにより、テストモード
情報と動作モード情報とを１サイクルでセットすること
は、テストモードレジスタと動作モードレジスタが別個
に設けられる場合に比べて、レジスタセットの簡略化を
達成する。また、テストモード情報又は動作モード情報
の内容をセットサイクル毎に順次変更することは、例え
ば、テストモードに入った状態での各種動作モードの設
定変更を可能とし、また、同一動作モードで各種テスト
の連続的な切換えを可能とする。そして、上記テストモ
ード情報セットエリアと、動作モードセットエリアとを
含み、共通のモードセット信号に応じて各情報セットエ
リアへの情報セットを可能とするモードレジスタを備え
ることは、モードレジスタへの情報設定の簡略化、さら
には、テストモードに入った状態での各種モードの設定
変更や、同一動作モードで各種テストの連続試験を可能
とし、このことが、半導体記憶装置の使い勝手の向上を
達成する。

【００１２】

【実施例】図６には、本発明の一実施例であるデータ処
理装置が示される。

【００１３】この装置は、システムバス４００を介し
て、ＣＰＵ（中央処理装置）４０１、ＤＲＡＭ制御部４
０３、ＳＲＡＭ（スタティック・ランダム・アクセス・
メモリ）４０６、ＲＯＭ（リード・オンリ・メモリ）４
０５、周辺装置制御部４０７、表示系４１０などが、互
いに信号のやり取り可能に結合されることによって、予
め定められたプログラムに従って所定のデータ処理を行
うコンピュータシステムとして構成される。

【００１４】上記ＣＰＵ４０１は、本システムの論理的
中核とされ、主として、アドレス指定、情報の読出しと
書込み、データの演算、命令のシーケンス、割り込みの
受付け、記憶装置と入出力装置との情報交換の起動等の
機能を有し、演算制御部や、バス制御部、メモリアクセ
ス制御部などの各部から構成される。内部記憶装置とし
て、上記ＤＲＡＭ制御部４０３によって制御されるＤＲ
ＡＭ４０２や、バックアップ制御部４０４によってバッ
クアップされるＳＲＡＭ４０６、及びＲＯＭ４０５が設
けられる。ＤＲＡＭ４０２やＳＲＡＭ４０６には、ＣＰ
Ｕ４０１での計算や制御に必要なプログラムやデータが
格納される。ＲＯＭ４０５は、読出し専用であるため、
通常は変更を要しないプログラムが格納される。上記周
辺装置制御部４０７は、特に制限されないが、磁気記憶
装置を一例とする外部記憶装置４０８や、キーボード４
０９を一例とする入力装置などの周辺装置のインタフェ
ースとして機能する。上記表示系４１０は、ＶＲＡＭ
（ビデオ・ランダム・アクセス・メモリ）４１０Ａ、及
びそれの制御回路を含んで成る。システムバス４００を
介して転送された表示用データが、ＣＲＴディスプレイ
装置４１２に同期して当該ディスプレイ装置４１２に出
力されるようになっている。また、電源供給部４１１が
設けられ、ここで生成された各種電圧が、本実施例装置
の各部に供給されるようになっている。

【００１５】このようなデータ処理装置において、上記
ＤＲＡＭ４０２は、本実施例システムのメインメモリと
して使用されるため、特に高速動作が要求される。その
ような意味で本実施例では、上記ＤＲＡＭ４０２として
高速動作可能なシンクロナスＤＲＡＭが適用される。

【００１６】図７には上記ＤＲＡＭ４０２として上記デ
ータ処理装置に適用されるシンクロナスＤＲＡＭの全体
的な構成が示される。このシンクロナスＤＲＡＭは、Ｃ
ＰＵ４０１のクロックに同期してデータのリード・ライ
トが可能とされ、特に制限されないが、公知の半導体集
積回路製造技術により、単結晶シリコン基板などの一つ
の半導体基板に形成される。

【００１７】図７に示されるように、このシンクロナス
ＤＲＡＭは、特に制限されないが、Ｂａｎｋ０，Ｂａｎ
ｋ１で示されるように、二つのメモリセルアレイ（メモ
リバンクと称される）３１２，３１３を有する。このメ
モリセルアレイ３１２，３１３は、それぞれ複数のダイ
ナミック形メモリセルをアレイ状に配列して成る複数の
メモリマットを有する。外部から取込まれたアドレスＡ
０〜Ａ１１がロウアドレスバッファを介してロウデコー
ダ３０８，３０９や、モードレジスタ１０１に伝達され
るようになっている。ロウデコーダ３０８，３０９で
は、入力されたアドレスをデコードすることにより、そ
れぞれメモリセルアレイ３１２，３１３のワード線を選
択的に駆動するための信号が生成される。モードレジス
タ１０１は、後に詳述するように、動作モード情報やテ
ストモード情報をセットするのに使用される。

【００１８】また、外部から取込まれたアドレスの一部
Ａ０〜Ａ８が、カラムアドレスバッファ３１５を介して
ラッチ回路３１４で保持されるようになっている。この
ラッチ回路３１４の保持アドレスは、後段に配置された
カラムアドレスカウンタ３１６に入力されるようになっ
ている。このカラムアドレスカウンタ３１６は、入力ア
ドレスを初期アドレスとしてそれに続くカラムアドレス
をインクリメント動作によって生成する。生成されたカ
ラムアドレスは、カラムデコード部３０４，３０６に伝
達されるようになっている。このカラムデコード部３０
４，３０５は、それぞれ入力アドレスをデコードするこ
とによって、カラム系周辺回路３０３，３０７の動作制
御信号を生成する。このカラム系周辺回路３０３，３０
７には、特に制限されないが、メモリセルアレイ３１
２，３１３のメモリセルに結合された相補データ線対の
微弱な電位差（メモリセルデータ）を増幅するためのセ
ンスアンプや、上記カラムデコード部３０４，３０６か
らの制御信号に基づいて上記相補データ線対を選択的に
相補コモンデータ線対に結合するためのカラム選択回
路、相補コモンデータ線対をプリチャージするためのプ
リチャージ回路などが含まれる。

【００１９】カラムデコード出力に基づきカラム選択回
路が動作されることによって、相補データ線対が選択的
にコモンデータ線対に結合されると、メモリセルへのデ
ータ書込み、又は当該メモリセルからのデータ読出しが
可能とされる。上記センスアンプで増幅されたメモリセ
ルデータは、メインアンプＭＡを介して、外部出力可能
とされる。また、外部からの書込みデータは、ライトア
ンプＷＡで増幅された後にコモンデータ線対に伝達さ
れ、上記のようにカラムアドレスに基づいて選択された
データ線を介して、対応するメモリセルに伝達されるこ
とによって、書込み可能とされる。上記メモリセルアレ
イ３１２，３１３は、特に制限されないが、入力される
アドレスの一部を利用することによって、選択的にリー
ド・ライトに関与するため、上記ライトアンプＷＡやメ
インアンプＭＡ、及びデータバスＤＢＵＳは、上記メモ
リセルアレイ３１２，３１３で共有されている。尚、ラ
イトアンプＷＡやメインアンプＭＡのビット構成は、上
記センスアンプ及びＩ／Ｏバスのビット構成に対応して
いる。例えば、上記コモンデータ線対が、８ビット構成
とされるとき、上記ライトアンプＷＡやメインアンプＭ
Ａも、それに対応して８ビット構成とされる。

【００２０】さらに、本実施例ではコントローラ３０５
が設けられ、このコントローラ３０５は、基本クロック
ＣＬＫ、チップセレクト信号ＣＳ＊、ロウアドレススト
ローブ信号ＲＡＳ＊、カラムアドレスストローブ信号Ｃ
ＡＳ＊、ライトイネーブル信号ＷＥ＊など、外部から入
力される各種信号に基づいて、本実施例シンクロナスＤ
ＲＡＭにおける各部の動作制御のための信号を生成す
る。このシンクロナスＤＲＡＭでは、チップセレクト信
号ＣＳ＊、ロウアドレスストローブ信号ＲＡＳ＊、カラ
ムアドレスストローブ信号ＣＡＳ＊、ライトイネーブル
信号ＷＥ＊の論理状態の組合せによって、通常動作やモ
ードレジスタ１０１への情報セットが指示されるように
なっている。

【００２１】図１には上記シンクロナスＤＲＡＭに含ま
れるモードレジスタ１０１及びその周辺の詳細な構成例
が示される。図１に示されるように、ロウ系のアドレス
を取込むためのロウアドレスバッファ３１１に、各種モ
ード設定用のモードレジスタ１０１と、ロウ系のアドレ
スをラッチするためのラッチ回路３０１とが結合され
る。特に制限されないが、モードレジスタ１０１は、１
２ビット構成とされ、テストモード情報のセットエリア
と、動作モードのセットエリアとが形成されている。こ
のモードレジスタ１０１において、ビット０〜６までが
動作モード設定エリアとされ、ビット８〜１１までがテ
ストモード設定エリアとされる。ビット７は、テストセ
レクト信号のセットエリアとされる。ビット０〜１１
に、上記ロウアドレスバッファ３１１を介して取り込ま
れた各種情報（Ａ０〜Ａ１１）がパラレルに与えられる
ようになっている。このモードレジスタ１０１は、モー
ドセット信号がローレベルにアサートされることによっ
て、情報のセット（保持）が可能とされる。チップセレ
クト信号ＣＳ＊、ロウアドレスストローブ信号ＲＡＳ
＊、カラムアドレスストローブ信号ＣＡＳ＊、及びライ
トイネーブル信号ＷＥ＊の全てがローレベルの場合に、
モードセット信号がローレベルにアサートされる。特に
制限されないが、動作モード情報としては、バースト長
（Ｂｕｒｓｔ Ｌｅｎｇｔｈ）、バーストタイプ（Ｂ
Ｔ）、及びカラムアドレスストローブ信号ＣＡＳ＊がア
サートされてから何サイクル目にデータ出力が行われる
かを示すＣＡＳレイテンシ（Ｌａｔｅｎｃｙ）などが含
まれる。バースト長は最大８種類とされ、バーストタイ
プは最大２種類とされ、ＣＡＳレイテンシは最大８種類
とされる。バースト長は、ビット０〜２にセットされ、
バーストタイプはビット３に設定され、ＣＡＳレイテン
シはビット４〜６にセットされる。セットされた動作モ
ード情報はコントロール系回路１０４に伝達される。こ
のコントロール系回路１０４は、図７に示されるコント
ローラ３０５の一部とされ、上記モードレジスタ１０１
にセットされた動作モード情報に基づいて、本実施例シ
ンクロナスＤＲＡＭの各部の動作制御を行う。

【００２２】また、テストモード情報としては、特に制
限されないが、メモリセルアレイのフェイルチェックの
ための縮約テスト、メモリセルのプレートストレステス
ト、セルフリフレッシュタイマチェックなどが含まれ
る。そのようなテストは最大１６種類とされ、モードレ
ジスタ１０１のビット８〜１１にセットされる。セット
されたテストモード情報は、テストモードデコーダ１０
２に入力されるようになっている。このテストモードデ
コーダ１０２は、上記モードレジスタ１０１のビット７
のセット情報をイネーブル信号として取込み、このイネ
ーブル信号がハイレベルにアサートされることによっ
て、モードレジスタ１０１のビット８〜１１のセット情
報をデコードして出力する。テストモードデコーダ１０
２の後段にはテストモードドライバ１０３が配置され、
デコーダ１０２のデコード出力に基づいて、シンクロナ
スＤＲＡＭの動作テストのためのテスト信号が、図示さ
れないテスト回路に出力される。このテスト回路は、半
導体メモリチップ内に設けられるもので、電源電圧を昇
圧するための昇圧回路や、読み出しデータを縮約するた
めの縮約回路などが含まれ、上記テスト信号によってそ
の動作が制御されるようになっている。

【００２３】図２には上記モードレジスタ１０１の構成
例が示される。図２に示されるように、モードレジスタ
１０１は、ロウアドレスバッファ３１１を介して取り込
まれる各種情報Ａ０〜Ａ１１に対応する複数のレジスタ
によって構成される。この複数のレジスタは全て同一構
成とされ、そのうちの一つが代表的に示されるように、
２入力のノア（ＮＯＲ）回路２０６と、それの入出力端
子に結合されたトライステートバッファ２０２と、ロウ
アドレスバッファ３１１からの情報（ここではＡ０）を
取り込むためのトライステートバッファ２０３と、モー
ドセット信号を反転することによって上記トライステー
トバッファ２０２，２０３を制御するためのインバータ
２０１と、イニシャライズ信号を取り込むためのインバ
ータ２０４，２０５と、ノア回路２０６の出力信号を相
補レベルでモードレジスタの外部に出力するためのイン
バータ２０７，２０８とを含んで成る。モードセット信
号がハイレベルからローレベルにされると、トライステ
ートバッファ２０２がオンされ、トライステートバッフ
ァ２０３がオフされることによって、入力情報の論理が
保持される。尚、イニシャライズ信号がハイレベルにア
サートされることによって、このレジスタが初期状態と
される。

【００２４】図３には上記テストモードデコーダ１０２
の構成例が示される。図３に示されるように、このテス
トモードデコーダ１０２は、モードレジスタ１０１から
の出力信号（Ａ８〜Ａ１１）のデコードのための格子状
配線部３０と、この格子状配線部３０を介して上記モー
ドレジスタ１０１に結合された論理回路部３１〜３４と
を含む。この論理回路部３１〜３４は全て同一構成とさ
れ、そのうちの一つが代表的に示されるように、４入力
ナンド（ＮＡＮＤ）回路３５〜３８と、それに対応して
配置されたインバータ３９〜４２と、その後段に配置さ
れた２入力ナンド回路４３〜４６とを含む。２入力ナン
ド回路４３〜４６一方の入力端子には、上記モードレジ
スタ１０１からのイネーブル信号（Ａ７）が入力される
ようになっている。つまり、このイネーブル信号がハイ
レベルにアサートされた場合に、ナンド回路４３〜４６
が活性化されることによって、このテストデコーダ１０
２からデコード出力が得られるようになっている。イネ
ーブル信号がローレベルの場合、ナンド回路４３〜４６
が非活性状態とされることによって、デコード出力が阻
止される。

【００２５】図４、及び図５には、本実施例シンクロナ
スＤＲＡＭのテストの流れが示される。尚、図４、及び
図５に示されるは、テストの流れが連続していること
を示している。図４、及び図５に示されるテストは、冗
長救済領域を含めたメモリチェックとされる。つまり、
冗長救済領域を救済前に予めチェックすることによっ
て、救済した先に不良ビットが存在したために生ずる救
済不良を未然に防ぐために行われる。最初に全てのメモ
リセルに０を書込み（オール０ライト）、次にこの０デ
ータを読出すとともに、読出しビットに順次１を書込ん
でゆく（０リード／１ライト）。さらに、この１データ
を読出すとともに、読出しビットに順次０を書込む（１
リード／０ライト）。そのようにして全ビットの良否判
断が行われる。チェック対象をノーマルエリアと冗長エ
リアとに切換える必要があるが、本実施例では、そのよ
うな切換えを、信号Ａ７の論理切換えにより容易に、し
かも連続的に行うことができる。以下、図４，図５の流
れに従って説明する。

【００２６】先ず、カラムアドレスストローブ信号ＣＡ
Ｓ＊、ロウアドレスストローブ信号ＲＡＳ＊、カラムア
ドレスストローブ信号ＣＡＳ＊、ライトイネーブル信号
ＷＥ＊の全てがローレベルとされることによって、モー
ドレジスタ１０１への情報セットが行われる（ステップ
Ｓ４１）。この例ではテストモードとして冗長エリアス
キャンモードがセットされている。このとき、信号Ａ７
はローレベルとされる。信号Ａ７がローレベルの場合、
テストモードデコーダ１０２においてテストモード情報
のデコードは行われない。メモリセルアレイのノーマル
エリアの全ビットに０が書込まれ（ステップＳ４２）、
その後に、信号Ａ７がハイレベルに切換えられることに
よって、テストモードがスタートされる（ステップＳ４
３）。つまり、イネーブル信号がハイレベルにアサート
されることによって、モードレジスタ１０１のテストモ
ード情報のセットエリア（ビット８〜１１）のセット情
報がテストモードデコーダ１０２によってデコードされ
て、テストモードドライバ１０３からテスト信号が出力
される。このテスト信号に基づいて、冗長エリアへの０
書込みが行われる（ステップＳ４４）。この０書込みが
終了された後に、信号Ａがローレベルに切換えられるこ
とによって、テストモードがオフされる（ステップＳ４
５）。テストモードがオフされた状態で、ノーマルエリ
アへの０リード／１ライトが行われる（ステップＳ４
６）。次に、信号Ａがハイレベルに切換えられることに
よってテストモードがスタートされ（ステップＳ４
７）、冗長エリアへの０リード／１ライトが行われる
（ステップＳ４８）。この冗長エリアへの０リード／１
ライトが終了されると、再び信号Ａ７がローレベルに切
換えられることによって、テストモードがオフされる
（ステップＳ４９）。そして、ノーマルエリアへの１リ
ード／０ライトが行われ（ステップＳ５０）、信号Ａ７
がハイレベルに切換えられることにより、テストモード
がスタートされる（ステップＳ５１）。さらに、冗長エ
リアへの１リード／０ライトが行われ（ステップＳ５
２）、信号Ａ７がローレベルに切換えられることによっ
てテストモードがオフされる（ステップＳ５３）。この
状態で、再びノーマルエリアへのオール０リードが行わ
れ（ステップＳ５４）、信号Ａ７がハイレベルに切換え
られることによってテストモードがスタートされる（ス
テップＳ５５）。そして、冗長エリアのオール０リード
が行われ（ステップＳ５６）、信号Ａ７がローレベルに
切換えられることによって、テストモードが終了され
る。

【００２７】上記実施例によれば、以下の作用効果を得
ることができる。 （１）テストモードレジスタと動作モードレジスタとが
別個に設けられる場合、テストモード情報と、動作モー
ド情報とが別サイクルセットされるが、上記実施例で
は、一系統のモードレジスタ１０１にテストモード情報
セットエリアと、動作モードセットエリアとを形成し、
それにテストモード情報と動作モード情報とをパラレル
で与えることにより、それら情報のセットを１サイクル
で完了することができる。それによりテストプログラム
におけるレジスタセットに関する処理の簡略化や、テス
ト時間の短縮化を図ることができ、それによって、半導
体記憶装置のコスト低減を図ることができる。 （２）上記のモードレジスタ構成により、テストモード
情報又は動作モード情報の内容をセットサイクル毎に順
次変更することができ、そのような変更により、例えば
テストモードに入った状態で、それを終了させることな
く、各種動作モードの設定変更が可能とされるし、ま
た、同一動作モードで各種テストを連続的に切換えるこ
とができる。 （３）信号Ａ７の論理切換えにより、ノーマルエリアの
スキャンモードと、冗長エリアのスキャンモードとを容
易に切換えることができるので、ノーマルエリアと、冗
長エリアのメモリチェックに要する時間を短縮すること
ができる。

【００２８】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。

【００２９】例えば、上記実施例では、モードレジスタ
１０１を１２ビット構成としたが、このモードレジスタ
の構成ビットは、動作モードやテストモードの種類に応
じて、変更することができる。また、上記実施例ではテ
ストモードの一例としてメモリセルアレイのノーマルエ
リアと冗長エリアのチェックを挙げたが、動作中のメモ
リセルのプレート電位を変更することによりプレートス
トレステストを行うこともできる。そのような各種テス
トの切換えは、モードレジスタ１０１へのセット情報を
変更することによって可能とされる。

【００３０】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるシンク
ロナスＤＲＡＭに適用した場合について説明したが、本
発明はそれに限定されるものではなく、メモリセルがス
タティック形により形成され、クロックに同期して動作
可能なシンクロナスＳＲＡＭに適用することができる。
また、メモリＬＳＩのみならず、シングルチップマイク
ロコンピュータなどに内蔵される半導体記憶装置にも適
用することができる。

【００３１】本発明は、少なくとも情報設定のためのレ
ジスタの存在を条件に適用することができる。

【００３２】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００３３】すなわち、制御信号を共有する複数ビット
構成のモードレジスタに、テストモード情報のセットエ
リアと動作モードのセットエリアとを形成し、テストモ
ード情報と動作モード情報とを上記モードレジスタにパ
ラレルに与えて、テストモード情報と動作モード情報と
を１サイクルでセットすることは、動作モードとテスト
モードの設定の簡略化によりテストパターンの簡略化を
図ることができる。また、テストモード情報又は動作モ
ード情報の内容をセットサイクル毎に順次変更すること
によって、テストモードに入った状態で、各種モードの
設定変更が可能とされ、また、同一動作モードで各種テ
ストを連続的に切換えることができる。そして、テスト
モード情報セットエリアと、動作モードセットエリアと
を含み、共通のモードセット信号に応じて各情報セット
エリアへの情報セットを可能とするモードレジスタを備
えて半導体記憶装置を構成することによって、モードレ
ジスタへの情報設定の簡略化を図ることができ、それに
より、テストモードに入った状態での各種モードの設定
変更や、同一動作モードで各種テストを連続的に切換え
ることができるので、各種テストの容易化、テスト時間
の短縮化を図ることができ、当該半導体記憶装置のコス
ト低減を図ることができる。

【図面の簡単な説明】

【図１】本発明の一実施例であるシンクロナスＤＲＡＭ
に含まれるモードレジスタ及びその周辺の詳細な構成例
ブロック図である。

【図２】図１に示されるモードレジスタの構成例回路図
である。

【図３】図１に示されるテストモードデコーダの構成例
回路図である。

【図４】上記シンクロナスＤＲＡＭのテストの流れ図で
ある。

【図５】上記シンクロナスＤＲＡＭのテストの流れ図で
ある

【図６】上記シンクロナスＤＲＡＭを含むデータ処理装
置の全体的な構成例ブロック図である。

【図７】上記シンクロナスＤＲＡＭの全体的な構成例ブ
ロック図である。

【図８】従来のシンクロナスＤＲＡＭの主要部の構成例
ブロック図である。

【符号の説明】

１０１ モードレジスタ １０２ テストモードデコーダ １０３ テストモードドライバ １０４ コントロール系回路 ３０３ カラム系周辺回路 ３０４ カラムデコード回路 ３０５ コントローラ ３０６ カラムデコード回路 ３０７ カラム系周辺回路 ３０８ ロウデコーダ ３０９ ロウデコーダ ３１２ メモリセルアレイ ３１３ メモリセルアレイ ３１４ ラッチ回路 ３１５ カラムアドレスバッファ ３１６ カラムアドレスカウンタ ４０１ ＣＰＵ ４０２ ＤＲＡＭ ４０３ ＤＲＡＭ制御部 ４０４ バックアップ制御部 ４０５ ＲＯＭ ４０６ ＳＲＡＭ ４０７ 周辺装置制御部 ４０８ 外部記憶装置 ４０９ キーボード ４１０ 表示系 ４１０Ａ ＶＲＡＭ ４１１ 電源供給部 ４１２ ＣＲＴディスプレイ装置

Claims (6)

【特許請求の範囲】
1. 【請求項１】 半導体記憶装置に含まれるモードレジス
   タに各種情報をセットするためのモードレジスタセット
   方法において、制御信号を共有する複数ビット構成のモ
   ードレジスタに、テストモード情報のセットエリアと、
   動作モードのセットエリアとを形成し、テストモード情
   報と動作モード情報とを上記モードレジスタにパラレル
   に与えることにより、テストモード情報と動作モード情
   報とを１サイクルでセットすることを特徴とするモード
   レジスタセット方法。
2. 【請求項２】 テストモード情報又は動作モード情報の
   内容を順次変更するようにした請求項１記載のモードレ
   ジスタセット方法。
3. 【請求項３】 ロウ系アドレスを取り込むためのアドレ
   スバッファを介して上記モードレジスタへの情報セット
   を行う請求項１又は２記載のモードレジスタのセット方
   法。
4. 【請求項４】 テストモード情報セットエリアと、動作
   モードセットエリアとを含み、共通のモードセット信号
   に応じて各情報セットエリアへの情報セットを可能とす
   るモードレジスタと、上記テストモード情報セットエリ
   アのセット情報をデコードしてテスト情報を生成するた
   めのデコーダと、情報動作モードセットエリアのセット
   情報に基づいて動作制御を行うためのコントロール系と
   を含むことを特徴とする半導体記憶装置。
5. 【請求項５】 上記モードレジスタは、上記デコーダの
   イネーブル信号として使用されるテストセレクト信号の
   セットエリアを含む請求項４記載の半導体記憶装置。
6. 【請求項６】 複数の半導体メモリセルが配列されて成
   るメモリセルアレイと、このメモリセルアレイのワード
   選択のためのロウアドレスを取り込むためのバッファと
   を含み、このバッファを介して上記モードレジスタへの
   各種セット情報を取り込むようにされて成る請求項４又
   は５記載の半導体記憶装置。