JPH07312701A - 水平位相補正回路 - Google Patents

Abstract

(57)【要約】 【目的】温度変化や経時変化等に起因する水平基準信号
の位相の変化が発生した場合これを検出して、この位相
の変化に起因するシステムの水平位相シフトを自動的に
吸収・補正する。 【構成】複合映像信号から分離した水平同期信号に周波
数ロックしたシステムクロックを用いて複合映像信号を
デジタル処理し且つ前記システムクロックを発生するフ
ェーズロックドループ部２から得られる水平基準信号を
もとに水平タイミング信号を発生する。前記水平基準信
号を前記複合映像信号から分離した水平同期信号と位相
比較器６で位相比較し、その比較出力で前記水平タイミ
ング信号の位相を制御する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、映像信号を入力し、こ
の映像信号の水平同期信号に周波数ロックしたシステム
クロックを用いて映像信号をデジタル処理し、またシス
テムクロックを分周して作成した基準信号をデジタル処
理における水平時間軸方向の基準とするような、例えば
ＥＤＴＶ受像機やＮＴＳＣ−ＨＤコンバータ等のシステ
ムに好適な水平位相補正回路に関する。

【０００２】

【従来の技術】近年、デジタル信号処理技術を用いて映
像の画質改善を図る動きが活発となっている。デジタル
処理を行う場合、システムクロックが必要となる。その
ため、例えばＮＴＳＣ信号を扱う機器では、一般に水平
同期信号やカラーバースト信号等に周波数追従したシス
テムクロックを作成する方法が採られている。システム
クロック作成用の専用ＩＣも、各ＩＣメーカーから発売
されている。

【０００３】ここで、映像デジタル処理の一例として、
複合映像信号を、その信号から分離した水平同期信号に
ラインロックしたシステムクロックを用いて、デジタル
処理を行う方法について説明する。

【０００４】図７は、ラインロッククロックを用いた複
合映像信号のデジタル処理を説明するための図である。
複合映像入力信号から同期分離部１にて外部水平同期信
号を取り出す。この外部水平同期信号に周波数ロックし
たシステムクロックをフェーズロックドループ部２で作
成する。Ａ／Ｄ変換器３でディジタル信号に変換した複
合映像信号を処理する映像デジタル処理部４における水
平時間軸方向の基準となる水平基準信号は、システムク
ロックを分周器２４で分周して作成する。水平基準信号
をもとに、タイミング発生部１２にて、映像信号デジタ
ル処理を行うための各種タイミング信号を発生する。５
はＤ／Ａ変換器である。

【０００５】

【発明が解決しようとする課題】この従来の方法では、
フェーズロックドループ部２の経時変化や温度変化等が
原因で水平基準信号に位相シフトが発生し、それが原因
で、タイミング信号と映像信号の水平位相にシフトが発
生するという問題が生ずる。

【０００６】実例として、水平基準信号から水平同期出
力信号を作成する構成において発生する問題について以
下に説明する。ブロック図を図８に示す。図８の構成
は、例えばＮＴＳＣ信号を高画質化するクリアビジョン
（ＥＤＴＶ）技術に見られる。クリアビジョン技術で
は、映像ディジタル処理部４において、倍速変換という
処理を行なっている。倍速変換とはＮＴＳＣ信号の飛越
し走査を順次走査に変換する処理であり、画面のちらつ
きをなくして垂直解像度を向上させている。

【０００７】この場合、映像信号の水平周波数が入力と
出力で異なるため、入力複合映像中の水平同期信号は、
そのままでは映像出力信号の同期に使用できない。よっ
て、水平同期出力信号を別途水平基準信号をもとに作成
するのである。図８のブロック図の動作のタイミングチ
ャートを図９に示す。図９では説明を簡単にするため
に、入力の映像と同期の位相関係Ａをデジタル処理後の
映像出力信号と水平同期出力信号の間でも保持する場合
を仮定している。フェーズロックドループ部２が、定常
状態、つまり外部水平同期信号の周波数変動が無い場
合、外部水平同期信号と水平基準信号の位相は、ある一
定値（図９のＣ）で安定する。

【０００８】遅延器１０で水平基準信号をＤ遅延し、そ
の遅延器１０の出力をもとに、水平同期出力発生器９に
て幅Ｅの水平同期出力信号を作成する。また、映像デジ
タル処理部等の処理によって、複合映像入力信号と映像
出力信号との間にＢの遅延が発生する。複合映像入力信
号の水平同期立ち上がりから映像スタートまでの時間関
係Ａを、デジタル処理後の映像出力信号と水平同期出力
信号の間でも保持するため、 Ｄ＝Ｂ−（Ｃ＋Ｅ） となるように、遅延器１０の遅延量Ｄを設定する。

【０００９】ところが、この構成では、製品出荷時の調
整にて、映像出力信号と水平同期出力信号の位相を合わ
せても、その後、この位相にずれが生じるという問題が
発生する。これは、フェーズロックドループ部２の経時
変化や温度変化等が原因であることが分かった。即ち、
フェーズロックドループ部２が定常状態での、水平基準
信号と外部水平同期信号の位相差Ｃが、上記の原因のた
めに変化してしまうのである。よって、映像出力信号と
水平同期出力信号の位相Ａに位相シフトが生じる。

【００１０】つまり、水平同期に対して映像の中心が動
いてしまう。実際の、この位相差Ｃのシフト分は、フェ
ーズロックドループ部の構成にもよるが、およそ数μ秒
程度である。普通の動画を見ている分には映像センター
のシフトを確認する事は出来ないが、テストパターン等
の映像では確認できる。この位相シフトは無視できず、
製品出荷後に再調整する手段が必要となる。尚、フェー
ズロックドループ部の改善には限界がある。

【００１１】本発明はこのような点に鑑みてなされたも
ので、温度変化や経時変化等に起因する水平基準信号の
位相の変化が発生した場合これを検出して、この位相の
変化に起因するシステムの水平位相シフトを自動的に吸
収・補正することを目的としている。

【００１２】

【課題を解決するための手段】上記の目的を達成するた
め本発明では、複合映像信号から分離した水平同期信号
に周波数ロックしたシステムクロックを用いて複合映像
信号をデジタル処理し且つ前記システムクロックを発生
するフェーズロックドループ部から得られる水平基準信
号をもとに水平タイミング信号を発生するようにした回
路において、前記水平基準信号を前記複合映像信号から
分離した水平同期信号と比較器で位相比較し、その比較
出力で前記水平タイミング信号の位相を制御するように
している。

【００１３】また、本発明では、複合映像信号から分離
した水平同期信号に周波数ロックしたシステムクロック
を用いて複合映像信号をデジタル処理し且つ前記システ
ムクロックを発生するフェーズロックドループ部から得
られる水平基準信号をもとに水平タイミング信号を発生
するようにした回路において、前記水平基準信号をもと
に任意の位相遅延量を持つパルスを発生するカウンタ
と、前記カウンタの出力パルスに基いて水平同期出力信
号をタイミング信号として発生する回路と、前記水平基
準信号と前記複合映像信号から分離した水平同期信号の
位相差を求め該位相差が所定値を超えると前記カウンタ
へのロードデータを前記差が所定値内になるように変え
る制御回路とを備えている。

【００１４】

【作用】前者の構成では、水平基準信号と外部水平同期
信号の水平位相差に変化が発生した場合、タイミング信
号の水平位相シフトが発生しないようにタイミング信号
の位相が変化させられる。後者の構成では、前記水平位
相差が所定値を超えたときにタイミング信号の位相補正
が行われる。

【００１５】

【実施例】図１は本発明の第１実施例のブロック図であ
る。図１において、１は複合映像入力信号から外部水平
同期信号を分離する同期分離部、３は複合映像入力信号
をＡ／Ｄ変換するＡ／Ｄ変換器、４はＡ／Ｄ変換器３に
てＡ／Ｄ変換したデジタル映像信号を処理する映像デジ
タル処理部、５は映像デジタル処理部４より出力される
デジタル映像信号をＤ／Ａ変換するＤ／Ａ変換器であ
る。

【００１６】また２は外部水平同期信号にロックしたシ
ステムロックを発生するフェーズロックドループ部であ
り、電圧によって発振周波数が制御されてシステムクロ
ックを作成するＶＣＯ２３、システムクロックを分周し
て映像デジタル処理におけるシステムの水平位相の基準
となる水平基準信号を作成する分周器２４、水平基準信
号と外部水平同期信号との位相関係を検出する位相検出
器２１、位相検出器２１の出力の高域成分を除去するロ
ーバスフィルタ２２を有する。

【００１７】また６は水平基準信号と外部水平同期信号
の水平位相を比較する位相比較器、７は位相比較器６か
らの出力を取り込んで積分する積分器である。位相制御
部１２は、水平基準信号を基に、積分器７からの位相情
報によってタイミング信号の水平位相を制御して、水平
位相が補正された各種タイミング信号を出力する。

【００１８】この第１実施例では、分周器２４の出力の
水平基準信号と同期分離部１の出力の外部水平同期信号
を、位相比較器６にて位相比較して、その情報を積分器
７に取り込む。積分器７にて、両者の水平位相の変化を
監視して、その結果を位相制御部１２に出力する。水平
基準信号と外部水平同期信号の水平位相差に変化が発生
した場合、タイミング信号の水平位相シフトが発生しな
いように、位相制御部１２にて、タイミング信号の位相
を変化させる。以上の処理により、水平基準信号の位相
シフトに起因するタイミング信号の位相シフトを自動的
に吸収・補正する。

【００１９】次に図２に示す本発明の第２実施例を説明
する。図１における位相比較器６と積分器７を、図２で
はＣＰＵ１１に置換している。また位相制御部１２に、
カウンタ８と水平同期出力発生器９を用いている。ＣＰ
Ｕ１１により、カウンタ８のロードデータを逐次設定
し、水平基準位相の位相遅延量を制御する。水平同期出
力発生器９にて、水平基準信号をもとに、水平同期出力
信号を作成する。他の構成は図１と同一である。

【００２０】ＣＰＵ１１の制御のフローチャートを図３
に示す。まずシステムの電源を投入する。フェーズロッ
クドループ部２が安定した状態で、分周器２４の出力の
水平基準信号と同期分離部１の出力の外部水平同期信号
の位相差Ｃを基準位相差Ｃ０としてＣＰＵ１１で取り込
む（ステップ＃５）。

【００２１】そして、図９に示す映像出力信号と水平同
期出力信号の時間関係Ａを満たすようにＣＰＵ１１を用
いてカウンタ８のロードデータを算出して遅延量をＤ０
に設定する（ステップ＃１０）、 Ｄ０＝Ｃ０＋Ｅ−Ｂ 映像デジタル信号処理部等で発生する映像信号の遅延量
Ｂと、水平同期出力信号の幅Ｅは、システムの定数とし
て得られるので、Ｃ０によってＤ０が決定する。

【００２２】次に、外部水平同期信号と水平基準信号の
位相差Ｃの変化を監視するループ処理を行う。水平基準
信号と外部水平同期信号をＣＰＵ１１に取り込み、両者
の位相差を例えばｐフレーム毎に１回取り込んで位相差
データＣmを得る（ステップ＃１５）。この位相差デー
タＣmを例えばｎ回取り込んで総和を求め、総和データ
Ｓを得る。

【００２３】

【数１】

【００２４】そして総和データＳの平均を求め、平均デ
ータＴを得る（ステップ＃２０）、 Ｔ＝１／ｎ×Ｓ 次に、平均データＴと基準位相差Ｃ０の差ΔＸを求める
（ステップ＃２５）、 ΔＸ＝Ｔ−Ｃ０

【００２５】この差の絶対値｜ΔＸ｜が、ある閾値ΔＹ
を超えたか否かステップ＃３０で判定し、超えた場合、
水平基準信号に位相シフトが発生したものとみなす。 ｜ΔＸ｜＞ΔＹ ．．．．．．位相シフトが発生した ΔＹ＞｜ΔＸ｜＞０ ．．．．位相シフトは発生してい
ない

【００２６】位相シフトが発生したら、この位相シフト
によって起こる水平同期出力信号の位相シフトを吸収す
るように，ＣＰＵ１１でカウンタ８のロードデータを制
御して変更後の遅延量をＤnewとし、水平同期出力信号
の位相シフトを吸収・補正する。外部水平同期信号に対
して水平基準信号の位相が遅れる方向を（＋）方向とす
る。ステップ＃３５でΔＸ＞０か否かを判定し、

【００２７】ΔＸ＞０ならば、ステップ＃４０へ進ん
で、 Ｄnew＝Ｄ０−ΔＸ とし、 ΔＸ＜０ならば Ｄnew＝Ｄ０＋ΔＸ とする。

【００２８】位相シフトが発生した場合の、外部水平同
期信号・水平基準信号・水平同期出力信号のタイミング
図を図４〜図６に示す。新しい基準位相差Ｃ０newは、
平均データＴを設定する。 Ｃ０new＝Ｔ

【００２９】以上の制御によって、外部水平同期信号と
水平基準信号の間に発生した閾値ΔＹを越える位相シフ
トΔＸがカウンタ８にて補正される。水平基準信号の位
相シフトが発生しない場合、総和データＳ・平均データ
Ｔをリセットして、何もせずに水平基準信号と外部水平
同期信号の取り込みを再開する。

【００３０】以上、ＣＰＵ１１とカウンタ８を用いたデ
ジタル処理での実施例を述べたが、この処理の構成は、
アナログ回路や他のデジタル回路でも実現可能である。
但し、ＣＰＵ１１は、他の制御に使用しているＣＰＵを
流用できるので、ＣＰＵを用いたデジタル回路の構成の
方が簡単かつ安価に実現できる。

【００３１】

【発明の効果】以上述べてきたように、本発明によれば
フェーズロックドループ部の温度変化や経時変化等によ
って発生する水平基準信号の位相シフトに起因する、シ
ステムの水平位相シフトを自動的に検出・補正でき、製
品出荷後の無調整化が計れる。又本発明の回路は、安価
に実現可能である。

【図面の簡単な説明】

【図１】本発明の水平位相自動補正方式の概略ブロック
図。

【図２】本発明の一実施例の概略ブロック図。

【図３】ＣＰＵ１１の制御のフローチャート。

【図４】外部水平同期信号・水平基準信号・水平同期出
力信号のタイミング図。

【図５】外部水平同期信号・水平基準信号・水平同期出
力信号のタイミング図。

【図６】外部水平同期信号・水平基準信号・水平同期出
力信号のタイミング図。

【図７】従来方法の概略ブロック図。

【図８】従来方法の一実施例。

【図９】従来方法の一実施例の動作のタイミング図。

【符号の説明】

２ フェーズロックドループ部 ６ 位相比較器 ７ 積分器 ８ カウンタ ９ 水平同期出力発生器 １２ 位相制御部 １１ ＣＰＵ

Claims (2)

【特許請求の範囲】
1. 【請求項１】複合映像信号から分離した水平同期信号に
   周波数ロックしたシステムクロックを用いて複合映像信
   号をデジタル処理し且つ前記システムクロックを発生す
   るフェーズロックドループ部から得られる水平基準信号
   をもとに水平タイミング信号を発生するようにした回路
   において、 前記水平基準信号を前記複合映像信号から分離した水平
   同期信号と比較器で位相比較し、その比較出力で前記水
   平タイミング信号の位相を制御するようにしたことを特
   徴とする水平位相補正回路。
2. 【請求項２】複合映像信号から分離した水平同期信号に
   周波数ロックしたシステムクロックを用いて複合映像信
   号をデジタル処理し且つ前記システムクロックを発生す
   るフェーズロックドループ部から得られる水平基準信号
   をもとに水平タイミング信号を発生するようにした回路
   において、 前記水平基準信号をもとに任意の位相遅延量を持つパル
   スを発生するカウンタと、 前記カウンタの出力パルスに基いて水平同期出力信号を
   タイミング信号として発生する回路と、 前記水平基準信号と前記複合映像信号から分離した水平
   同期信号の位相差を求め該位相差が所定値を超えると前
   記カウンタへのロードデータを前記差が所定値内になる
   ように変える制御回路と、 を備えることを特徴とする水平位相補正回路。