JPH0731353U - プリンタの画像データ・インタフェース回路 - Google Patents

Abstract

(57)【要約】 【目的】 画像データがシリアルまたはパラレルのいず
れの形で供給されても、シリアルまたはパラレルのいず
れかの形態でデータを出力させる。 【構成】 ラインＬ１〜Ｌ８からパラレルデータが入力
される時は、Ｓ／Ｐ切替信号Ｓsp が立ち上げられてセ
レクタ３の入力端子Ｄ１，Ｔ１が選択され、該パラレル
データが入力クロックとともにそのまま出力される。ま
た、ラインＬ１からシリアルデータが入力される時は、
Ｓ／Ｐ切替信号Ｓsp が立ち下げられてセレクタ３の入
力端子Ｄ２，Ｔ２が選択され、Ｓ／Ｐ変換回路１によっ
て変換されたパラレルデータと、８分周回路２によって
８分周されたクロックとが出力される。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

本考案は、内部で画像データの加工が可能なプリンタに用いて好適な、プリン タの画像データ・インタフェース回路に関する。

【０００２】

【従来の技術】

従来、コンピュータ等のホスト装置からプリンタに画像データを転送する場合 、ホスト装置とプリンタとを接続するインタフェースとしては、パラレルデータ 送信方式であるセントロニクス・インタフェースが一般的に使用されている。図 ６に、ホスト装置とプリンタとの接続例を示す。

【０００３】 図６において、Ｐ１は、内部にバッファメモリ２２を有するプリンタである。 ホスト装置２１からパラレルデータ送信された画像データＧＤは、一旦バッファ メモリ２２に蓄えられた後、パラレルデータＧＤ’としてサーマルヘッド制御回 路２３に供給される。 また、Ｐ２は、内部にバッファメモリを持たないプリンタであり、ホスト装置 ２１からパラレルデータ送信された画像データＧＤは、直接サーマルヘッド制御 回路２３に供給される。

【０００４】 最近、上記プリンタＰ１のような内部にバッファメモリを有するプリンタにお いて、バッファメモリに蓄積された画像データを加工する画像データ処理回路を 設け、プリンタ内部で画像の色補正・拡大／縮小・色変換等の処理を施す技術が 発達してきた。この場合、画像データ処理回路からの各データの出力形態に合致 した形態で、データをサーマルヘッド制御回路に供給できることが、画像データ 処理回路の回路構成上望ましい。

【０００５】 例えば、画像データ処理回路において２値データを扱う時は、１ピクセル（画 素）当たりのデータ処理量が１ビット単位であるため、１ビット毎の処理で直ち に画像データ処理回路からデータを送出できるシリアルデータ送信方式が向いて いる。 一方、画像データ処理回路において多値データを扱う時は、例えば該多値デー タが２５６階調の濃淡画像である場合、１ピクセル当たりのデータ処理量が８ビ ット単位であるため、データの送出にはパラレルデータ送信方式が向いている。

【０００６】

【考案が解決しようとする課題】

ところが、従来は、プリンタのインタフェースがセントロニクス方式等のパラ レルデータ送信方式に固定されていたため、画像データ処理回路において２値デ ータを扱う部分については、シリアルデータ出力をパラレルデータ出力に変換す る回路が付加されていた。そのため、画像データ処理回路の構成が複雑になると いう問題があった。

【０００７】 本考案は、上述した事情に鑑みてなされたものであり、画像データ処理回路の データ出力形態がシリアルまたはパラレルのいずれであっても、シリアルデータ またはパラレルデータのいずれかの形態でデータを出力することが可能なプリン タの画像データ・インタフェース回路を提供することを目的としている。

【０００８】

【課題を解決するための手段】

上記課題を解決するために、本考案においては、画像データを蓄積するメモリ と、該画像データを新たな画像データに変換して出力する画像処理手段を有する プリンタにおいて、 前記画像処理手段の出力データをシリアルデータまたはパラレルデータに変換 して出力する変換手段と、所定の切替信号に基づいて、前記画像処理手段の出力 データまたは前記変換手段の出力データのいずれかを選択する選択手段とを具備 することを特徴とする。

【０００９】

【作用】

上記構成によれば、変換手段により、画像処理手段の出力データがシリアルデ ータまたはパラレルデータに変換される。そして、選択手段により、所定の切替 信号に基づいて、画像処理手段の出力データまたは変換手段の出力データのいず れかが選択されて出力される。よって、画像処理手段が出力するデータがシリア ルデータまたはパラレルデータのいずれの場合においても、シリアルデータまた はパラレルデータのいずれかの形態でデータを出力することが可能である。

【００１０】

【実施例】

以下、図面を参照して、本考案の実施例について説明する。 図１は、本考案の一実施例による画像データインタフェース回路を適用したプ リンタＰ３の構成を示すブロック図である。 図１において、バッファメモリ２２には、外部のホスト装置より転送された画 像データＧＤが蓄積される。

【００１１】 画像データ処理回路２４は、この画像データに対して上述した色補正・拡大／ 縮小・色変換等の画像処理を施し、処理の種類に応じてシリアルデータＳＤまた はパラレルデータＰＤのいずれかを出力する。また、出力データがシリアルかパ ラレルのいずれであるかを示すシリアル／パラレル切替信号Ｓsp を出力する。

【００１２】 次に、画像データインタフェース回路２５は、画像データ処理回路２４が出力 するシリアルデータＳＤまたはパラレルデータＰＤを受け取り、上記切替信号Ｓ sp に従ってサーマルヘッド制御回路２３に適合する形態のパラレルデータＰＤ ’を出力する。

【００１３】 次に、図２は、画像データインタフェース回路２５の内部構成を示す図である 。この図において、Ｌ１〜Ｌ８はパラレル入力可能なデータ入力ラインであり、 パラレルデータＰＤについてはこれら８本を使用して、また、シリアルデータＳ ＤについてはラインＬ１のみを使用して入力される。 シリアル／パラレル（Ｓ／Ｐ）変換回路１は、シリアルデータＳＤを８ビット のパラレルデータに変換する回路である。また、８分周回路２は、入力されるク ロックＣＬを８分周したタイミングのクロックＣＬ’を出力する回路である。

【００１４】 次に、セレクタ３は、セレクト端子Ｓに入力される上記シリアル／パラレル切 替信号Ｓsp の状態に応じて、いずれかのデータ入力端子（Ｄ１またはＤ２）お よびクロック入力端子（Ｔ１またはＴ２）から供給されるデータおよびクロック を、それぞれデータ出力端子ＤＯ、クロック出力端子ＴＯから出力する。

【００１５】 以下、この実施例の動作を説明する。 まず、画像データ処理回路２４が８ビットのパラレルデータＰＤを出力する場 合、画像データ処理回路２４と画像データインタフェース回路２５との間におい ては、図３のタイミングチャートに示すようなタイミングでデータの入出力が行 われる。 まず、パラレルデータＰＤの出力に先立ち、画像データ処理回路２４が出力す るシリアル／パラレル切替信号Ｓsp が立ち上げられる（図３（ハ）参照）。こ れにより、セレクタ３においてはデータ入力端子としてＤ１が、また、クロック 入力端子としてはＴ１が選択される。

【００１６】 次に、画像データ処理回路２４からのパラレルデータＰＤ（図３（イ）参照） が、入力クロックＣＬ（図３（ロ）参照）のタイミングで画像データインタフェ ース回路２５に入力される。 図２に示すように、セレクタ３のデータ入力端子Ｄ１にはパラレルデータＰＤ が供給され、また、クロック入力端子Ｔ１にはクロックＣＬが供給される。よっ て、これらのパラレルデータＰＤおよびクロックＣＬが、それぞれパラレルデー タＰＤ’（図３（ニ）参照）およびクロックＣＬout（図３（ホ）参照）として 、それぞれデータ出力端子ＤＯおよびクロック出力端子ＴＯから出力される。

【００１７】 そして、これらのパラレルデータＰＤ’およびクロックＣＬout がサーマルヘ ッド制御回路２３に供給され、同制御回路２３は、クロックＣＬout のタイミン グに基づいてパラレルデータＰＤ’を印字データとして認識する。

【００１８】 一方、画像データ処理回路２４が２値データを出力する場合、画像データイン タフェース回路２５との間において、図４のタイミングチャートに示すようなタ イミングでデータの入出力が行われる。 まず、シリアルデータＳＤの出力に先立ち、画像データ処理回路２４が出力す るシリアル／パラレル切替信号Ｓsp が立ち下げられる（図４（チ）参照）。こ れにより、セレクタ３においてはデータ入力端子としてＤ２が、また、クロック 入力端子としてはＴ２が選択される。

【００１９】 次に、画像データ処理回路２４からのシリアルデータＳＤ（図４（ヘ）参照） が、入力クロックＣＬ（図４（ト）参照）のタイミングで画像データインタフェ ース回路２５に入力される。

【００２０】 図２に示すように、セレクタ３のデータ入力端子Ｄ２にはＳ／Ｐ変換回路１の 出力が供給される。ここで、Ｓ／Ｐ変換回路１には上記入力クロックＣＬが供給 されており、Ｓ／Ｐ変換回路１は、このクロックＣＬの８カウント分毎に、Ｌ１ から供給されるシリアルデータＳＤを８ビットのパラレルデータに変換して出力 する。そして、このパラレルデータがセレクタ３のデータ入力端子Ｄ２に供給さ れる。 また、セレクタ３のクロック入力端子Ｔ２には、８分周回路２の出力である、 入力クロックＣＬを８分周したクロックが供給される。

【００２１】 従って、これらのパラレルデータおよびクロックが、それぞれパラレルデータ ＰＤ’（図４（リ）参照）およびクロックＣＬout （図４（ヌ）参照）として、 それぞれデータ出力端子ＤＯおよびクロック出力端子ＴＯから出力される。 そして、これらの信号がサーマルヘッド制御回路２３に供給され、同制御回２ ３は、クロックＣＬout のタイミングに基づいてパラレルデータＰＤ’を印字デ ータとして認識する。

【００２２】 このように、この実施例による画像データインタフェース回路２５をプリンタ Ｐ３内に設けたことにより、画像データ処理回路２４からシリアルデータＳＤま たはパラレルデータＰＤのいずれが出力されたとしても、その出力タイミングと 同期して、サーマルヘッド制御回路２３に適合するデータを同制御回路２３に供 給することができる。

【００２３】 また、本考案は、その適用範囲をプリンタに限るものではない。また、最終的 な出力形態をシリアルデータとすることも可能であり、この場合の画像データイ ンタフェース回路の構成例を図５に示す。 図５においては、図２に示すＳ／Ｐ変換回路１に代えてＰ／Ｓ変換回路１１が 、また、８分周回路２に代えて８逓倍回路１２が設けられている。

【００２４】 そして、データ入力ラインＬ１からシリアルデータＳＤが入力された場合には 、セレクタ１３においてデータ入力端子Ｄ１とクロック入力端子Ｔ１が選択され るようにシリアル／パラレル切替信号Ｓsp により制御され、入力されたシリア ルデータがシリアルデータＳＤ’として直接出力される。

【００２５】 一方、データ入力ラインＬ１〜Ｌ８からパラレルデータＰＤが入力された場合 には、セレクタ１３においてデータ入力端子Ｄ２とクロック入力端子Ｔ２が選択 されるように制御される。そして、Ｐ／Ｓ変換回路１１においてシリアルデータ に変換されたデータが、８逓倍回路１２の出力である入力クロックの８倍のタイ ミングの出力クロックとともにシリアルデータＳＤ’として出力される。

【００２６】

【考案の効果】

以上説明したように、本考案によれば、画像処理手段の出力データをシリアル データまたはパラレルデータに変換したデータか、画像処理手段の出力データそ のもののいずれかを選択して出力することができるので、画像処理手段のデータ 出力形態がシリアルまたはパラレルのいずれであっても、シリアルデータまたは パラレルデータのいずれかの形態でデータを出力することが可能となった。

【図面の簡単な説明】

【図１】本考案の一実施例を適用したプリンタＰ３の構
成を示すブロック図である。

【図２】同実施例における画像データインタフェース回
路２５の内部構成図である。

【図３】同実施例におけるデータのタイミングチャート
である。

【図４】同実施例におけるデータのタイミングチャート
である。

【図５】本考案の別の構成例による画像データインタフ
ェース回路を示す図である。

【図６】従来のプリンタの画像データ用インタフェース
を示すブロック図である。

【符号の説明】

１ シリアル／パラレル（Ｓ／Ｐ）変換回路（変換手
段） ３ セレクタ（選択手段） ２２ バッファメモリ（メモリ） ２４ 画像データ処理回路（画像処理手段）

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】 画像データを蓄積するメモリと、該画像
   データを新たな画像データに変換して出力する画像処理
   手段を有するプリンタにおいて、 前記画像処理手段の出力データをシリアルデータまたは
   パラレルデータに変換して出力する変換手段と、 所定の切替信号に基づいて、前記画像処理手段の出力デ
   ータまたは前記変換手段の出力データのいずれかを選択
   して出力する選択手段とを具備することを特徴とするプ
   リンタの画像データ・インタフェース回路。