JPH07314162A - Film formation - Google Patents
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- JPH07314162A JPH07314162A JP6115217A JP11521794A JPH07314162A JP H07314162 A JPH07314162 A JP H07314162A JP 6115217 A JP6115217 A JP 6115217A JP 11521794 A JP11521794 A JP 11521794A JP H07314162 A JPH07314162 A JP H07314162A
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Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は光導波路素子、VLSI
デバイス、等の表面平坦化技術に関するものである。The present invention relates to an optical waveguide device, VLSI
The present invention relates to a surface flattening technology for devices and the like.
【0002】[0002]
【従来の技術】VLSIの高密度化が進むにつれ、多層
配線への要求が急速に高まっており平坦化技術が非常に
重要になっている。この場合、平坦化用の膜としてはシ
リコン酸化膜が広く用いられている。光導波路も多層化
のためには平坦化が必要である。光導波路は、それぞれ
異なる種類のドーパントの注入がなされた2種類のシリ
コン酸化膜をそれぞれコア層とクラッド層に用いる。平
坦化膜としては4μm 以上の厚さが必要とされる。凸部
のなす角度(段差のテーパ角)は90度に近い急俊さで
あるため、成膜の原料ガスが凹部には入りにくく、この
部分にはボイドが発生し易い。2. Description of the Related Art As the density of VLSI is increased, the demand for multilayer wiring is rapidly increasing, and the planarization technique is very important. In this case, a silicon oxide film is widely used as a flattening film. The optical waveguide also needs to be flattened in order to have multiple layers. In the optical waveguide, two kinds of silicon oxide films into which different kinds of dopants are injected are used for the core layer and the clad layer, respectively. The flattening film is required to have a thickness of 4 μm or more. Since the angle formed by the protrusions (the taper angle of the step) is as steep as 90 degrees, it is difficult for the raw material gas for film formation to enter the recesses, and voids are easily generated in these portions.
【0003】またVLSIでも光集積回路でも高集積化
にともなってアスペクト比1以上の凹凸の平坦化技術は
必須となっている。この際、平坦化膜内にボイドがある
と素子の特性劣化を招く。シリコン酸化膜の大気圧CV
D(APCVD)技術では比較的段差被覆性がよいこと
が知られているが、この特性はシリコン酸化膜の種類や
アニール温度、すなわちリフロー温度に依存する。例え
ばボロンとフォスフィンがドープされたシリコン酸化膜
(BPSG)の場合、850℃、30分のリフローでア
スペクト比1以上の段差が良好に被覆され、BPSGに
さらにゲルマニウムがドープされた場合は最適リフロー
温度が750℃に低下することが、第40回春季応用物
理学関係連合大会講演番号31p−ZV−15、予稿集
757頁に報告されている。しかしこのように高いリフ
ロー温度は半導体デバイスや光導波路デバイスの損傷を
招くので望ましくない。特に光導波路デバイスではこの
ような高温処理によってコア層やクラッド層にドーパン
トの拡散が起こり、あらかじめ設定されているドーパン
ト分布を乱してしまう。Further, as VLSI and optical integrated circuits are highly integrated, a technique for flattening unevenness having an aspect ratio of 1 or more is essential. At this time, if there are voids in the flattening film, the characteristics of the element are deteriorated. Atmospheric pressure CV of silicon oxide film
It is known that the D (APCVD) technique has relatively good step coverage, but this characteristic depends on the type of the silicon oxide film and the annealing temperature, that is, the reflow temperature. For example, in the case of a silicon oxide film (BPSG) doped with boron and phosphine, a step with an aspect ratio of 1 or more is satisfactorily covered by a reflow at 850 ° C. for 30 minutes, and an optimal reflow temperature when BPSG is further doped with germanium. It is reported that the temperature decreases to 750 ° C. in the 40th Spring Applied Physics Association Conference Lecture No. 31p-ZV-15, Proceedings pp. 757. However, such a high reflow temperature is not desirable because it may damage the semiconductor device or the optical waveguide device. Particularly in an optical waveguide device, such high temperature treatment causes diffusion of dopant in the core layer and the cladding layer, and disturbs the preset dopant distribution.
【0004】従来の導波路形成プロセスの典型的な例を
図3に示した。基板1上にドーパントがそれぞれ異なる
2種類のシリコン酸化膜2、3を順次成膜した後、ドラ
イエッチングによりコア層3(a)を形成し、このコア
層13(a)をクラッド層であるPSGまたはBPSG
等のシリコン酸化膜9で覆う。アスペクト比1以上では
シリコン酸化膜14をAPCVDで形成してもボイド1
0がコア層13(a)の間に発生する。このボイド5は
窒素または酸素雰囲気での800℃、30分以上のリフ
ローによって消失し得る。しかしこの高温処理のため
に、コア層のドーパントが上部と下部のクラッド層に拡
散して、設計と異なったコア層13(b)の形状に変え
てしまう。この形状劣化はデバイスの電気特性に影響を
及ぼすので、平坦化は低温で行うことが必要である。A typical example of a conventional waveguide forming process is shown in FIG. After two kinds of silicon oxide films 2 and 3 having different dopants are sequentially formed on the substrate 1, a core layer 3 (a) is formed by dry etching, and the core layer 13 (a) is used as a clad layer PSG. Or BPSG
And the like are covered with a silicon oxide film 9. When the aspect ratio is 1 or more, voids 1 are generated even if the silicon oxide film 14 is formed by APCVD.
0 occurs between the core layers 13 (a). The void 5 can disappear by reflowing at 800 ° C. for 30 minutes or more in a nitrogen or oxygen atmosphere. However, due to this high temperature treatment, the dopant of the core layer diffuses into the upper and lower clad layers and changes the shape of the core layer 13 (b) different from the design. Since this shape deterioration affects the electrical characteristics of the device, it is necessary to perform the planarization at a low temperature.
【0005】低温での段差被覆を実現するため、数々の
技術が開発され、多くの特許や論文で平坦化技術や平坦
化前の処理に関する技術が報告された。セラモグルの最
近の報告(ジャーナル オブ バキューム サイエンス
アンド テクノロジー B9(5)、頁2530、1
991年)によると、いかなる段差もテーパ角が70度
以下である場合、一切の熱処理を省いてもボイドのない
平坦化が可能とされている。しかしこの角度を保持する
ことはサブミクロンオーダーのルールで設計されたVL
SI等のデバイスでは困難である。一方、光導波路デバ
イスの場合、テーパ角が特性に与える影響は極めて大き
く、望ましいデバイス特性を得るにはテーパ角90度を
保持することが必要とされているので、この方法を適用
することはできない。In order to realize step coverage at low temperature, various techniques have been developed, and many patents and papers have reported on the planarization technique and the technique for pre-planarization treatment. Ceramoglu's Recent Report (Journal of Vacuum Science and Technology B9 (5), pages 2530, 1
991), if any step has a taper angle of 70 degrees or less, void-free planarization is possible without any heat treatment. However, to maintain this angle, VL designed by the rule of submicron order
It is difficult for devices such as SI. On the other hand, in the case of an optical waveguide device, the taper angle has an extremely large effect on the characteristics, and it is necessary to maintain the taper angle of 90 degrees in order to obtain the desired device characteristics. Therefore, this method cannot be applied. .
【0006】特開平4−262533号公報に北岡らは
低温での段差被覆を達成するためにエッチバック技術を
用いる方法を出願している。この技術は平坦化用の薄膜
の形成において所望薄膜に達する前に成膜を一端止め、
ドライエッチングにより側壁のテーパ角が75度程度に
なるようにエッチバックし、その後成膜を再開して所望
の膜厚を得るものである。この方法は、エッチバックの
工程において高い制御性を必要とする。このエッチバッ
ク技術はLSIの製造プロセスには用いられているが、
平坦化膜、及び凹凸部の主な構成物質がどちらも酸化シ
リコンである光導波路デバイスでは平坦化膜エッチング
時と凹凸部エッチング時のエッチングレートの差がほと
んどないことからの制御性が得にくい。[0006] In Japanese Patent Application Laid-Open No. 4-262533, Kitaoka et al. Filed a method using an etch-back technique to achieve step coverage at a low temperature. This technique stops the film formation before reaching the desired thin film in the formation of the thin film for planarization.
Etching back is performed by dry etching so that the taper angle of the side wall becomes approximately 75 degrees, and then film formation is restarted to obtain a desired film thickness. This method requires high controllability in the etchback process. Although this etchback technology is used in the LSI manufacturing process,
In an optical waveguide device in which both the main constituent material of the flattening film and the uneven portion is silicon oxide, it is difficult to obtain controllability because there is almost no difference in etching rate between the flattening film etching and the uneven portion etching.
【0007】特開平3−237721号公報で塩谷はス
ピン オン グラス(SOG)を用いて平坦化する技術
を発表している。また平坦化膜としてCVDシリコン酸
化膜/SOG膜/CVDシリコン酸化膜の3重構造をと
る方法もボイドのない平坦化膜を低温で得る方法として
用いられている。しかし、これらの方法では光デバイス
においてはSOG層が上下のクラッド層より高い屈折率
を有するため、デバイス特性を劣化させてしまう。また
LSIの製造工程の一部では用いられているものの、サ
ブミクロンオーダーの微細パターンにはSOG原料が入
り込みにくいため、適用が困難である。In JP-A-3-237721, Shiotani announced a technique for flattening using spin-on-glass (SOG). A method of forming a triple structure of a CVD silicon oxide film / SOG film / CVD silicon oxide film as a flattening film is also used as a method for obtaining a flattening film without voids at a low temperature. However, in these methods, in the optical device, the SOG layer has a higher refractive index than the upper and lower clad layers, which deteriorates the device characteristics. Although it is used in a part of the manufacturing process of LSI, it is difficult to apply it because it is difficult for the SOG raw material to enter the fine pattern of the submicron order.
【0008】特開平2−312237号公報で本郷らは
レーザCVDでシリコン酸化膜を凹部に選択的に形成す
る方法を発表している。しかし、この方法では凹部全体
にレーザ光を走引して所望膜厚のCVDを行うので、生
産性が著しく低い。[0008] In Japanese Patent Application Laid-Open No. 2-312237, Hongo et al. Announced a method of selectively forming a silicon oxide film in a recess by laser CVD. However, in this method, since the laser beam is traversed over the entire concave portion to perform the CVD of the desired film thickness, the productivity is extremely low.
【0009】特開昭57−162445号公報に佐藤は
レーザ照射による加熱で空隙上部の薄膜を軟化させ、空
隙に流し込むことによる平坦化を発表している。しかし
この方法だけでは上部に凹凸が残り、完全に平坦化する
ことはできない。また完全に空隙を埋めようとすると、
相当な時間を要するため、生産性が低くなる。また空隙
を埋める間に熱の拡散も生じるために、光デバイスに適
用する場合にはクラッド層からコア層へのドーパント拡
散が起こり、特性が劣化する。In Japanese Patent Application Laid-Open No. 57-162445, Sato announced that the thin film on the upper part of the void is softened by heating by laser irradiation and is flattened by pouring into the void. However, with this method alone, unevenness remains on the upper part and it is not possible to completely flatten it. If you try to completely fill the void,
Since it takes a considerable amount of time, productivity is low. Further, since heat diffusion also occurs while filling the voids, when applied to an optical device, dopant diffusion from the clad layer to the core layer occurs and the characteristics deteriorate.
【0010】[0010]
【発明が解決しようとする課題】このように従来の方法
では、デバイスの特性に劣化を生じさせることなく、ま
た生産性を著しく下げることなく、低温でデバイス表面
の平坦化を行うことはできないという問題があった。本
発明の目的はこのような従来方法の問題点を解決した平
坦化できる成膜方法を得ることにある。As described above, according to the conventional method, the device surface cannot be planarized at a low temperature without deteriorating the characteristics of the device and significantly lowering the productivity. There was a problem. An object of the present invention is to obtain a film forming method capable of flattening, which solves the problems of the conventional method.
【0011】[0011]
【課題を解決するための手段】本発明は、上記の従来技
術の問題点を解消するために、表面に凹凸構造のある基
板上に第1層目の薄膜を形成した後、レーザ光を前記薄
膜の凹部上部に照射して表面に蒸散により空洞部分を露
出させた後、第2層目の薄膜を所望の膜厚まで形成する
という手段をとった。In order to solve the above-mentioned problems of the prior art, the present invention forms a first layer thin film on a substrate having an uneven structure on the surface thereof, and then applies laser light After irradiating the upper portion of the concave portion of the thin film to expose the hollow portion by evaporation on the surface, the second thin film was formed to a desired thickness.
【0012】[0012]
【作用】レーザアブレーションでは照射を受けた物質の
吸収長と、物質の熱伝導率とレーザのパルス幅で決まる
熱拡散長の範囲でしか温度上昇が生じない。そのため、
物質全体を加熱するアニール、リフロー等の技術に比べ
周囲への加熱の影響を最小限に抑えることが可能であ
る。またレーザ加熱を利用した溶融に較べレーザアブレ
ーションは格段に短時間ですむ。一方薄膜内に空洞が存
在する場合、空洞上部の薄膜を蒸散させることにより空
洞内部が露出するので、引き続いて成膜することにより
空洞内部を埋めることが可能である。この空洞が凹凸表
面を覆う薄膜のうち凹部に堆積した薄膜内に存在してい
る場合、空洞の断面積より広面積にわたる蒸散により、
表面の凹凸よりテーパ角のなだらかな凹凸構造を得られ
るので、その後の成膜により空洞を発生させることなく
凹凸を平坦化することが可能となる。In laser ablation, the temperature rises only within the range of the absorption length of the irradiated substance, the thermal conductivity of the substance and the thermal diffusion length determined by the pulse width of the laser. for that reason,
It is possible to minimize the influence of heating on the surroundings as compared with the techniques such as annealing and reflow for heating the entire substance. In addition, laser ablation requires significantly shorter time than melting using laser heating. On the other hand, when a cavity is present in the thin film, the inside of the cavity is exposed by evaporating the thin film above the cavity, so that it is possible to fill the inside of the cavity by subsequent film formation. When this cavity exists in the thin film deposited in the concave portion of the thin film that covers the uneven surface, transpiration over a wider area than the cross-sectional area of the cavity causes
Since the uneven structure having a gentle taper angle can be obtained from the unevenness of the surface, it is possible to flatten the unevenness without forming cavities by subsequent film formation.
【0013】本発明ではこれらのことを利用してLSI
や光導波路素子の表面を平坦化膜内に空洞(ボイド)を
残すことなく平坦化するものである。具体的なプロセス
の手順としては、段差のおよそ3分の1に相当する厚み
に平坦化膜を成膜した後、凹部にレーザを照射してアブ
レーションによりボイド内部を剥きだし、再び成膜を開
始してボイド内を埋めるとともに最終的に必要な膜厚を
得るまで成膜を継続するものである。この際、凹部面積
が広範囲にわたる場合はレーザ光を走引し、凹部全体に
くまなくアブレーションを生じさせるものである。The present invention makes use of these facts in an LSI.
The surface of the optical waveguide element is flattened without leaving a void in the flattening film. As a specific process procedure, a flattening film is formed to a thickness corresponding to about one-third of the step, and then the recess is irradiated with a laser to ablate the inside of the void to start the film formation again. Then, the voids are filled and the film formation is continued until the required film thickness is finally obtained. At this time, when the area of the recess is wide, a laser beam is swept to cause ablation throughout the recess.
【0014】本発明では温度上昇が生じるのはレーザ光
の照射部近傍に限定されているため、光導波路のドーパ
ントの分布を乱す恐れはない。また本発明では平坦化の
材料として1種類のシリコン酸化膜しか用いないので、
光導波路においてクラッド層の屈折率が変化することも
ない。またアブレーションに要するパルス数は10パル
ス以下であり、一回のアブレーションに要する時間はC
VDや加熱による溶融に較べてひじょうに短いので生産
性を著しく下げることはない。In the present invention, since the temperature rise is limited to the vicinity of the laser light irradiation portion, there is no fear of disturbing the dopant distribution of the optical waveguide. Further, in the present invention, since only one type of silicon oxide film is used as the planarizing material,
The refractive index of the cladding layer does not change in the optical waveguide. The number of pulses required for ablation is 10 or less, and the time required for one ablation is C
Compared to melting by VD or heating, it is very short and therefore does not significantly reduce productivity.
【0015】[0015]
【実施例】以下、本発明を光導波路の形成に適用した実
施例を図面を参照して詳細に行う。Embodiments of the present invention applied to the formation of an optical waveguide will be described in detail below with reference to the drawings.
【0016】図1は本発明の各工程を表す模式図であ
る。FIG. 1 is a schematic view showing each step of the present invention.
【0017】ドーパントの異なる2種類のシリコン酸化
膜2、シリコン酸化膜3をこの順番に基板1上に2μm
以上の膜厚に成膜する。続いてドライエッチングにより
酸化シリコン3をエッチングし、アスペクト比2のコア
パターン3(a)を形成する。このコアパターン3
(a)による段差の3分の1以上の厚みに第1平坦化膜
4を形成する。平坦化膜4の内部にはボイド5が存在し
ているが、第1平坦化膜4の形成後は凹部は埋められて
いる。これはシリコン酸化膜の成膜速度が凸部側面で大
きく、凸部上面で小さいためである。次に平坦化膜の材
料に適した波長のレーザ6を第1平坦化膜4の凹部上に
照射し、蒸散によって開口部7を形成する。Two kinds of silicon oxide film 2 and silicon oxide film 3 having different dopants are formed in this order on the substrate 1 by 2 μm.
The film is formed to the above film thickness. Subsequently, the silicon oxide 3 is etched by dry etching to form a core pattern 3 (a) having an aspect ratio of 2. This core pattern 3
The first flattening film 4 is formed to have a thickness of one third or more of the step due to (a). Although the void 5 exists inside the flattening film 4, the recess is filled after the formation of the first flattening film 4. This is because the deposition rate of the silicon oxide film is high on the side surface of the convex portion and low on the upper surface of the convex portion. Next, a laser 6 having a wavelength suitable for the material of the flattening film is irradiated onto the concave portion of the first flattening film 4, and the opening 7 is formed by evaporation.
【0018】図2に一例としてArFレーザによるCV
Dシリコン酸化膜のアブレーション特性を示した。この
例はドーパントのないシリコン酸化膜であるが、何らか
のドーパントを含む場合、必要な照射強度はこれよりか
なり低い。アブレーション深さは照射パルス数とレーザ
光強度で制御可能であるので、平坦化膜厚に応じて最適
な照射パルス数とレーザ光強度を選ぶことによって短時
間に所望の深さの開口部7を得ることが可能となる。例
えばドーパントなしのCVDSiO2 膜を平坦化膜に用
いた場合、50Hz、8GW/cm2 の照射条件ではわず
か200mSで3.5μm 深さのアブレーションを得る
ことが可能である。またレーザ光は最小0.2μm 径に
集光できるため、サブミクロンルールで設計されたLS
Iにも適用することが可能である。開口部7のテーパ角
は90度より十分に小さいため引き続いて第2平坦化膜
8を成膜すればボイドのない平坦化を行うことができ
る。シリコン酸化膜の成膜方法としてはプラズマCV
D、もしくは大気圧CVDを使うことができる。本発明
においてはレーザによる蒸散や溶融で生じる温度上昇は
照射部近傍に限定されているため、デバイスの特性に劣
化を招く恐れはない。また蒸散に要する時間はCVDに
比べてはるかに短いので生産性が著しく低下するもので
はない。平坦化膜の材料としてはシリコン酸化膜に限定
されるものではなく、SiON膜、シリコン窒化膜等を
使うことができる。FIG. 2 shows an example of CV by ArF laser.
The ablation characteristics of the D silicon oxide film are shown. An example of this is a silicon dioxide film with no dopant, but if any dopant is included, the required irradiation intensity is much lower. Since the ablation depth can be controlled by the irradiation pulse number and the laser light intensity, the opening 7 having a desired depth can be formed in a short time by selecting the optimum irradiation pulse number and the laser light intensity according to the flattening film thickness. It becomes possible to obtain. For example, when a CVD SiO 2 film without a dopant is used as a flattening film, it is possible to obtain an ablation depth of 3.5 μm in only 200 mS under irradiation conditions of 50 Hz and 8 GW / cm 2 . In addition, since the laser beam can be focused to a minimum diameter of 0.2 μm, the LS designed with the submicron rule
It can also be applied to I. Since the taper angle of the opening 7 is sufficiently smaller than 90 degrees, void-free planarization can be performed by subsequently forming the second planarizing film 8. Plasma CV is used as a method for forming the silicon oxide film.
D, or atmospheric pressure CVD can be used. In the present invention, the temperature rise caused by the evaporation or melting by the laser is limited to the vicinity of the irradiation part, and therefore there is no fear that the device characteristics will be deteriorated. Further, since the time required for evaporation is much shorter than that of CVD, the productivity does not significantly decrease. The material of the flattening film is not limited to the silicon oxide film, but a SiON film, a silicon nitride film or the like can be used.
【0019】本発明の成膜方法は光導波路デバイスの平
坦化のみならず、ボイド発生の可能性を有するあらゆる
平坦化技術に適用することができる。例えばサブミクロ
ンオーダーのVLSIデバイスの平坦化等にも適用する
ことができる。The film forming method of the present invention can be applied not only to the flattening of the optical waveguide device but also to any flattening technique having a possibility of void generation. For example, it can be applied to flattening VLSI devices on the order of submicrons.
【0020】[0020]
【発明の効果】以上説明したように本発明の方法によれ
ば、デバイスの特性に劣化を生じさせることなく、また
生産性を著しく下げることなく、低温でデバイス表面の
平坦化を行うことができる。As described above, according to the method of the present invention, the device surface can be flattened at a low temperature without deteriorating the device characteristics and significantly reducing the productivity. .
【図1】本発明を適用した実施例を示す工程模式図であ
る。FIG. 1 is a process schematic diagram showing an example to which the present invention is applied.
【図2】ArFレーザ光照射パルス数、強度によるCV
Dシリコン酸化膜のアブレーション深さ特性を示す図。FIG. 2 CV according to the number of ArF laser light irradiation pulses and intensity
The figure which shows the ablation depth characteristic of a D silicon oxide film.
【図3】従来例を示す工程模式図である。FIG. 3 is a process schematic diagram showing a conventional example.
1 基板 2 シリコン酸化膜 3 シリコン酸化膜 3(a) コアパターン 4 第1平坦化膜 5 ボイド 6 レーザ光 7 開口部 8 第2平坦化膜 13(a) コア層 13(b) コア層 14 シリコン酸化膜 1 Substrate 2 Silicon Oxide Film 3 Silicon Oxide Film 3 (a) Core Pattern 4 First Flattening Film 5 Void 6 Laser Light 7 Opening 8 Second Flattening Film 13 (a) Core Layer 13 (b) Core Layer 14 Silicon Oxide film
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H01L 21/316 M 21/318 M 21/3205 21/768 H01L 21/88 K 21/90 P ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 6 Identification code Internal reference number FI Technical display location H01L 21/316 M 21/318 M 21/3205 21/768 H01L 21/88 K 21/90 P
Claims (3)
薄膜を形成した後、レーザ光を前記薄膜の凹部上部に照
射して表面に蒸散により空洞部分を露出させた後、第2
層目の薄膜を所望の膜厚まで形成することを特徴とする
成膜方法。1. After forming a first-layer thin film on a substrate having an uneven structure on the surface, laser light is applied to the upper part of the concave portion of the thin film to expose a cavity portion by evaporation on the surface, and Two
A film forming method comprising forming a thin film of a layer to a desired film thickness.
iON膜またはシリコン窒化膜であることを特徴とする
請求項1記載の成膜方法。2. The first thin film is a SiO 2 film or S
The film forming method according to claim 1, which is an iON film or a silicon nitride film.
iON膜またはシリコン窒化膜であることを特徴とする
請求項1記載の成膜方法。3. The second thin film is a SiO 2 film or S
The film forming method according to claim 1, which is an iON film or a silicon nitride film.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6115217A JP2679626B2 (en) | 1994-05-27 | 1994-05-27 | Film formation method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6115217A JP2679626B2 (en) | 1994-05-27 | 1994-05-27 | Film formation method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07314162A true JPH07314162A (en) | 1995-12-05 |
| JP2679626B2 JP2679626B2 (en) | 1997-11-19 |
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ID=14657268
Family Applications (1)
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|---|---|---|---|
| JP6115217A Expired - Lifetime JP2679626B2 (en) | 1994-05-27 | 1994-05-27 | Film formation method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2679626B2 (en) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01222457A (en) * | 1988-03-01 | 1989-09-05 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPH02209747A (en) * | 1989-02-09 | 1990-08-21 | Matsushita Electric Ind Co Ltd | Manufacture of semiconductor device |
| JPH0465154A (en) * | 1990-07-05 | 1992-03-02 | Nec Corp | Apparatus and method for forming contact hole |
| JPH0523876A (en) * | 1991-07-23 | 1993-02-02 | Nec Corp | Formation of fine pattern of organic insulating layer |
-
1994
- 1994-05-27 JP JP6115217A patent/JP2679626B2/en not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01222457A (en) * | 1988-03-01 | 1989-09-05 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPH02209747A (en) * | 1989-02-09 | 1990-08-21 | Matsushita Electric Ind Co Ltd | Manufacture of semiconductor device |
| JPH0465154A (en) * | 1990-07-05 | 1992-03-02 | Nec Corp | Apparatus and method for forming contact hole |
| JPH0523876A (en) * | 1991-07-23 | 1993-02-02 | Nec Corp | Formation of fine pattern of organic insulating layer |
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| Publication number | Publication date |
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| JP2679626B2 (en) | 1997-11-19 |
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