JPH07319633A

JPH07319633A - 外部記憶制御装置

Info

Publication number: JPH07319633A
Application number: JP6111041A
Authority: JP
Inventors: Yoshinobu Terui; 嘉信照井
Original assignee: Fuji Xerox Co Ltd
Current assignee: Fujifilm Business Innovation Corp
Priority date: 1994-05-25
Filing date: 1994-05-25
Publication date: 1995-12-08

Abstract

(57)【要約】【目的】プリフェッチに伴うオーバヘッドを少なくし
て高速化を図ることができる外部記憶制御装置を提供す
ること。【構成】ＣＰＵ６と内部バッファ・メモリ７とを有し
外部記憶装置１６に対してアクセスする外部記憶制御装
置において、外部記憶装置１６と内部バッファ・メモリ
１６との間の一連のデータ転送の一部或いは全部が完了
したことを検出してこれをＣＰＵに通知を発行する転送
通知手段１８を設ける。転送通知手段１８は、たとえ
ば、予め設定されたバッファ・メモリ・アドレスにリー
ド・データがストアされたとき、或いは、予め設定され
たバイト数のリード・データがバッファ・メモリ・アド
レスにストアされるごとに外部記憶制御装置を制御して
いるＣＰＵ６に通知を発行する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、情報処理装置の外部記
憶制御装置に関するものである。

【０００２】

【従来の技術】外部記憶制御装置には、磁気ディスク装
置等の外部記憶装置の大きなアクセスタイムを緩衝する
ためにディスク・キャッシュと呼ばれるバッファ・メモ
リを用いる技術が既に知られている（たとえば、Ｃ．
Ｐ．Ｇｒｏｓｓｍａｎ，「システム性能を改善するＩＢ
Ｍ３８８０ディスク制御装置用キャッシュの設計」，日
経エレクトロニクス，１９８６年８月１１日（Ｎｏ．４
０１）号，ｐｐ．１６３−１８４、金子他，「ディスク
キャッシュシステム」，ＦＵＪＩＴＳＵ，Ｖｏｌ．３
４，Ｎｏ．２，（１９８３），ｐｐ．２５３−２６１、
Ｓｍｉｔｈ，Ａ．Ｊ．，ＤｉｓｋＣａｃｈｅ−Ｍｉｓ
ｓＲａｔｉｏＡｎａｌｙｓｉｓａｎｄＤｅｓｉｇ
ｎＣｏｎｓｉｄｅｒａｔｉｏｎｓ，ＡＣＭＴｒａｎ
ｓａｃｔｉｏｎｓｏｎＣｏｍｐｕｔｅｒＳｙｓｔ
ｅｍｓ３，Ａｕｇ．’８５，ｐｐ．１６１−２０３等
参照）。

【０００３】ディスク・キャッシュを採用したデータ処
理装置においては、一般に、アプリケーションからのフ
ァイル・アクセスはオペレーティングシステム（ＯＳ）
のファイル・システムを経由して行なわれ、ＯＳファイ
ル・システム内部ではバッファ・キャッシュ機構により
ファイル・データのキャッシングが行なわれている。オ
ペレーティングシステムは、外部記憶制御装置を介して
磁気ディスク装置等の外部記憶装置を管理している。外
部記憶制御装置は、ディスク・キャッシュを内蔵してお
り、このディスク・キャッシュには外部記憶装置のデー
タの一部がコピーされている。

【０００４】上述した装置においては、同一のファイル
・データに対する複数のアクセスはＯＳバッファ・キャ
ッシュ機構によりサービスされるため、ディスク・キャ
ッシュに同一のファイル・データに対する複数のリクエ
ストが発行されることは少ない。従って、ディスク・キ
ャッシュによる高速化の効果としては、ライト動作を高
速化するライト・バッファの機能と、アプリケーション
がアクセスすると予想されるファイル・データを先読み
し予めキャッシュ上に登録しておくプリフェッチによる
効果が主なものとなる。

【０００５】ファイル・データのプリフェッチ方法とし
ては、概略以下の２つの方法が考えられる。図４を参照
して説明する。５１はホストＣＰＵ、５２は外部記憶制
御装置、５３はハードディスク装置等の外部記憶装置、
５４はディスク・キャッシュ、５５はメモリである。外
部記憶装置５３においては、ＳＣＳＩ（ＳｍａｌｌＣｏ
ｍｐｕｅｒＳｔａｎｄａｒｄＩｎｔｅｒｆａｃｅ）
コントローラ５３ａによりバッファ５３ｂを介してディ
スク５３ｃに対してファイルデータのライト及びリード
が行われる。

【０００６】方法（１）：上位のホストＣＰＵ５１から
要求されたディスク・ブロック・アドレスに対応するデ
ータ長（図５の左下がり斜線を付した部分）分のコマン
ドをディスク制御装置５２を介して外部記憶装置５３に
発行し、外部記憶装置５３から前記データが読み出され
たら当該データをホストＣＰＵ５１に転送するとともに
ディスク・キャッシュ (キャッシュ・バッファ）５４に
登録を行ない、ホストＣＰＵ５１が前記転送データを処
理する間にプリフェッチのために前記転送データに続く
データ・ブロック（図５の右下がり斜線を付した部分）
を読み出すコマンドを外部記憶装置５３に発行する（た
とえば、特開平５−１４３２４３号公報参照）。

【０００７】方法（２）：上位のホストＣＰＵ５１から
要求されたディスク・ブロック・アドレスに対応するデ
ータ長（図５の左下がり斜線を付した部分）にプリフェ
ッチ分（図５の右下がり斜線を付した部分）を加えたデ
ータ長分を読み出すコマンドを外部記憶装置５３に発行
する。

【０００８】

【発明が解決しようとする課題】ところが、方法（１）
のように２回コマンドを発行する方法においては、最初
のコマンドに基づいて最初のファイル・データをディス
ク５３ｃからリードしてバッファ５３ｂに転送し更に、
ＳＣＳＩコントローラ５３ａにより外部記憶装置５３か
ら外部記憶制御装置５２にファイル・データの転送を行
なっている間に、プリフェッチ・データの先頭データ・
ブロックはディスク・ヘッドを通過してしまう。このた
め、プリフェッチ・コマンドが発行されても直ぐにはデ
ィスクから次のファイル・データをリードすることはで
きず、目的のデータ・ブロックに達するまでの回転待ち
を生じてしまう。

【０００９】一般に、ディスク・メディアからのデータ
読み出し速度は３〜５ＭＢ／ｓｅｃであり、外部記憶装
置と外部記憶制御装置間のインタフェース転送速度はＡ
ＮＳＩ規格のＳＣＳＩ−２に準拠したと仮定しても１０
ＭＢ／ｓｅｃである。従って、外部記憶装置５３からの
リード・データ転送を行なっている間に、読み出された
データ・ブロックの１／２〜１／３に相当するブロック
はヘッドを通過してしまうことになる。

【００１０】また、方法（２）のように要求されたディ
スク・ブロックとこれに続くプリフェッチ分に対して１
回コマンドを発行する方法においては、ファイル・デー
タのリードを要求しているアプリケーションが、プリフ
ェッチ・データのリード完了まで待たなければならず、
例えば１０ＫＢのデータをプリフェッチしたとするとデ
ータリード時間が約２ｍｓｅｃ長くなり、その分アプリ
ケーションの実行が遅れることになる。

【００１１】以上、前記（１）或いは（２）いずれの方
法においてもプリフェッチに伴うオーバヘッドが存在す
るという問題点があった。

【００１２】本発明は、このような従来の問題点を解消
し、プリフェッチに伴うオーバヘッドを少なくして高速
化を図ることができる外部記憶制御装置を提供すること
を目的としている。

【００１３】

【課題を解決するための手段】本発明の外部記憶制御装
置は、ＣＰＵと内部バッファ・メモリとを有し外部記憶
装置に対してアクセスする外部記憶制御装置において、
前記外部記憶装置と前記内部バッファ・メモリとの間の
一連のデータ転送の一部或いは全部が完了したことを検
出してこれを前記ＣＰＵに通知を発行する転送通知手段
を設けたことを特徴とする。

【００１４】前記転送通知手段は、たとえば、予め設定
されたバッファ・メモリ・アドレスにリード・データが
ストアされたとき、或いは、予め設定されたバイト数の
リード・データがバッファ・メモリ・アドレスにストア
されるごとに外部記憶制御装置を制御しているＣＰＵに
通知を発行する。

【００１５】

【作用】本発明の請求項１の外部記憶制御装置は、ホス
トＣＰＵから要求されたリード範囲にプリフェッチのた
めのデータリード分を加えて外部記憶装置に発行するこ
とができ、外部記憶装置からリードデータが内部バッフ
ァメモリにストアされるときには、ホストＣＰＵから要
求されたリード範囲分のデータがバッファメモリにスト
アされた時点で外部記憶制御装置を制御しているＣＰＵ
に通知を発行するため、前記制御ＣＰＵはプリフェッチ
のためのオーバヘッド無しにホストＣＰＵに対する転送
を開始することができる。

【００１６】本発明の請求項２の外部記憶制御装置は、
内部バッファ・メモリのアドレスに対するストアを検出
することにより、前記ホストＣＰＵ要求データのリード
完了を検出し、前記制御ＣＰＵに対して通知を発行す
る。また、任意のアドレスをアドレス記憶手段に予め設
定しておくことで、前記通知を発生するアドレスを可変
に構成している。従って、ホストＣＰＵからの要求デー
タ長が可変であっても要求データがリードされたことを
検出することができ、また内部バッファのストア開始ア
ドレスも自由に設定することができる。

【００１７】本発明の請求項３の外部記憶装置は、マス
ク・レジスタによりアドレス検出範囲をマスクして通知
を発行する。たとえば、アドレスの上位ビットをマスク
することにより１ＫＢ単位或いは２ＫＢ単位に通知を発
行することができる。

【００１８】本発明の請求項４の外部記憶装置は、内部
バッファ・メモリ・アドレスの比較を行なうことなく、
単に外部記憶装置と内部バッファ・メモリ間の転送デー
タをカウントすることで要求データがリードされたこと
を検出する。

【００１９】本発明の請求項５の外部記憶装置は、内部
データ・バスをアービタによるアービトレーションを行
なうことで時分割使用し、内部バッファ・メモリへのス
トアとリードが完了したホスト要求データの処理を並行
的に行なう。

【００２０】

【実施例】以下、本発明の実施例を説明する。

【００２１】〔実施例１〕図１は、本発明の実施例１の
説明図である。

【００２２】図１において、１はバス・ドライバ，レシ
ーバからなるホスト・インタフェースであり、２はホス
ト・インタフェース・アドレス・バスであり、３はホス
ト・インタフェース・データバスであり、４はホスト・
インタフェース・バスリクエスト信号であり、５はホス
ト・インタフェース・バスグラント信号である。６は本
実施例の外部記憶制御装置を制御するＣＰＵであり、７
は内部バッファ・メモリであり、８は内部アドレス・バ
スであり、９は内部データ・バスである。１０は内部バ
スのアービトレーションを制御するアービタであり、１
１はアービタ１０の制御によりＣＰＵ６をウエイトさせ
るウエイト制御信号である。１２はデバイス・インタフ
ェースを制御するインタフェース・コントローラ（図
中、ＩＦＣで示す）であり、１３はインタフェース・コ
ントローラ１２が内部バス８，９をアービタ１０に要求
するためのＩＦＣバスリクエスト信号であり、１４はア
ービタ１０からインタフェース・コントローラ１２への
ＩＦＣバスグラント信号である。１５は、インタフェー
ス・コントローラ１２により制御されるデバイス・イン
タフェースであり、なお、ここでのデバイス・インタフ
ェース１５とは、ＳＣＳＩ（ＡＮＳＩＸ３．１３１−
１９８６），ＳＣＳＩ−２（Ｘ３Ｔ９．２／８６−１０
９Ｒｅｖ１０Ｂ）等で規格化されたＳＣＳｉ信号の
セットとＳＣＳｉ上の転送制御プロトコルを指し、対応
する物理的なブロックは存在していない。図における符
号１５は、ＳＣＳｉ信号により構成されるケーブルであ
る。１６は本外部記憶制御装置により制御される外部記
憶装置である。１７はインタフェース・コントローラ１
２がＣＰＵ６に指示された外部記憶装置１６の制御を全
て完了したことをＣＰＵ６に通知するためのＩＦＣ終了
通知信号である。１８は転送通知手段であり、１９は転
送通知手段１８からＣＰＵ６に対し転送の一部または全
部が完了したことを通知する転送経過通知信号である。
２０はホスト・インタフェース転送制御信号であり、２
１はＣＰＵ転送制御信号であり、２２はインタフェース
・コントローラ１２が出力する転送制御信号であるＩＦ
Ｃ転送制御信号である。２３は、内部バッファ・メモリ
７からＣＰＵ６へ、ホストＣＰＵによって内部バッファ
・メモリ７がアクセスされたことを通知するためのホス
ト・アクセス通知信号である。

【００２３】図２は、転送通知手段１８の説明図であ
る。なお図２において、図１と対応する部分には同一参
照番号を付してある。

【００２４】２４は、転送通知手段１８がＣＰＵ６に通
知を発生すべきバッファ・メモリ・アドレスを設定する
アドレス設定レジスタであり、２５はアドレス設定レジ
スタ２４に設定されたバッファ・メモリ・アドレスの比
較動作をマスクするマスク値を設定するマスク・レジス
タであり、２６はバッファ・メモリ・アドレスをラッチ
するためのアドレス・ラッチであり、２７はアドレス設
定レジスタ２４とアドレス・ラッチ２６の内容を比較す
る比較ユニットであり、２８は比較ユニット２７の出力
をラッチする出力ラッチであり、２９はＣＰＵ転送制御
信号２１、ＩＦＣ転送制御信号２２、内部アドレス・バ
ス８から転送通知手段１８の内部制御信号を生成するデ
コーダ・ユニットである。

【００２５】以下の本実施例の詳細動作を説明する。

【００２６】本外部記憶制御装置に対するホストＣＰＵ
からの入出力コマンドは、ホスト・インタフェース１を
経由して発行される。

【００２７】ホストＣＰＵは、ホスト・インタフェース
・バスリクエスト信号４をアサートし、本外部記憶制御
装置の内部バス８、９の制御権をアービタ１０に要求す
る。アービタ１０は、内部バス８，９上の制御権を調停
し、ホスト・インタフェース・バスグラント信号５をア
サートする。内部バス８，９の制御権を獲得したホスト
ＣＰＵは、ホスト・インタフェース・アドレス・バス
２、ホスト・インタフェース・データバス３を介して予
め定められた内部バッファ・メモリ７の一部に本外部記
憶制御装置に対する入出力コマンドをライトする。ホス
トＣＰＵから内部バッファ・メモリ７がアクセスされた
ことは、ホスト・アクセス通知信号２３によりＣＰＵ６
に通知される。本実施例では、ホスト・アクセス通知信
号２３はＣＰＵ６の割り込み信号に入力されており、Ｃ
ＰＵ６はホスト・アクセス通知信号２３による割り込み
により、内部バッファ・メモリ７に入出力コマンドがセ
ットされたことを知る。

【００２８】ＣＰＵ６は、内部バッファ・メモリ７をリ
ードし、入出力コマンドを解釈し、入出力コマンドによ
り指示された入出力動作を行なう。

【００２９】内部バッファ・メモリ７は、ＣＰＵ６の制
御のもとでディスク・キャッシュとして機能しており、
入出力コマンドが外部記憶装置１６からホストへのリー
ド動作を指示するものであった場合は、ＣＰＵ６は内部
バッファ・メモリ７内のキャッシュ管理情報をサーチ
し、ホストから要求されたデータ・ブロックが内部バッ
ファ・メモリ７内に存在するかどうかを判定する。

【００３０】もし、当該要求データが全て内部バッファ
・メモリ７内に存在する場合には、キャッシュ・ヒット
となり、外部記憶装置はアクセスされず要求データは内
部バッファ・メモリ７からホストに転送され、ホストに
より指示された入出力コマンドは終了する。

【００３１】もし、ホストから要求されたデータ・ブロ
ックの一部或いは全てが内部バッファ・メモリ７内に存
在しない場合にはキャッシュ・ミスとなりミスしたデー
タ・ブロックは外部記憶装置１６から読み出されなけれ
ばならない。

【００３２】キャッシュ・ミスの場合は、ＣＰＵ６が外
部記憶装置１６に対するコマンドを生成し、インタフェ
ース・コントローラ１２を起動する。インタフェース・
コントローラ１２は、自律的にデバイス・インタフェー
ス１５を制御し、外部記憶装置１６をアクセスした後リ
ードされたデータを内部バッファ・メモリ７内にストア
する。

【００３３】本実施例の外部記憶制御装置においては、
キャッシュ・ミスが発生した場合、外部記憶装置１６か
らリードすべきデータ・ブロック長を決定し、メモリ管
理処理によりリード・データをストアする内部バッファ
・メモリ７のストア・ポジションを決定し、ストア・ポ
ジションの先頭アドレスにリード・データ・ブロック長
を加算したアドレス値を転送通知手段１８内部のアドレ
ス設定レジスタ２４に設定した後、リード・データ・ブ
ロック長にプリフェッチ・データ長を加算したデータ・
ブロック長のリードをインタフェース・コントローラ１
２に指示する。

【００３４】外部記憶装置１６からのリード・データの
転送が開始されるとインタフェース・コントローラ１２
のＩＦＣバスリクエスト信号１３がアサートされ、アー
ビタ１０に対し内部バス８，９を要求する。ＩＦＣバス
グラント信号１４を介して内部バス８，９の獲得を通知
されたインタフェース・コントローラ１２は、リード・
データの内部バッファ・メモリ７へのストアを開始す
る。

【００３５】このとき、内部アドレス・バス８上のアド
レス信号値がアドレス設定レジスタ２４の内容に一致す
ると、転送通知手段１８内部の比較ユニット２７がアド
レス一致を検出し、転送経過通知信号１９をアサートす
る。すなわち、本来の要求データのリードが完了すると
ＣＰＵ６に対して転送経過通知信号１９が発行される。
本実施例においては、転送経過通知信号１９は割り込み
信号としてＣＰＵ６に入力されている。

【００３６】転送経過通知信号１９により、要求データ
・ブロックのリードが完了したことを知ったＣＰＵ６
は、キャッシュ管理情報の登録を行ない、ホストへのリ
ード・データの転送処理を開始する。

【００３７】従って、本発明の外部記憶制御装置におい
ては、キャッシュ・ミスが生じた場合、プリフェッチ・
オーバヘッド無しにキャッシュ・ヒット率を高いレベル
に保つことが可能である。

【００３８】このとき、内部バス８，９はアービタ１０
の制御により、インタフェース・コントローラ１２とＣ
ＰＵ６或いはインタフェース・コントローラ１２とホス
トへのデータ転送が時分割的に並行動作するように制御
され、ＣＰＵ６がキャッシュ管理情報の管理動作を開始
した後にも、インタフェース・コントローラ１２からの
プリフェッチ・データの転送が行なわれる。

【００３９】一般に、内部バッファ・メモリは３２ビッ
トバスでサイクル・タイム２５ｎｓｅｃのＤＲＡＭを使
用したと仮定して転送スループット１００ＭＢ／ｓｅｃ
になる。一方、インタフェース・コントローラ１２から
のデータ転送は、外部記憶装置のスループット３〜５Ｍ
Ｂ／ｓｅｃ或いはデバイス・インタフェース１５の転送
スループットに律速される。デバイス・インタフェース
１５の転送スループットは、ＳＣＳＩ−２を使用したと
してピーク１０ＭＢ／ｓｅｃであるため、インタフェー
ス・コントローラ１２からのデータ転送は平均数ＭＢ／
ｓｅｃのオーダーになる。従って、プリフェッチ・デー
タの転送が行なわれていても、ＣＰＵ６は十分動作可能
である。

【００４０】インタフェース・コントローラ１２に指示
された転送長、すなわち、本来の要求データ長＋プリフ
ェッチ・データ長の転送が完了するとＩＦＣ終了通知信
号１７を介してインタフェース・コントローラ１２の動
作が完了したことがＣＰＵ６に通知される。

【００４１】転送通知手段１８内部のマスク・レジスタ
２５がセットされた場合には、アドレス設定レジスタ２
４の比較動作がマスクされる。

【００４２】本実施例の場合、一例としてデータ・バス
幅３２ビットを仮定し、マスク・レジスタ２５のＭＳＢ
２０ビットに”１”をセットすると、上位２０ビットの
比較動作がマスクされ、下位１２ビットに関してアドレ
ス設定レジスタ２４とアドレス・ラッチ２６の比較が行
なわれ、４ＫＢごとに転送経過通知信号１９が出力され
ることになる。

【００４３】従って、ＣＰＵ６はプリフェッチの進行状
況を詳細に把握することができ、キャッシュ・バッファ
を管理することができ、ホストが後続の入出力コマンド
でプリフェッチ・データを要求してきた場合の転送レー
テンシを削減することができる。

【００４４】〔実施例２〕本発明の外部記憶制御装置の
転送通知手段１８の第２の実施例を図３に示す。

【００４５】図３において、３０はプリセット・レジス
タであり、３１はカウンタである。実施例１の転送通知
手段１８は、内部バッファ・メモリ７のアクセス時のア
ドレスを予め設定されたアドレス設定レジスタ２４の内
容と比較するように動作していたが、第２の実施例の転
送通知手段１８は、内部バッファ・メモリ７へのアクセ
スをカウンタ３１でカウントし、プリセット・レジスタ
３０に設定されたデータ長のデータがインタフェース・
コントローラ１２により内部バッファ・メモリ７へスト
アされた場合に転送経過通知信号１９を出力する。

【００４６】第２の実施例では、プリセット・レジスタ
３０へ設定された値がカウンタ３１にロードされ、イン
タフェース・コントローラ１２により内部バッファ・メ
モリ７へのストアが行なわれるたびにカウンタ３１がダ
ウン・カウントされ、ボローが発生すると転送経過通知
信号１９を出力する。

【００４７】

【発明の効果】本発明の外部記憶制御装置では、外部記
憶装置と内部バッファ・メモリとの間の一連のデータ転
送の一部或いは全部が完了したことを検出し、本外部記
憶制御装置を制御しているＣＰＵに通知を発行する転送
通知手段を設けたことにより、ホストから要求されたデ
ータの転送が完了した時点で本外部記憶制御装置を制御
しているＣＰＵが次の動作を開始することができ、キャ
ッシュ・ミスが生じた場合、プリフェッチ・コストを隠
蔽して外部記憶装置をアクセスすることが可能になり、
プリフェッチ・オーバヘッド無しにキャッシュ・ヒット
率を高いレベルに保つことが可能であり、結果的に外部
記憶装置のアクセス・レーテンシを大幅に削減すること
ができる。

【００４８】本発明の外部記憶制御装置では、任意のア
ドレスをアドレス記憶手段に予め設定しておくことで、
前記通知を発生するアドレスを可変に構成している。従
って、ホストＣＰＵからの要求データ長が可変であって
も要求データがリードされたことを検出することがで
き、また内部バッファのストア開始アドレスも自由に設
定することができる。

【００４９】本発明の外部記憶制御装置では、マスク・
レジスタによりアドレス検出範囲をマスクして通知を発
行することにより、１ＫＢ単位或いは２ＫＢ単位等、デ
ータ・リードの進展にしたがって繰り返し通知を発行す
ることができ、ＣＰＵがプリフェッチの進行状況を詳細
に把握しキャッシュ・バッファを管理することができ、
ホストが後続の入出力コマンドでプリフェッチ・データ
を要求してきた場合の転送レーテンシを削減することが
できる。

【００５０】本発明の外部記憶装置は、内部データ・バ
スをアービタによるアービトレーションを行なうことで
時分割使用し、内部バッファ・メモリへのストアとＣＰ
Ｕ処理、ホストへの要求データの転送処理を並行的に行
なうことで、内部バッファ・メモリの転送スループット
を有効に使用し、外部記憶装置のアクセス・レーテンシ
を削減することができる。

【図面の簡単な説明】

【図１】本発明の外部記憶制御装置の第１の実施例の
ブロック図である。

【図２】図１に示される外部記憶制御装置の転送通知
手段の構成を示すブロック図である。

【図３】本発明の外部記憶制御装置の第１の実施例の
ブロック図である。

【図４】従来の外部記憶制御装置を示すブロック図で
ある。

【図５】ファイル・データのプリフェッチ方法を示す
説明図である。

【符号の説明】

１…ホスト・インタフェース、２…ホスト・インタフェ
ース・アドレス・バス、３…ホスト・インタフェース・
データバス、４…ホスト・インタフェース・バスリクエ
スト信号、５…ホスト・インタフェース・バスグラント
信号、６…ＣＰＵ、７…内部バッファ・メモリ、８…内
部アドレス・バス、９…内部データ・バス、１０…アー
ビタ、１１…ウエイト制御信号、１２…インタフェース
・コントローラ（ＩＦＣ）、１３…ＩＦＣバスリクエス
ト信号、１４…ＩＦＣバスグラント信号、１５…デバイ
ス・インタフェース、１６…外部記憶装置、１７…ＩＦ
Ｃ終了通知信号、１８…転送通知手段、１９…転送経過
通知信号、２０…ホスト・インタフェース転送制御信
号、２１…ＣＰＵ転送制御信号、２２…ＩＦＣ転送制御
信号、２３…ホスト・アクセス通知信号、２４…アドレ
ス設定レジスタ、２５…マスク・レジスタ、２６…アド
レス・ラッチ、２７…比較ユニット、２８…出力ラッ
チ、２９…デコーダ・ユニット、３０…プリセット・レ
ジスタ、３１…カウンタ

Claims

【特許請求の範囲】

【請求項１】ＣＰＵと内部バッファ・メモリとを有し
外部記憶装置に対してアクセスする外部記憶制御装置に
おいて、前記外部記憶装置と前記内部バッファ・メモリとの間の
一連のデータ転送の一部或いは全部が完了したことを検
出してこれを前記ＣＰＵに通知を発行する転送通知手段
を設けたことを特徴とする外部記憶制御装置。
【請求項２】請求項１記載の外部記憶制御装置におい
て、前記転送通知手段がアドレス設定レジスタを備えて
おり、前記転送通知手段が前記アドレス設定レジスタに
予め設定された一つ或いは複数の内部バッファ・メモリ
のアドレスに対して前記外部記憶装置との間のデータ転
送が行なわれたことを検出してこれを前記ＣＰＵに通知
を発行するものである外部記憶制御装置。
【請求項３】請求項２記載の外部記憶制御装置におい
て、前記転送通知手段が更にマスク・レジスタを備えて
おり、前記通知が発行される前記内部バッファ・メモリ
のアドレスのアドレス検出範囲を前記マスク・レジスタ
により可変とすることを特徴とする請求項３項記載の外
部記憶制御装置。
【請求項４】請求項１項記載の外部記憶制御装置にお
いて、前記転送通知手段がカウント・レジスタを備えて
おり、前記外部記憶装置と前記内部バッファ・メモリと
の間で、予め前記カウント・レジスタに設定されたバイ
ト長のデータ転送が完了するごとにこれを前記ＣＰＵに
通知を発行するものである外部記憶制御装置。
【請求項５】請求項２から請求項４のいずれか１項に
記載の外部記憶制御装置において、前記外部記憶制御装
置はその内部データ・バスがアービタによりアービトレ
ーションが行なわれるものであり、前記外部記憶装置に
接続されるデバイス・インタフェースを制御するインタ
フェース・コントローラと前記ＣＰＵの双方が前記アー
ビトレーションにより前記内部バッファ・メモリに対し
時分割的にアクセス可能であることを特徴とする外部記
憶制御装置。