JPS60500187A - データ処理システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 データ及び命令を記憶するために別個のキャッシュ記憶を含む階層記憶システム 〔技術分野〕 本発明は、それぞれ命令記憶用およびデータ記憶用の別個のキャッシュを有する 。独特のキャッシュ・アーキテクチャを用いた階層記憶構成に関するものである 。どの階層記憶構成は、メモリ・アクセスによるＣＰＵの待ち時間をできるだけ 減らすことが特に望まれる、高速電子計算システム用に特　−に適している。

〔背景技術〕

現代の高速電子データ処理システムは、処理装置あるいはＣＰＵと階層記憶シス テムとから構成されることが多い。後者は、サイクル・タイムが処理装置のサイ クル・タイムよりも、ずっと長い相対的に大容量で低速のメモリと１通常はキャ ッシュと呼ばれているサイクル・タイムが処理装置のサイクル・タイムに匹敵す る、相対的にはるかに小容量で高速のメモリとを含んでいる。合理的なコストで 実効メモリ・アクセス時間を？ｔｉ、らすためのこのようなキャッシュ・メモリ ・システムは、当技術分野でよく知られている。ＣＰＵが情報を必要とする時、 情報は主記憶装置から読取られ、処理装置に与えられ、キャッシュ記憶に書込ま れる。その後に同じ情報を処理装置が必要とする場合には、その情報がキャッシ ュがら直接読取られて、普通なら主記憶装置を読取る際に生じるはずの時間遅延 を避けることができる。

しかし、キャッシュ記憶装置が一杯の場合には、必要な情報は主記憶装置から得 なければならず、この新しい情報を記憶するためのキャッシュ中の記憶位置が識 別されなければならない。しかしながら、古い記憶位置が新しいデータの記憶に 使用できるようになる前に、現在キャッシュ中にあるデニタがプログラムによっ て変更されているかどうかの判定が行われなければならず、変更されている場合 には、（必要ならば）主記憶装置が現在のデータの状態を適切に反映するよ・・ うに、データが主記憶装置に書戻されなければならない。現在の大部分のキャッ シュ・アーキテクチャは、そのような書戻しを必要としているが１．その変更さ れた形のデータが再びプログラムによって必要とされることがない場合には、あ るいはデータが決して変更されない場合には、この書戻し機能を削除すれば、明 らかに有利であろう。

既存の多くのキャッシュ・アーキテクチャにみられるもう１つの共通な特徴は、 それらがシステム・ソフトウェアに対して基本的に透明なことである。即ち、コ ンパイラ、オペレーティング・システム等を含めたシステム・ソフトウェアは、 キャッシュが存在しないかのようにメモリの取出しおよび記憶の動作を行う。こ のようなシステムでは、キャッシュのハードウェアが本質的にＣＰＵと主記憶装 置との間に介在する。

かかるシステムでは、キャッシュの存在によって実効メモリ・アクセス時間が大 幅にスピード・アップされるが、かかる高速の記憶装置から得られるはすの利益 の多くは、使用されるアーキテクチャおよび規約のせいで失われる。

ＡＣＭ　５ＩＧＰＬＡＮ　Ｎｏしｉｃｅ、Ｖｏｌ、１７．　Ｎｏ、４．　Ａｐｒ ｉｌ、Ｉ’９８２．　ｐｐ、３９−４７所載のＧｅｏｒｇｅ　Ｒａｄｉｎ　によ る”Ｔｈｅ　８０１　Ｍｊ、ｎｉｃｏｍｐｕＬｅｒ　”と題する論文は、本発明 の技術思想を利用した、命令用１およびデータ用の別個のキャッシュ記憶を含む 階層記憶構成を組込んだ実験的なミニコンピユータの概説である。

米国特許第４１．４２２３’４号、および：ｒＢＭ　ＴｅｃｈｎｉｃａｌＤｉｓ ｃｌｏｓｕｒｅ　Ｂｕｌｌ、ｉｅシｉｎ　、Ｖｏｌ、１８　Ｎ（１１２，Ｍａｙ 　１９７６、および米国特許第４０５６８４．４号は、一般にキャッシュ記憶を 含む階層記憶構成を開示しているが、それらのキャッシュは別個のデータ部およ び命令部に分割されてもいなければ、メモリ・システムの動作を制御するための プログラムにアクセス可能な特別の制御フィールドを含んでもいない。

米国特許第４１．６１０２４号および第４１９５３４２号は、当技術分野で一般 に知られているように、ＣＰＵがらキャッシュへの直接のインターフェースを含 むＦＤＰシステムを記載している。

米国特許第４０７０７０６号は、キャッシュがデータ部とアドレス部（ディレク トリではない）に分割されたキャッシュ記憶システムを開示しているが、このキ ャッシュはデータ部と命令部には分割されていない。

米国特許第４２４５３０４号は動作を２つの半サイクルに分け、キャッシュから の命令のアクセスまたはキャッシュへのデータの書込みが同じ半サイクル中に行 えるようにした、スプリット・キャッシュ・システムについて記載している。

この特許は、キャッシュ／主記憶装置の動作を制御するためのキャッシュ・ディ レクトリ中の特殊な制御ビットについては開示も示唆もしていない。

米国特許第４０７５．６８６号は、メモリ・アクセス動作の際に特定の命令ビッ トのコーディングに従ってキャッシュを選択的にバイパスし、それによっである 種類の動作の実行時間を短縮する、キャッシュ記憶システムについて記載してい る。

米国特許第４１４２２３４号は、キャッシュ・ディレクトリの特定の質問を除去 して、スペックのサイズを減少させた、キャッシュ・システムを開示している。

米国特許第３６１８０４１号およびＩＢＭ　ＴｅｃｈｎｉｃａｌＤｉｓｃｌｏｓ ｕｒｅ　Ｂｕｌｌｅしｉｎ、Ｖｏｌ、２２　Ｎ（１１１，Ａｐｒｉｌ　１９８０ ．　ｐ、５１８３は、キャッシュ・サブシステムを別個の命令部とデータ部に分 割し、２つの別個のキャッシュのオーバーラツプ動作のために、複雑なオペレー ティング・システムのサポートを与える、基本的な概念を大まかに開示している 。

米国特許第４１９７５８０号は、特殊な有効ビットおよびある種の読取り一書込 み動作制御用の「タグ」を用いた、単一キャッシュ・サブシステムを大まかに開 示している。このビットは、不必要な主記憶サイクルではなく、不必要なキャッ シュ・サイクルを避けるために使われるが、本発明は不要な主記憶サイクルを避 けることを意図したものである。

〔発明の目的および概要〕

本発明の目的は大容量の主記憶装置ならびに、それぞれデータおよび命令の記憶 専用の２つの別個の部分に分割された小容量のキャッシュ記憶装置を有する、改 良された階層記憶構成を提供することである。

本発明によれば、かかるキャッシュ記憶構成はキャッシュ・ディレクトリ中に各 ラインについてキャッシュの動作に影響を与える少なくとも１つの特殊な制御ビ ットを有する。

本発明によれば、かかるキャッシュ記憶装置は、キャッシュ・ライン置き換え過 程において用いられる少なくとも１つの特殊な制御ビットを有する。

本発明によれば、かかるキャッシュ記憶システムは、データ・キャッシュ中のラ インが当初そこに記憶されて以来、変更されたかどうかを制御ビットが指示する 。

本発明によれば、所定のキャッシュ・ラインが有効か否かを指示するような制御 ビットが提供される。

本発明によれば、主記憶に対する照会を必要とすることなく、スクラッチ・パッ ド記憶等のために一時的データ記憶スペースが与えられるようなキャッシュ・サ ブシステムが提供される。

本発明によれば、全てのマス制御がシステム・ソフトウェアによって制御され、 データ・キャッシュに記憶されたデ−夕に対して変更が加えられたときに命令キ ャッシュに通報するための制御装置が必要でないようなキャッシュ・サブシステ ムが提供される。

本発明の目的は、一般に大容量で比較的低速の主記憶装置および遥かに小容量で 高速のキャッシュ記憶装置を含む、高速データ処理装置と共に用いられる階層記 憶システムによって達成される。キャッシュ記憶装置は、それぞれデータおよび 命令の記憶専用の２つの別個の部分から成る。各部分は、上記キャッシュに記憶 された各ラインに関する記憶位置を有する１つのキャッシュ・ディレクトリを備 えている。両ディレクトリのそれぞれの上記位置は、各々のキャッシュ・ライン に記憶されているデータの主記憶アドレスの高位ビットを記憶するための手段、 および特定のラインへのメモリ・アクセスが要求される度に、上記キャッシュ記 憶装置の動作を制御するためのシステムによってセット可能な、特殊制御ビット を記憶するための手段を有する。上記のどちらのキャッシュ・ディレクトリも、 キャッシュ・ミスが生じた時に複数のキャッシュ・サブセット・ラインのどれが 置き換えられるべきかを指示するための制御ビットを各ディレクトリ・エントリ に含んでいる。また、上記のどちらのディレクトリも特定のキャッシュ・ディレ クトリ記憶位置によって指定される所定のキャッシュ・２ラインが無効である事 を示すための、複数の制御ビットを各記憶位置に含んでいる。また、データ・キ ャッシュのためのキャッシュ・ディレクトリの各記憶位置は、記憶位置に記憶さ れた特定のアドレスによって指定される所定のキャッシュ・ライン力５、以前の ＣＰＵ動作によって変更されたこと、およびキャッシュ中の特定のラインが置き 換えできるようになる前に、主記憶中の対応するラインが「書き戻しＪ動作によ って更新されなければならないことを示すための複数のビットをも含んでいる。

また、キャッシュ・ディレクトリ中に種々の、制御ビットをセットするための手 段ならびにＣＰＵによるメモリ・アクセス動作とは独立に主記憶装置から特定の キャッシュ・ラインをロードして記憶し、またその逆の動作を行うための手段が キャッシュ制御システムに設けられている。

〔図面の簡単な説明〕

第１図は、本階層記憶構成の高レベル組織図である。

的ハードウェア構成の詳細を示す、第１図に記した記憶階層の機能ブロック図で ある。

第３．１図および第３．２図は、キャッシュ・ディレクトリの基本要素およびそ れに付随する制御要素を示す、データ・キャッシュ・アドレッシングの細部の機 能ブロック図である。

第４図は、異なる３種のキャッシュ・サイズ（４Ｋ、８Ｋ、および１６Ｋ）の場 合の４キヤツシユ・アドレッシング、ディレクトリ項目およびキャッシュ・パラ メータの図である。

第５図は、命令キャッシュ取出しハードウェアの動作中にキャッシュ・サブシス テムで行われる動作をまとめたものである。

第６図は、データ・キャッシュ取出しハードウェアの動作中にキャッシュ・サブ システムで行われる動作をまとめたものである。

第７図は、データ・キャッシュ記憶ハードウェアの動作中にキャッシュ・サブシ ステムで行われる動作をまとめたものである。

第８図は、命令またはデータ・キャッシュ・ライン無効化の動作中にキャッシュ ・サブシステム・ハードウェアで行われる動作をまとめたものである。

第９図は、データ・キャッシュ・ライン・ロードの動作中にキャッシュ・サブシ ステム・ハードウェアで行われる動作をまとめたものである。

第１０図は、データ・キャッシュ・ライン・セットの動作中にキャッシュ・サブ システム・ハードウェアで行われる動作をまとめたものである。

第１１図は、データ・キャッシュ・ライン記憶の動作中にキャッシュ・サブシス テム・ハードウェアで行われる動作をまとめたものである。

第１２図は、「キャッシュ・ライン無効化」命令の実施中にキャッシュ・サブシ ステム・ハードウェアで行われる動作の詳細な流れ図である。

第１３図は、「命令キャッシュ取出し」命令の実施中にキャッシュ・サブシステ ム・ハードウェアで行われる動作の詳細な流れ図である。

第１４図は、丁データ・キャッシュ取出し」命令の実施中にキャッシュ・サブシ ステム・ハードウェアで行われる動作の詳細な流れ図である。

第１５図は、「データーキャッシュ記憶」命令の実施中にキャッシュ・サブシス テム・ハードウェアで行われる動作の詳細な流れ図である。

第１６図は、「データ・キャッシュ・ライン・ロード」命令の実施中にキャッシ ュ・サブシステム・ハードウェアで行われる動作の詳細な流れ図である。

第１７図は、「データ・キャシュ・ライン・セット」命令の実施中にキャッシュ ・サブシステム・ハードウェアで行われる動作の詳細な流れ図である。

第１８図は、「データ・キャッシュ・ライン記憶」命令の実施中にキャッシュ・ サブシステム・バー１〜ウエアで行われる動作の詳細な流れ図である。

〔発明を実施するための最良の形態〕

（ａ）記憶階層の一般的説明 きわめて高速に動作するシステム（ＣＰ　Ｕ）の性能は、記憶サブシステムの性 能に大きく依存する。現在の技術によれば、アクセス・タイムが６０ナノ秒のキ ャッシュおよびアクセス・タイムが約１１５の速さの即ち約３００ナノ秒のパラ キンク記憶装置を製造することか可能である。記憶サブシステムの性能の改善は 、システム全体の性能の点で非常に良好な結果を与える。

本発明は、２つの領域の動作においてキャッシュ・サブシステムの性能を改善す ることを目標とする。その第１はキャッシュ・ヒツト率を改善すること、即ちキ ャッシュ中に見い出され、従って主記憶装置へのアクセスおよびそれに伴う遅延 を要しない記憶装置参照のパーセンテージを増加させることである。第２はキャ ッシュ参照が失敗したときに、バッキング記憶装置からラインをアクセスする時 間を改善することである。

第１の目的について考えると、バッキング記憶装置への頻繁なアクセスは、プロ グラムの正しい実行にとって必ずしも必要でないことがわかる。バッキング記憶 装置への頻繁なアクセスが行われるのは、ハードウェアがソフトウェアの意味を 推測できないためである。一般にこの不必要な参照は２つの類に分けられる。

第１はプログラムが新たな記憶のブロックを望むことである。これはプロシージ ャが呼び出され一時的な（即ちＡＵＴ○ＭＡＴ、ＩＣの）記憶域を必要とすると き、第ルベル割込みハンドラがレジスタ保存領域を必要とするとき、アクセス方 式がバッファを必要とするとき、またはプログラムがＧＥＴＭＡＩＮ要求を出す とき等に起こり得る。これら全ての場合に類似しているのは、プログラムが、記 憶装置の古い内容に対して関心を持たない事である。プログラムは、ただ、若干 の記憶域を望んでいるだけである。しかし、現行の大多数の記憶サブシステムは 、かかる記憶装置の最初の参照が起きたとき、バッキング記憶装置からキャッシ ュへ古いラインを取り出す。そのようにするのは、（ＣＰＵとキャッシュとの間 のアクセスの単位はワードなので）最初の参照がせいぜいライン中の１つのワー ドに対するものであり、そして後続す要としないという事をサブシステムが知る ことができないためである。

第２の場合は、その内容が変更されていたとしてもプログラムがもはや記憶装置 のブロックを必要としない場合である。

これはプロシージャからのリターン時に一時的記憶域が解放されるとき、バッフ ァが解放されるとき、一般にプログラムがＦＲＥＥ　ＭＡＩＮを出すとき等に起 こり得る。変更されたラインのかかる書き戻しが不必要であると判定するための 機構を有する現在利用可能な記憶サブシステムは当技術分野で知られていない。

従って、ソフトウェアがそのような情報をハードウェア即ちキャッシュ制御機構 に与えるために用いることのできる（命令の形の）ハードウェアの基本的機構を ＣＰＵが提供すると有利である。より具体的には、一般にキャッシュ動作のかか るソフトウェア制御を可能にする、キャッシュ制御ハードウェアによって実行さ れる２つの命令が定義される。それらは次のように定義される。

（１）データ・キャッシュ・ライン・セット（２）データ・キャッシュ・ライン 無効化これらの命令は制御プログラムによって出され、コンパイラによって適用 業務プログラムのために生成される。これらの命令は、かかる不必要なバッキン グ記憶アクセスが起きないことを保証する。事実、プロシージャによって必要と される一時的記憶域はスタックで管理され、またスーパーバイザ呼び出しさえも 要求に応じて呼び出されるので、ディスパッチされたプロセス・データが持続的 （即ち５ＲＡＴＩＣ的）であるか、またはスタックの深さがキャッシュ・サイズ と比較して大きくならない限り、ディスパッチされたプロセス・データに対して バッキング記憶装置がアクセスされることはない。従ってバッキング記憶は、２ 次記憶装Ｗ（即ちファイル空間およびページング領域）によって演じられる役割 に類似した役割を演じ始める。かかる戦略を用いれば、割り込み時のＣＰＵのア クティビイティは「優先レベル割り込み」システムがそのハイ・エンドで実施す るアクティビイティ以上ではない。この「優先レベル割り込み」システムも、そ の内部レジスタを高速メモリ（即ちレジスタ空間）に記憶しなければならない。

前述のＣＰＵ構成の相違点は、そ九が高速メモリをこの目的専用にしないこと、 従って費用を節約できることである。かかるアーキテクチャのＣＰＵは「再ディ スパッチ」時にキャッシュ・ミスを見つけることができるが、それは経路の応答 クリティカル部分にはない。

大部分のシステムの場合と同様に、ＣＰＵは命令の実行を見越してキャッシュか ら命令を取出す。ＣＰＵは「事前取出しバッファ」　（ここで開示するシステム では３ワードのバッファが想定されている）を有し、ＣＰＵはそれを一杯に保つ ように試みる。このバッファを一杯にするとキャッシュ・ミスが生じて、バッキ ング記憶装置からの命令取出しを開始させることがある。しかし取出される命令 の前に、既にバッファ中に存在するがまだ実行されていない分岐命令があること があり得る。本発明のアーキテクチャにおいては、ＣＰＵの事前取出し機構がＯ Ｐコードを走査し、かかる不必要なバッキング記憶装置の取出しを禁止すること が想定されている。

実際、この目的のために○Ｐコードを走査する間に、Ｎ。

○Ｐ（ノー・オペレーション）を認識して削除することもでき、従ってその実行 時間はで口になる。

本発明の教示にもとづいて記憶サブシステムの性能を改善する第２の方法は、バ ンキング記憶装置のアクセスをより高速にすることに関係するものである。

データであれ命令であれキャッシュ・ミスを生じるワードが記憶サブシステムか ら要求される時、要求されたワードで始まる必要なラインをめてバッキング記憶 装置がアクセスされる。次にこのワードはキャッシュをバイパスして直接ＣＰＵ に送られ、ＣＰＵが命令の実行を続ける間、ラインがキャッシュに記憶される。

従って、例えばキャッシュ・ミスを生じるロード命令を完了するのに３４０ナノ 秒（から命令がロードとオーバーラツプできる分を差し引いたもの）しかか命令 の事前取出し機構は本質的にデータ取出し機構に対して非同期的なので、キャッ シュを命令用とデータ用の２つの別個の部分に分雛すると有利なことが判明した 。その結果、各キャッシュによってバッキング記憶装置を独立的にそしてオーバ ーラツプ方式でアクセスすることが可能となる。この特徴は、実行中の特定の命 令ストリームが許す場合、アクセス速度を事実上２倍にすることができる。かか る全体的キャッシュ・サブシステム・アーキテクチャを用いれば、他の利、点も 可能である。

このキャッシュ・サブシステムは、命令キャッシュ中の命令の変更が許されない ように構成され定義されている。従って命令ラインの取出しは決して書戻しを必 要とせず、命令キャッシュ・ミス時の遅延を伴わない。

各キャッシュ部分（命令部およびデータ部）は２ウエイ・セット・アソシアティ ブ方式に設計される。従って４ウエイ・セット・アソシアティブ方式の利点の一 部が費用を要することなしに、得られる。以後Ｌ　ＲＵ　（ｌｅａｓｔ　ｒｅｃ ｅｎｔｌｙ　ｕｓｅｄ）ビットと呼ぶ特殊な制御ビットまたはフィールドはミス の後にキャッシュのアドレスされた領域において、２つのラインのどちらが置き 換えられるべきかを判定する通常の置換手続きを、現在の２ウェイ〜セット−ア ソシアティブ・キャッシュがｔつこｔ番可能↓；する。

全体の寸法、探さ、ラインの寸法およジそ（の他の物理的パ″′　持表昭ＥｉＯ −５００１８７（５）ラメータ等の各キャッシュ特性は、キャッシュが意図して いる特定の目的に即ち命令またはデータに適合するように選択することができる 。同様に別々の置換アルゴリズムを使用して命令とデータとの間のアクセス特性 またはアクセス・パターンの相違を利用することができる。本システムの原型で 、両方のキャッシュに類似の置換アルゴリズムを用いて満足な結果が得られたが 、アルゴリズムを特定のキャッシュに適合させると一定の改善が生じるはずであ る。

「背景技術」の章で述べたように、スプリット・キャッシュは当技術分野で数年 前から知られているが、従来のアーキテクチャを用いてそれを実施すると、深刻 な問題が生じていた。命令はデータ・キャッシュで合法的に変更でき、その後そ こに分岐できるので、全ての変更は命令キャッシュに通知されなければならず、 またそれが、変更されたラインを無効化することを保証しなければならない。し かし実際は、今日のより洗練されたシステムでは命令は殆んど変更されない。

従ってこの機能、即ち命令の変更は、データの変更が起きる度にこの機能を反復 して実行するための機構をハードウェアに設けるよりも（必要な時に）ソフトウ ェアで実行する方がずっと効率的なものであると判断された。

先に述べたように、このシステムでは変更が必要な時には命令をデータ・キャッ シュに入れ、それをデータとして扱うためのソフトウェアが設けられていると想 定する。明らかにこれは容易に行うことができる。しかし、データ・キャッシュ は変更されたラインを命令キャッシュに知らせない。従ってそれらの変更は、変 更された命令への次の分岐中には反映されない。かかる制御を達成するために、 ここで開示するスプリット・キャッシュ・サブシステム・アーキテクチャは［命 令キャッシュ・ライン無効化」と呼ばれる命令を提供する。ソフトウェアは古い 命令を掃き出すために、この命令を出さなければならない。また上記アーキテク チャは「データキャッシュ・ライン記憶」と呼ばれる命令を提供する。この命令 は変更された命令が゛バッキング記憶装置中に反映されることを保証する。最も ありふれた場合であるが、ディスクからのロードによりプログラムの変更が生じ るとき、最初の命令のみが出されなければならない。

このキャッシュ・サブシステム・アーキテクチャの追加的な利点は、別個に独立 して動作するキャッシュにより、命令用およびデータ用の別個の仮想記憶装置を 自然にサポートできることである。従って例えばＡＰＬインタープリタの単一の 再入可能コピーが反復的なメモリ動作によって、最小限のバス時間で多くの異な ったユーザー領域のために実行できるような、ソフトウェア・ストラテジーが可 能になる。

このアーキテクチャは仮想記憶装置間でのページの共有が可能でない。この制限 はハードウェアおよびソフトウェアのどちらの観点からも、大きな単純化をもた らす。第１にそれはキャッシュが仮゛想モードで動作することを可能にする。言 い換えると実アドレスではなく仮想アドレスを用いてキャッシュにアクセスする ことができる。明らかに、ラインがキャッシュ中に（９０％以上の時間）見い出 される時、再配置アルゴリズムを実行することによる時間損失や品質低下は全く 生じない。

従来の再配置システムはかなりの量の高速記憶装置をページ・テーブル上のルッ ク・アサイド・テーブル（ＤＬＡＴ）専用にしている。記憶装置は一般にキャッ シュと同じ技術であり、従って非常に高価である。このアーキテクチャではペー ジ・テーブルは通常はキャッシュを通してアクセスすることができ、その期待さ れる使用頻度が高いために、一般にキャッシュ・ヒツトの確率が非常に高くなる 。従って追加的な費用なしで、性能ＤＬＡＴを近似することが可能である。従っ てシステムの性能に大幅に影響を与えることなしに、通常のＤＬＡＴへの投資を キャッシュ・サイズの増大に適切に振り向けることもまた全く削除することもで きる。

ハードウェアの実施例、与えられる特殊なハードウェア命令、およびこのキャッ シュ・サブシステム内で実行できる各種の動作についての詳細な説明を始める前 に、次に図面の簡単な説明とその相互の関係を述べる。

第１図は、ＣＰＵ、命令キャッシュ、データ・キャッシュおよび主記憶装置の関 係をはっきりと示した、階層記憶構成の全体構成図である。直接記憶アダプタ（ ＤＭＡ）も主記憶装置に直接接続されたものとして示されている。先に述べたよ うに、キャッシュをベースとする大部分のシステムでは、入出力はキャッシュ・ サブシステムを通過して、主記憶装置に記憶され、システム・スループットの低 下を伴う。本システムでは、入出力がキャッシュを通過することを禁じられてお り、実際にも大部分は直接ＤＭＡを通過する。事実、後述のように入出力動作が キャッシュによって開始される記憶と読取りを中断することを防止するための措 置がとられている。

キャッシュにより開始される記憶と読取りは「ストア・スルー型」動作を伴うキ ャッシュ・ミスが起こった場合に生じる。

また後で図面を参照する際に指摘するが、データ・キャッシュから主記憶装置へ のデータの流れのラインはあるが、命令キャッシュから主記憶装置への流れのラ インは存在しない。

キャッシュの命令部を「ストア・スルー」する必要はないため、命令キャッシュ 中での命令の変更は許されないので、このことは銘記しておくべきである。

第２図（第２．１図および第２．２図）は、主記憶装置。

キャッシュおよびＣＰＵの間のデータ経路をより詳しく示した、第１図の拡張で ある。図のマルチプレクサ（ＭＵＸ）は、このは−ドウエア実施例で設けられて いる各種のデータ転送のためのゲート機能を実行する、通常の論理回路である。

ブタ１バイト当たり１つのパリティ−・ビットが入出力、主記憶装置および両キ ャッシュ中を通って運ばれるが、パリティ−・ビットはＣＰ”Ｕに転送されたり 、ＣＰＵから受け取られることはないことに注意すること。

第２図は、主記憶装置からＣ’Ｐ’Ｕへの４バイトの目的デー二″　符表昭ＧＯ −５００１８７（６）り・ワードに直接データ経路を与える、ワード・バイパス 機構を図示したものである。キャッシュと主記憶装置のｒのデータ転送の基本サ イズは、３２バイトのラインである。このデータは、主記憶装置からそれぞれ８ バイトからなる一連の４個の二重ワードとして受け取られ、この記憶アーキテク チャによって受け取られた最初の二重ワードが必ず目的ワードを含むことが保証 される。目的ワードはキャッジ丑に記憶されるのと同時に、ＣＰＵにバイパスさ れる。キャッシュがら圭記憶装置へのデータ書戻し経路は、１Ｆ戻しマルチプレ クサを通るそれぞれ４バイトからなる一連の８個のワードとしてデータ・キャッ シュのみに設けられていることに注意すること。

第２図の命令キャッシュとデータ・キャッシュを参照すると、２つのサブセット ＡとＢの存在が示されていることに気づく。先に述べたように、この２つのサブ セットの存在はアドレッシング・アーキテクチャの２ウエイ・セット・アソシア ティブの要件である。

次に第２図のデータ流れ図について簡単に説明する。図を参照する際、データ流 れの方向は基本的に図の上方から下方に向かっている。命令キャッシュ１０とデ ータ・キャッシュ１２は、ともに主記憶装置１４がらデータを受取ることができ る。しかし、ＣＰＵからデータを受取ることができるのはデータ・キャッシュだ けである。このことは先に述べた゛。これはこのアーキテクチャでは命令キャッ シュでの命令の変更が可能でなく、従って命令キャッシュの出力はＣＰＵに向か うだけであるためである。同様に、そのキャッシュ中の命令は直＠ＣＰＵによっ て変更できないので、命令キャッシュはローディングのために取出しラッチ２０ と、入力マルチプレクサ２２を経て主記憶装置１４に接続しさえすればよい。従 って、命令キャッシュ１０に命令を記憶するため、命令データのラインが取出し ランチ２０を経て、最終的には命令キャッシュの選択されたセクション（ライン ）に転送させられる。

同様に、命令キャッシュからＣＰＵに命令を転送するため、データ・ワードが命 令キャッシュの選択されたセクションから読取られて、出力マルチプレクサ１６ 、およびバイパス・マルチプレクサ１８に送られる。

それぞれ命令キャッシュ１０とデータ・キャッシュ１２用の連関されたディレク トリ１１と１３（第３図（第３．１図と第３．２図）に詳しく示す）が、キャッ シュに（機能的に）接続されたものとして示されている。これらのディレクトリ はキャッシュ・データ流れ経路に含まれているのではなく、物理的にキャッシュ の動作と密接に関連づけられて１することを理解すべきである。後でさらに詳し く説明するように、所与のキャッシュ・アクセスの場合、アドレスのＤフィール ドに対して決定された同じラインによって、両キャッシュ′・サブセットの同じ ラインおよび連関されたディレクトリ項目が並列にアクセスされる。さらに、こ のアクセスによって、両キャッシュ・サブセットＡおよびＢのデータがシステム にとつて使用可能となる。

これらのディレクトリは、通常はエミッタ結合論理回路など適当な高速回路ファ ミリー中の別個の極めて速い記憶装置として作られる。ここに開示する実施例で は、キャシュのアクセス時間が３０ナノ秒であるのに対して、ディレクト１りの アクセス時間は約１２ナノ秒であった。これはキャッシュからの２つのデータ・ サブセットが使用可能なとき、ディレクトリ項目にもとづいて行うべき論理判断 を可能にするためである。

先に述べたように、データ・キャッシュは主記憶装置１４からもＣＰＵ３０から もロードできる。データ・ラインを主記憶装置１４から記憶すべき場合、データ 流れは両キャッシュ共用の取出しランチ２０を通り、次いでデータ・キャッシュ 用のバイト入力マルチプレクサ４８を通ってデータ・キャツシュ１２自体に入る 。データ・ラインをＣＰＵ３０から転送すべき場合、データ経路は図に示すよう にバイト入力マルチプレクサ４８を通って、次にデータ・キャッシュ１２に入る 。データ・キャッシュ１２からＣＰＵにデータを転送するには、データは出力マ ルチプレクサ３２、バイパス・マルチプレクサ３４を通ってＣＰＵのデータ・レ ジスタに入る。

データ・キャッシュのミスが起こった場合、そのラインが有効であり、かつ変更 を示すと仮定すると、新しいデータ・ラインをデータ・キャッシュのその特定ラ インにロードできるようになる前に、データ・キャッシュ中のこのデータ・うイ ンを記憶装置１４に書き戻さなければならない。このために書き戻しラッチ／マ ルチプレクサ５２が付勢される。

バイト選択機構４９およびバイト書込みゲート５ｏは、データ・キャッシュへの データの記憶を制御する。

ディレクトリ・ミスを伴うＣＰＵロート○Ｐのとき、バイト選択機構４９は主記 憶データの二重ワードのみがバイト入力マルチプレクサ４８を通るようにゲート し、すべてのバイト書込みゲート５０が活動化される。

ディレクトリ・ヒツトを伴うＣＰＵ記憶ＯＰのとき、バイト選択機構４９は、Ｃ ＰＵデータ・ワードのみがバイト入力マルチプレクサ４８を通るようにゲートし 、書込みゲート５０は、データ・キャッシュのサブセット中に記憶されるバイト 数を制御するのに使用される。このＣＰＵアーキテクチャは、１．２または３バ イトのデータを記憶することができる。

ディレクトリ・ミスを伴うＣＰＵ記憶○Ｐのとき、バイト選択機構４９は１．２ または３バイトのＣＰＵデータを主記憶装置からの最初のミス二重ワードに組み 合わせ、バイト入力マルチプレクサ４８を通過させる。すべての４バイト書込み ゲート５０が活動化される。ミスを生じたラインの残りの３つの二重ワードにつ いては、バイト選択機構４９は主記憶装置の二重ワードのみがバイト入力マルチ プレクサ４８を通過できるようにする。

どちらのキャッシュもバイパス機構を備えており、どちらｈｌのキャッシュに対 してキャッシュ・ミスを生じる取出し要゛２５　特表昭ＧＯ−５００１８７（７ ）求があったとき、データが主記憶装置から使用可能になっている場合、それぞ れ命令キャッシュおよびデータ・キャッシュについてワード選択マルチプレクサ ３８または４０を通して、そのデータをキャッシュおよびＣＰＵに同時に送るこ とができる。こうしてデータ（または命令）がまずキャッシュに完全に記憶され るのを待つ間、ＣＰＵが停止する必要はない。

後でさらに詳しく述べるように、命令またはデータ・ラインの目的ワードのみが 直接ＣＰＵにバイパスされる。

従って、本スプリット・キャッシュ・サブシステムの全体アーキテクチャは、基 本的に通常の性格のものであることがわかる。すなわち、主記憶装置から命令キ ャッシュおよびデータ・キャッシュをロードするためのデータ経路が設けられて いる。追加手段がＣＰＵからデータ・キャッシュをロートする。同様に両方のキ ャッシュがそれぞれ命令とデータをＣＰＵに転送することができ、データ・キャ ッシュはまたデータを主記憶装置に書戻すことができなければならない。最後に 、どちらのキャッシュにもバイパス機構が備えられており、それによってライン 中のアドレスされたワードが直ちにｃＰＵに送られ、そのラインはＣＰＵ遅延を 最小にするため、同時にキャッシュに記憶される。従って、本スプリット・キャ ッシュ・サブシステムの実際のハードウェア構成は、全く簡明であることが認め られる。ここに開示するキャッシュ・サブシステムの改善された機能をもたらす のは、キャッシュの実際の使い方およびキャッシュ・ディレクトリとその中に設 けら机た特殊な制御ビットの独特の槌、戒である。

ちょっと第２面に戻ると、どち”らのキャッシュも晒のような別個のライン選択 機ｍ↓こよって２つのサブセクションＡとＢ＄二分けられていることが気付かれ る。このことは後の説明でさらにはっきり認められるはずである。このキャッシ ュ・サブシステムは、２ウエイ・セット・アソシアティブである。

キャッシュ・ディレクトリ中の所与のラインがアドレスされると、２つのデータ ・ラインの各々からキャッシュ内で異なる２つのページ（ＡとＢ）に属する１ワ ードが実際にアドレスされる。最終的に選択されるラインは後で説明するように 、目的ページ・アドレスＰｔとキャッシュ・ディレクトリに含まれる２つのペー ジ参照ＰＡおよびＰＢとの比較によって決定される。選択されたラインからアド レスされたワードは、出力マルチプレクサ１６または３２によってＣＰＵにゲー トされる。

また、第２図を参照すると、キャッシュ・サブシステムの各ユニットを接続する 各種の多重ビット・ケーブルは３２または３６ビツトを含むものとして示されて いることが気付かれる。３２ビツト・ケーブルと３６ビツト・ケーブルの違いは 、この実施例の範囲内では３６ビツト・ケーブルは３２個のデータ・ビットと４ 個のパリティ・ビットを含むということである。一般に４パリテイ・ビットは、 キャッシュ・サブシステムからＣＰＴＪにデータ（または命令）を転送する際に 除去ないし削除される。また、主記憶装置１４と取出しラッ２．５ チ２０の間のケーブルが７２ビツトを含むことも気付かれる。

すぐ認められるように、主記憶装置は二重ワードを読出して転送するように編成 されているので、このケーブルは２つの３６ビツト・ワードを含むだけである。

これで、スプリット−キャッシュ・サブシステム・ハードウェア全体の一般的説 明は終わる。このハードウェアの一般的構成および動作は単純明解であり、当技 術では周知のものであると考えられる。

第３図（第３．１図および第３．２図）を参照すると、１６にバイトのデータ・ キャッシュ・ディレクトリとそれに関連する論理および制御回路の詳細な機能ブ ロック図が示されている。ここで開示される実施例では、２４ビツトのＣＰＵア ドレスがレジスタ６ｏに配置されていると仮定されている。

この２４ビツト・アドレス全体のうちで、左側の１１ビツト（Ｐｔ）は記憶参照 のページ・アドレスを含んでいる。８ビツトからなるＤフィールドは、指定され たページ内の特定の記憶参照のライン・アドレスを含んでいる。このアドレスは キャッシュ・ディレクトリの（従ってまたキャッシュ自身の内部の）２５６個の ラインの１つを実際にアドレスするのに利用されることが指摘される。最後に右 側５ヒツトのＷフィールドは３２バイトのライン全体の中のワードまたはバイト ・オフセットである。そのアドレスすなわちセグメントは、全体アドレスによっ て指示される所期のハイドをアドレスするのに実際に利用される。

図からはっきりわかるように、キャッシュ・ディレクトリは２５６の項目を含ん でおり、（０〜２５５）の各項目は全体で７つの情報フィールドＰＡ、ＰＢ、Ｖ Ａ、ＶＢ、ＭＡ、ＭＢ、ＬＲＵを含んでいる。後でさらに詳しく説明するように 、ＰＡ、ＶＡおよびＭＡは、サブセットＡに属するキャッシュ内の各ラインを指 し、要素ＰＢ、ＶＢおよびＭＢはサブセットＢに関係している。ＬＲＵビットは ２つのサブセット・ラインのどちらが最も最近にアクセスされたかを示し、従っ てキャッシュ内の（サブセットＡまたはＢ中の）特定ラインの置換を制御する。

動作の際には、キャッシュ・アクセスを行う場合、ＣＰＵアドレスのＤフィール ドによって指示される特定のラインが、ディレクトリ内の２５６の項目の１つを アクセスさせる。次にページＰＡとＰＢのどちらがＣＰＵアドレス中の目的ペー ジ・アドレスＰｔと一致するかを決定しなければならない。

この比較は、２つの比較回路６２と６４で実行される。ページ・アドレスＰＡと ＰＢのどちらかがＰｔと一致する場合、「ヒツト＝ＡＪ　ラインまたは「ヒツト ＝ＢＪラインが活動化される。次にアクセスが継続できるかどうか知るため、当 該の妥当性ピッドＶまたは変更ビットＭが問い合わせられる。

この動作の詳細については、後でより詳しく述べる。２つのページ・アドレスＰ ＡまたはＰＢのどちらもＰｔと一致したい場合、Ｎ’ＡＮＤ回路６６が「ミス」 ラインを活動化させ、ディレクトリ更新論理回路６８がシステムに、「ミス」が 生じ、新しいデータ・ラインをキャッシュ・システムに持ち込まなければならな いことを示す。２つのサブセ゛ット・ラインのどちらが置換されるかは、ＬＲＵ ビットによって決定される。「書込みストローブ」として示されている７ビツト ・ラインは後で詳しく説明するように、新しいデータぜ選択されたフィールドな いしキャッシュ・ディレクトリの特定項目のビット位置に入力できるようにする 。もちろんどのビットが変更され、いつ新しいページ・アドレスがＰＡまたはＰ Ｂフィールドに挿入されるかはＣＰＵ命令解読機構７０によって解読される特定 の命令によって決定される。

キャッシュ・ディレクトリおよびそれに関連する制御装置の動作および構成は、 単純明解であると考えられ、ここに開示される機能説明とブロック図を与えられ れば、コンピュータ技術の専門家が容易に実現できるものである。

第４図はキャッシュ・サブシステムのアドレッシングおよび構造を図示した一連 の表を含んでいる。それに加えて、この図はキャッシュ・サブシステムのサイズ のアドレッシング・フィールドなど各種のパラメータに対する影響を示している 。

要するに、異なる３種のキャッシュ・サイズを４Ｋ、８におよび１６にと仮定す ると、ディレクトリ項目は２つのページ識別子ＰａおよびＰｂと５つの特殊制御 ビットＶ　ａ　、　’Ｖ　ｂ、Ｍａ、Ｍｂ、ＬＲＵを含むことが気付かれる。こ れらの特別制御ビットが利用される特殊な方法については、後で詳しく説明する 。

キャッシュ中のディレクトリのアドレッシングは、図の上部にもはっきり示され ている。ここで２４ビツトのＣＰ’Ｕ目的アドレスは、Ｐ（ページ）、Ｄ（ライ ン）、およびＷ（バイト）の３つのフィールドを含んでいる。図から明らかなよ うに、キャッシュ自体はＤフィールドとＷフィールドを用いてアドレスされるが 、ディレクトリはかかる２ウエイ・セット・アソシアティブ式キャッシュではＤ フィールドのみを利用してアドレスされる。当該技術の専門家なら理解できるよ うに、ディレクトリがアクセスされ、次に目的アドレスのＰフィールリドがディ レクトリ項目Ｐａまたはｐｂのどちらかと一致するかどうか決定される。この図 については後でより詳しく説明する。

第５図から第１１図までは、それぞれ特定のハードウェア動作の結果としてキャ ッシュ・サブシステムのハードウェア内部で起こる動作を表の形でまとめたもの である。「ハードウェア・プロシージャ」の表現はキャッシュ・サブシステム・ ハードウェアの動作の結果としてシステムで起こることをリス１−にしたものと いう意味である。

第１２図から第１８図まではすべて流れ図であり、各図につけたラベルで示され るような第５図ないし第１１図に記される各種のキャッシュ・サブシステム動作 と密接に関係している。言い換えれば、列挙された各ハードウェア・プロシーシ ャに対する流れ図があり、例えば第６図のデータ・キャッシュ取出しハードウェ ア・プロシージャは第１４図にずっと詳しく示されている。このようにこれらの 流れ図では、詳しいテスト操作および分岐操作および様々な分岐に沿って進むと き、列挙された様々なブロックで起こる特定の操作が明確に記載されている。こ れらの操作については後でさらに詳しく説明するが、基本的にキャッシュ・サブ システムの動作を半ば説明すると考えられている。

かかるキャッシュ・サブシステムでおこる事象５、ならびに第一２図と第３図で 特別に示したすべてのハードウェア構成要素の機能と目的は、当技術で周知のも のであると考えられる。

当技術の専門家なら、第２図と第３図および詳細な流れ図に記載された全体キャ ッシュ・サブシステム構成を用いて、本発明のキャッシュ・サブシステムを作成 するのに困難はない以下の説明は、本発明の階層記憶が特に有用なミニコンピユ ータのあるバージョンに適用される。これは、１６メガバイトまでの実主記憶装 置を含む、該階層記憶システムへの２４ビツトのアドレッシングを実現する。２ ４ビツトの主ＣＰＵアーキテクチャは、ここで詳しく述べる適正な記憶命令を供 給しなければならないこと以外は、本発明にとって決定的条件ではない。

ここに開示する記憶階層の実施例は、ＣＰＵ速度で動作するキャッシュ・サブシ ステムおよびＣＰＵ速度の１１５の速度で動作する最大１６メガバイトのＦＥＴ 主記憶装置からなる。

ＣＰＵは、キャッシュ・サブシステムと直接に連絡し、一方、後者は主記憶装置 と連絡する（第１図を参照する）。入出力データは、直接記憶アタツク（ＤＭＡ ）を介して主記憶装置に送ることができるが、キャッシュ・サブシステムに直接 連絡することはできない。

ＣＰ’Ｕとキャッシュ・サブシステムの間のデータ転送の単位は、４ハイド・ワ ードである。主記憶装置とキャッシュ・サブシステムの間の転送単位は、３２バ イト・ラインである。

ライン転送は、主記憶装置から４つの８ハイド２重ワードを経て、また主記憶装 置へ８つの４バイト・ワードを経て行われる（第１図を参照のこと）。主記憶装 置からまたはそこへの入出力データ転送は、ＤＭＡアダプタの制御下で４ハイド ・ワードを介して行われる。

データ・バイト当り１つのパリティ・ビットが、記憶階層中を運ばれることに注 意すること。パリティ・ビットは、ＣＰＵ八またはＣＰＵからは転送されない。

（ｃ）キャッシュ管理 ここに開示される階層記憶サブシステムは、記憶階層への参照によって生じるＣ ＰＵ遊休時間を最小限に抑えるように設計された、システム・アーキテクチャを 基礎にしている。

この記憶アーキテクチャは、サイクル毎に新しい命令を利用できるＣＰＵ用に設 計されているので、ＣＰＵ速度に合致する別個の命令キャッシュは、命令の取出 しが記憶階層中でのデータ取出しとは独立に進行できるようにする。また、この アーキテクチャは、キャッシュ・サブシステムとの直接の入出力通信を禁止し、 従って入出力妨害雑音によってＣＰＵがロックアウトされる可能性を除外する。

同様に、主記憶装置に対する過剰の参照によるパフォーマンスの低下を避けるた め、すべての記憶は、データ・キャッシュに向けられ、主記憶装置に自動的に「 ストア・スルー」されることはない、。

この２−キテクチャ型式のために、入出力操作による主記憶装置の内容の変更が Ｃ，ＰｔＪに直ちに知られることはなく、また、ＣＰＵによって実施されたデー タ・キャッシュの内容の変更か入出力または命令キャッシュに直ちに知られるこ とはないかもしれない。

しかし、この上位システム・アーキテクチャは、プログラムが主記憶装置とキャ ッシュ・サブシステムの内容の間の関係を制御することを可能□にする、限られ た組のキャッシュ管理命令を供給する。これらの管理命令は、３２バイトのキャ ッシュ・ラインのみを扱い、システムがより低速の主記憶装置に対する不必要な キャッシュ参照を避けることを可能にする。例えは、一時記憶域が、もはや必要 でなくなったとき、キャッシュ中のラインが以前のＣＰＵ記憶によって変更され ていた場合でも、データーキャッシュ・ライン無効化命令の使用が、主記憶装置 に対する不必要な書戻しを防止する。

（ｄ）　キャッシュ・サブシステム キャッシュ・サブシステムは、１６にの命令キャッシュと１６にのデータ・キャ ッシュから構成される。各キャッシュは一２ウェイ・セット−アソシアティブと して編成されている。

従って、各キャッシュは、８にのサブセットＡ、七８にのサブセットＢから構成 される。一つのキャッシュは、最大脹３２バイトのラインを５１２本含むことが できる。サブセットＡ中のライン２５６本とサブセットＢ中のライン２５６本で ある。

のディレクトリは、アクセス時間が全キャッシュ・サイクル時間の約１１５の超 高速バイポーラ・ランダム・アクセス記憶装置に含まれている。

ディレクトリ中の各項目は、各連関サブセット中に一つずつ、２つの可能なキャ ッシュ・ラインの存在および状況を記載する。従って、このディレクトリは、１ つのキャッシュ・サブセット中に物理的に存在できる最大ライン数と同じ項目を 含めるだけの大きさでなければならない。各キャッシュ・サブセットは、２５６ 本までのラインを含むことができるので、ディレクトリは２５６の項目を含まな ければならなし）。

この構造は、第２，１図にはっきりと示されてし）る。

（ｅ−１）アドレス・フィールド 本実施例に関しては、上位システムは２４ヒツト・アドレスを利用することが仮 定される。概念的には、アドレスはページ・アドレス、ページ中のラインのアド レスおよびライン中のバイトのアドレスの３つのフィールドに再分割できる。

これらのサブフィールドは、ここではそれぞれＰ、Ｄお、よびＷと呼ぶことにす る。この構成は、第３図に詳しく記されている。第３図のテーブル（は、キャッ シュ・サイズの範囲（４に→１６Ｋ）およびキャッシュおよびディレクトリの各 種パｂラメータに対するサイズの影響をも示している。

各ディレクトリ項目は、２つのキャッシュ・サブセット（ＰＡおよびＰＢ）に記 憶されているラインのページ・アドレスを含む２つのアドレス・フィールドと、 処理されているキャッシュ命令のためのハードウェア・アルゴリズムに指命する 制御ビット・フィールドを持っている。ディレクトリは、目的アドレスのライン ・アドレス・サブフィールドによってアドレスされる。キャッシュ・サイズか小 さくなるとラインアドレス・サブフィールドのサイズが減少するが、ページ・ア ドレス・サブフィールドのサイズは増大する。（第３図を参照）事実、この時、 サイズのより小さい（１ページ当りのラインの数がより少ない）ページがより多 く形成される。

（ｅ　−２）制御ビット・フィールド 命令キャッシュ・ディレクトリは、各項目毎に３つの制御ビットを含み、データ ・キャッシュ・ディレクトリは５つの制御ビットを含む。どちらのキャッシュ・ ディレクトリもその各項目が各サブセットについて１つずつ、合計２つの有効ビ ット（ＶＡおよびＶＢ）ならびに１つのＬＲＵピッ１〜、を含む。その上、デー タ・キャッシュ・ディレクトリは各サブセットについて１つずつ、合計２つの変 更ビット（ＭＡおよびＭＢ）を含む（第３図を参照のこと）。

有効ビットは、キャッシュと主記憶装置の内容の間の関係を制御するために使用 される。それらは、キャッシュのラインが現在主記憶装置に常駐するバージョン によって置換されたとき、「１」にセットされる。あるラインに対する有効なビ ットは、プロセッサからのキャッシュ管理命令によってターンオフすることがで きる。無効化された（Ｖ＝Ｏ）ラインをプログラムが参照すると、無効ラインは 主記憶装置中に存在するその現バージョンによって置換させられる。

ＬＲＵビットは、どちらのサブセットが主記憶装置から置換ラインを受取るかを 決定する。ＬＲＵビットの状態は、キャッシュ・ハードウェア・プロシージャに よって制御され、プロセッサがプログラム制御下で管理することはてきない。

ＬＲＵ置換プロシージャは、キャッシュのあるラインを主記憶装置からの新しい ラインで置換することが必要になったとき、従うべき有効な戦略は、最近もつと も使われなかったアソシアティブ・セット中のラインを置換することであるとい う前提条件にもとづいている。キャッシュは、正に２ウエイセツト・アソシアテ ィブであるので、単一制御ビットを開いてこの判断を下すことができ、最近もつ とも使用されなかったものは最近にもつとも使用されたものになる。

データ・キャッシュ・ディレクトリ中の変更ビットは、プロセッサ記憶命令か生 じたとき、「１」にセットされる。これは、キャッシュ中のラインのバージョン か更新済みであることをキャッシュ制御ハードウェアに指示し、このラインを置 換すべき場合は主記憶装置にそれを帯戻さなければならない。しかし、ラインが 無効化（Ｖ＝Ｏ）された場合には、書戻しは禁止される。命令キャッシュでは、 書戻しは可能でないことを再度指摘しておく。

（ｆ）プロトタイプの′″″− 上、記の記憶階層を、プロトタイプとして実現した。主記憶装置は、サイクル時 間が３００ナノ秒の１．０メガバイトのＦＥ前前記製装置用いて設計した。２重 キャッシュは、それぞれサイクル時間がＣＰＵのサイクル時間と符合する６０ナ ノ秒の１６にバイトのバイポーラ記憶装置を用いて設計した。

各キャッシュは、２つのアソシアティブ・セラ１〜それぞれに２５６本のライン 、すなわち最大限５１２本のラインを含んでいる。その上、各キャッシュの最大 サイズを手動で８Ｋまたは４にバイトに減らすことができ、それによって全体内 容をそれぞれ２５６本または１２８本のラインに減らすことができる（第３図を 参照のこと）。

（ｆ−１）物理パンケージ 命令キャッシュでもデータ・キャッシュでもキャッシュ・アレイはバイポーラ・ トランジスタ記憶技術を利用して、４枚のカードにパッケージした。各カードは ２ＫＸ１８ビツトを含み、１キャッシュ当りのカードは４枚であった。ここで述 べる実施例は例示のためだけのものである。かかるキャッシュの一般構造は当技 術の専門家なら、ここに記載するアーキテクチャ定義・制御機能および命令書式 から充分にわかると考えられる。

（ｇ）夫タ１シュ編成 ＣＰＵに対するキャッシュ・インターフェースは、幅３２ヒツ１〜（ｌワード） であり、主記憶装置に対するインターフェースは取出し用で幅７２ビット（パリ ティを含めた二重ワード）または記憶用で３６ビツトである。初期取出しには目 的アドレスてＡおよびＢサブセットに同時にアクセスできることが望ましい。目 的アドレスのワードを両方のアソシアティブ・サンセットから同時に読取れると 仮定すれば、様々なキャッシュ記憶編成が可能である。

そうするのは、キャッシュ・サイクル中の後の方でブイレフ１−リ・アクセスに よってその情報が与えられるまでは、目的物が存在するサブセットがわからない ためである。この理由から、また時間を節約するためにディレクトリとキャッシ ュは同時にアクセスされる。

ディレクトリ・アクセスでＡとＢのどちらのサブセットにも目的物が存在しない こと（ミス）が示された場合、キャッシュ・アクセスからのデータは無視され、 目的データを含むラインをめて主記憶装置がアクセスされる。データ・キャッシ ュ・ミスの場合、現在キャッシュ中に存在するラインを主記憶装置からの新しい ラインで置換する前に書戻することか必要になる場合もある。

目的ページ・アドレスがＡまたはＢのサブセットに対するディレクトリ項目と符 合する（ヒツト）場合、正しいサブセットが直ちに知られ、キャッシュからの目 的データをヒラ１〜サブセツトからＣＰＵに直接ゲートすることができる。この 戦略を用いると、データをＣＰＵに送るのに必要な合計時間が最小限に抑えられ る。

キャッシュ・ミスによる主記憶装置へのアクセスは、３２バイトのラインを生成 し、そのラインが連続する４つの二重ワードとしてキャッシュに多重化される。

この記憶システムアーキテクチャはキャッシュ・ミスの場合に目的ワードを含む 二重ワードが、まず記憶制御装置によって返送されることを指定している。残り の３つの二重ワードは、そのラインに含まれる４つの二重ワードか丁へて返送さ れるまで、目的アドレスを二重ワードずつ増分することによって生成される、順 次隣接するアドレスから返送される。

この最初の二重ワードが常に目的ワー１〜を含むので、データ・キャッシュ中で はＣＰＵデータを主記憶装置からの最初の二重ワードに組み合わせることによっ て記憶ミスが処理される。

（ｈ）命令キャッシュの取出し 命令キャッシュ取出しハードウェア操作順序の流れ図か第１３図に示され、第５ 図に表にしてまとめられている。両キャッシュのデータ流れのブロック・ダイア グラムが第２．１図に示されている。

命令キャッシュ取出し要求がキャッシュ・アレイとディレクトリへのアクセスを 開始する。ディレクトリ・アクセスはキャッシュ・アクセスとオーバラップされ ている。両キャッシュは取出しの目的ワードかＡとＢのどちらのサブセットから も同時にアクセスされるように編成されている。

これはどちらのサブセットに目的データが存在するかを知らずに、あるいは目的 物がどちらのサブセットにも全く存在しない場合にも行われる。

（ｈ−１）ヒツト 目的アドレスがＡまたはＢのサブセットのディレクトリ項目と符合する場合その ディレクトリへのアクセスはヒツトとなる。正しいサブセットが直ちに知られ１ 、そのラインが有効ン な場合には目的データをヒツト・サブセットがらＣＰＵにゲートできる。キャッ シュ・アレイへのアクセスに追加的時間は不要である。そのブイレフ１−り項目 に対するＬＲＵビットは、次に逆のサブセットに切り替えられる。もちろんＬＲ Ｕが以前の操作の結果として既に逆のサブセットを示していることもある。

（ｈ　−２）　ミスまたは無交ヒツト 目的アドレスがＡとＢのどちらのサフ゛セットのディレクトリ項目とも符合しな い場合、そのディレクトへのアクセスはミスとなる。キャッシュ・アレイがらア クセスされたデータは無視され、取出し要求が（目的アドレスと一緒に）主記憶 装置へ転送され、主記憶装置が３２バイトのラインを４つの８バイト二重ワード として返送する。返送される最初の二重ワードは（前述のように）目的アドレス によって指示された特定の４バイト・ワードを必ず含む。速度を上げるため、こ のワードは二重ワードがキャッシュに記憶される間に同時にＣＰＵヘバイパスさ れる。このデータ経路が第２．１図にはっきり示されている。次の３つの二重ワ ー１くは順次主記憶装置から返送され、致着するとキャッシュに記憶される。

主記憶装置によって返送される、目的物を含む最初の二重ワードが実際にはその ラインのＩＡの二重ワードであることがあり得る。この場合、そのラインの残り の３つの二重ワードも、やはり順次返送されるが、ラインのｌから始まる。

このようにどの二重ワードが最初に到着するかにかかわらず、他の３つの二重ワ ードが順次受取られる。

また、主記憶装置から取出されるラインがＣＰＵに対する一連の命令をデータと して含んでいることにも注意すべきである。ＣＰＵは深さ４レベルの事前取出ス タックを含んでいると仮定される。この事前取出しスタックは、自身を充填され た状態に保とうと試みて絶えず取出し要求を命令キャッシュに送り、それによっ て各機械サイクル毎に全ＣＰＵアーキテクチャの要件にもとづいて新しい命令を 与える。命令キャッシュ・ミスの場合は、この事前取出レベルが２つ以上空にな ることもあり得る。新しいラインが主記憶装置から到着したとき、キャッシュ・ ラインの最後に達するまで、またはＣＰＵ事前取出し機構が一杯になってバイパ ス・アクションを停止するまで、キャッシュはデータをＣＰＵにバイパスし続け る。こうしてＣＰＵにバイパスされるワード数は、最低１ワードから最高でその ライン中の８ワードすべてまでのどんな数となることもありうる。

（ｈ　−３）ディレクトリの更新 ミスの後、ディレクトリは新しい目的アドレス（Ｐｔ）で更新され、新しいライ ンが記憶されたサブセットに対する有効ヒツトが「１」にセットされ、ＬＲＵビ ットは逆のサブセットに切り替えられる。

目的アドレスが無効な（Ｖ＝Ｏ）ディレクトリ項目と符合した場合、その結果は 、無効ヒツトであり、ハードウェア・アクションは下記の２点を除いてはミスが 発生した場合と同じである。第１にＬＲＵヒツトの状態とはかかわりなく、新し いラインが符合したサブセットに入り、第２にディレクトリ中のアドレスは更新 されない。これはアドレスは有効符合を生したが、データは無効で置換しなけれ ばならないからである。新しいラインのロートに続いて、ディレクトリＬＲＵヒ シ１〜は逆のサブセットに切り替えられ、記憶されたサブセットに対する有効ビ ットが（「１」に）セットオンされる。

この場合も、「有効ｊビット（ＶＡまたはＶＢ）がゼロになり得る唯一の経路は 、［命令キャッシュ・ライン無効化」命令を用いてＣＰＵを介するものであるこ とに注意すべきである。

第５図は上述のこの命令キャッシュ取出しハードウェア順序をまと叱たものであ る。

（１）データ・キャッシュ取出し データ・キャッシュ取出しハードウェアの操作順序が第１４図に示され、第６図 にまとめられている。全体のデータ流、れ図は第２．１図に出ている。

（ｉ−］）ヒツト 有効ヒツトに対するデータ・キャッシュ取出しプロシージャは、上記命令キャッ シュ取出しプロシージャと同一であり、繰返す必要はない。

（ｉ　−２）ミスまたは無効ヒツト ミスまたは無効ヒツトの場合のデータ・キャッシュ取出し操作順序は、２つの例 外を除いては上記の命令キャッシュ取出し順序と類似している。

第１にミスのとき、ＣＰＵ記憶装置によって変更されている有効ラインをそれが 置換される前に主記憶装置に書き戻さなければならない。第２にミスが生じると 、８つまでのワードをＣＰＵ事前取出しスタックにバイパスできる命令キャッシ ュとは違って、データ・キャッシュはミスのとき１ワードしかＣＰＵにバイパス しない。

取出しミスが起こったとき、変更ビットおよび有効ビットについて置換すべきラ インがチェックされる。ＡとＢのどちらのサブセットを置換すべきかは、ＬＲＵ ビットによって決定される。そのラインが無効または変更されていない場合には 、書戻しは起こらず、目的ラインに対する取出し要求が主記憶装置に送られる。

主記憶装置によって返送されたラインの最初の二重ワードは、目的ワードを含み 、最初の二重ワードがキャッシュに記憶されている間に同時にキャッシュ・ハー ドウェアがこのワードをス１〜リップアウトして、それをＣＰＵに直接バイパス する。新しいラインの記憶に続いて、命令キャッシュ取出しについて説明したよ うにディレクトリは更新される。

（ｉ−３）書戻し 置換すべきラインが有効でかつ変更済みの場合、その置換ラインについて取出し 要求が出される前にそれを主記憶装置に書戻さなければならない。書戻すにきラ インのページ・アドレスはディレクトリ項目に含まれ、そのアドレスが書戻しの ため主記憶装置に供給される。キャッシュは書戻しラインの４つの二重ワードを 読出すのに４サイクルかかり、マルチプレクサ５２がそれらを一連の８ワードに 分けて主記憶装置の記憶入力レジスタ（ＳＩＲ，）に転送する（第２．１図を参 照のこと）。

通常の場合、入出力が書戻しと新しいラインに対する取出し要求の発行との間に 主記憶装置に対するアクセスを得、それによって入出力操作時にデータ・キャッ シュを停止させることが起こり得る。これが起こることを防止するため、特に書 戻しを伴うデータ・キャッシュ・ミスの場合には、データキャッシュから特に高 い優先順位の取出し要求を主記憶装置に出すことができる。この高い優先順位の 要求の効果は、旧特表昭ＧＯ−５００１８７（１２） （書戻し）ラインをＳＩＲ中にロードしながら主記憶装置に新しいラインの自動 取出しを開示させることである。これによってデータ・キャッシュ専用のバック ・ツー・バック主記憶装置サイクルがもたらされ、旧ラインの記憶前に主記憶装 置の新しいラインに対する取出しが起こることができるようになる。旧ラインは 一時的にＳＩＲに保管される。

この戦略を具体化するため、データ・キャッシュが書戻すべきうオンの最初の二 重ワードについてアクセスされ、データ・キャッシュ制御装置に書戻しアドレス 、最初の帯戻しワードおよび高い優先順位の要求を送る。主記憶装置が要求の受 取りを認めると、データ・キャッシュはただちに旧ラインの残りの３つの二重ワ ードの取出しを始め、主記憶装置へのアドレスを旧（書戻し）アドレスがら新（ 目的）アドレスに変更する。書戻しラインは一度に１ワードずつ主記憶装置ＳＩ Ｒに転送される。主記憶装置が新しいライン・データを返送すると、新しいライ ンが記憶されている間にデータ・キャッシュで一連の４つの二重ワードの記憶が 開始され、目的データがＣＰＵにバイパスされる。次に、ティレフ１へり情報が 更新される。

第６図は先に述べたようにデータ・キャッシュ取出しハードウェアの操作順序を まとめたものであり、第１４図は操作の順次的詳細を流れ図の形で示したもので ある。

（ｊ）データ・キャッシュ叩 データ・キャッシュ記憶ハードウェアの操作順序の流れ図が第１５図に示してあ り、第７１図にまとめである。データ流れ図については、やはり第２．１図を参 照すべきである。

第１４図と第１５図の流れ図をちょっと比較してみると、データ・キャッシュ取 出し、記憶アルゴリズムは全く類似していることがわかる。主な違いは、単にＣ ＰＵとキャッシュの間のデータ流れの方向である。下記の記憶プロセスについて の議論は、取出しプロセスをよく知っていることを前提にしたもので、この２つ の違いを重点に置いている。

取出し要求とは違って、データ・キャッシュに対する記憶要求はキャッシュ・ア レイのアクセスを自動的には開始しない。キャッシュ・アレイの両サブセットは 取出し操作から同時に読取ることができるが、記憶操作の場合は１つのサブセッ トしか書込めない。従ってディレクトリ・アクセスの結果が、目的物がキャッシ ュ中に存在するか否か、および存在する場合はどのサブセットに存在するかを示 すまで記憶操作は開始できない。キャッシュ・アレイへのアクセスは、取出し操 作の場合のようにディレクトリへのアクセスとオーバーラツプできないので、す べての記憶操作にはキャッシュ・サイクルを拡大することが必要である。必要と されるディレクトリおよびキャッシュ・アレイへの順次アクセスを収容するには 、記憶サイクルを５０％だけ拡大しなければならない。

記憶装置は３２ビツト・ワードの列として編成される。各ワードは２つの１６ビ ツト半ワードまたは４つの８ビツト文字に再分割できる。プロセッサ記憶命令は 、１．２または３文字のエンティティに対して働く。この３種のプロセッサ記憶 は、キャッシュ・ハードウェアによって記憶８（１バイ・ト）、記憶１６（２バ イト）および記憶２４　（３バイト）の３つの異なる記憶指令として区別される 。第１４図のデータ・キャッシュ記憶の流れ図は、この３つの記憶指令のすべて に適用される。ＣＰＵは各記憶指令と共に３２ビツトのデータ・ワードを供給し 、書込むべきバイトをワード内で事前位置合わせする。記憶目的アドレスの最下 位２ビット＋特定型式の記憶指令が４つのバイト書込みゲート（第２．１図の５ ０）（Ｗ　ｏ　−Ｗ　３　）のうちのどれが活動化するがを決定するのに充分な 情報をデータ・キャッシュ制御ハードウェアに与える。

（ｊ　−１）ヒツト 記憶目的アドレスがディレクトリに存在する場合、書込むべきサブセットが識別 され、キャッシュ・サイクルがその記憶を収容できるように拡大される。３２ビ ツトの記憶データワード＋生成されたパリティ（４ビツト）が、全てのアレイカ ートに同時に印加される。バイト書込みゲートのサブセット選択交差が、どのバ イトが書込まれるかを決定する。記憶に続いて、ヒツト・ラインに対する変更ビ ットをターンオンしＬＲＵビットを逆のサブセラ１へに切替えることによってデ ィレクトリが更新される。

（ｊ　−２）　ミスまたは熱交ヒツト 記憶目的ラインが無効またはキャッシュ中にない場合、キャッシュ・サイクルは 拡大されず、そのラインを主記憶装置から検索しなければならない。置換すべき ラインが有効でかつ変更済みの場合、書戻しが必要であり、データ・キャッシュ 取出しについて説明したのと全く同様に書戻し機構が動作する。

データ・キャッシュは８バイト二重ワードのどこにでもバイトを挿入できる、入 力バイトマルチプレクサ４８　（第２゜１図を参照のこと）を備えている。ミス があるとこのマルチプレクサがセットアツプされて、ＣＰＵからのデータを主記 憶装置によって返送された取出しデータに組合わせる。この記憶の目的物は、主 記憶装置によって返送されるライン・データの最初の二重ワードに含まれるので 、ＣＰＵデータの組合わせは４つの二重ワードのうちの最初のものがキャッシュ に記憶されたときしか起こらない。後の３つの二重ワードおよびＣＰ　ｔＪによ って選択されなかった最初の二重ワードのすべてのバイトは、入力マルチプレク サによって主記憶装置取出しデータ経路に切り換えられる。４つの二重ワード記 憶中にすべてのバイト書込みゲートはターンオンされ、１つのサブセットが選択 される。従ってこの記憶によって変更されるバイトは専ら入力マルチプレクサと サブセット選択によって制御される。

記憶ミス（または無効ヒツト）に続いて置換ラインがその記憶を受取った場合に 変更ビットがターンオンされる点を除いては、命令キャッシュ取出しゃデータ・ キャッシュ取出しの場合と同様に、ディレクトリが更新される。

符表昭ＧＯ−５００１８７（１３） 第７図はデータ・キャッシュ記憶ハードウェア・プロシージャをまとめたもので ある。

序の流れ図は、第１２図にみられ、第８図にまとめられ【いる。

（第２．１図および第２．２図に示す）命令、キャッシュ制御ハードウェアは、 プロセッサからの１つのキャッシュ管理命令に応答するように設計されている。

この命令は、命令キャッシュ・ライン無効化（ＩＮＩＣＬ）と呼ばれ、その目的 はディレクトリの有効ビットを目的アドレスによって識別されるラインに対して ゼロにセットすることである。命令が主記憶装置中で変更された場合、更新され た情報をめてキャッシュが主記憶装置にアクセスするように、ラインを無効化し なければならない。データ・キャッシュは、同しやり方でデータ・キャッシュ・ ライン無効化（ＩＮＤＣＩ）キャッシュ管理命令に応答する。この管理命令に関 係するのはディレクトリだけなので、キャッシュ・アレイはアクセスされない。

目的アドレスは、キャッシュ・サブセットＡまたはＢのどちらかに存在し得るが 、両方に存在することはない、単一ラインのみを識別することに注意すべきであ る。従って、目的アドレスに対するブイレフ１〜り項目の２つの有効ビットのう ちの１つのみが影響を受ける。すなわち、Ｖａまたはｖｂが影響を受ける。

無効１ヒ命令は、プログラムがキャッシュ中のラインを主記憶装置からの最も最 近のバージョンで置換できるようにする。

Ｌ　ＲＵピッ１−は、ハードウェアによって無効化ラインを含むザブ七ノ１−を 指すように強いられ、従って、置換ラインがそのモマッシュ位置に入る。

目的物のページ・アドレス・サブフィールドが、キャッシュ・サブセットＡとＢ のいずれに関するディレクトリにも存在しないことがあり得る。これは、キャッ シュ・ミスとして定義され、ハードウェア・プロシージャによって扱われなけれ ばならない。どちらかの（データまたは命令）キャッシュ・ライン無効化命令の 場合、ミスは、有効ビットを変更する必要をなくし、ハードウェアは単に何もし ないだけである。

第８回は、Ｉ　Ｎ　Ｉ　ＣＬおよびＴＮＤＣＬハードウェア操で乍順序をまとめ たものである。

＜０．）２二ｌ二きタラシュ・ライン・ロードデータ・キャッシュ・ライン・ロ ード（ＬＤＣＬ）キャッシュ管理命令の流れ図は、第１６図にみることかでき、 第９図にまとめられている。この命令の目的は、単に、あるラインかキャッシュ 中にまたない場合には、それを主記憶装置からキャッシュにロー１〜することで ある。

（＋１−１．）　ヒラ１− そのラインかすてにキャッシュ中にあり有効な場合、ロー１−は起こらす、ブイ レフ１−りのＬＲＵビットが逆のサブセットに切替えられる。

（Ｑ−２）　ミスまたは無効ヒツト ミスないし無効ヒツトの場合、この命令はデータ・キャッシュ取出しについて先 に述べたのと同様の挙動を示す。不在ラインに対する取出し要求が、主記憶装置 に転送される。ミスがあり、置換すべきラインが有効でかつ変更済みである場合 、最初に書戻しが起こる。主記憶装置から返送されたラインはキャッシュ中にロ ードされるが、データ゛がＣＰＵにバイパスされることはない。新しいラインの ロードに続いて、記憶されたサブセットに対する有効ビットが「オン」に（すな わち「０」に）セットされ、ＬＲＵビットが逆のサブセットに切替えられる。新 しいラインがミスのためにロードされた場合、ディレクトリも新しいラインのペ ージ・アドレスで更新される。

第９図は、データ・キャッシュ・ライン・ロードのハードウェア・プロシージャ をまとめたものである。

（ｍ）データ・キャッシュ・ライン・セットデータ・キャッシュ・ライン・セッ ト（ＳＥＴＤＣＬ）キャッシュ管理命令は、第１７図にみることができ、第１０ 図にまとめられている。この命令の目的は、ラインに対するディレクトリ項目が まだそこにない場合、それを確立することであり、そのラインを主記憶装置から キャッシュ中にロードすることではない。これは、ラインをその後の記憶によっ て変更すべき場合に、主記憶装置からの不必要な取出しを防止するために使用で きる。

（ｍ−１）ヒツト ラインがキャッシュ中に既に存在する場合、有効ビットを「オン」にセットし、 変更ビットを「オフ」にセラ１〜することによって、そのディレクトリ項目が更 新される。

（ｍ−２）９囚 ミスのとき、現在存在するラインが有効でかつ変更済みである場合、この命令は 書戻しを強いる。（書戻しを伴うまたは伴わない）ミスに続いて、ディレクトリ は新しい目的ページ・アドレスで更新され、有効ビットがオンにセットされ、変 更ビットはオフにセットされ、ＬＲＵビットは逆のサブセットに切替えられる。

書戻しが必要でない限り、データ転送は起こらない。

第１０図はデータ・キャッシュ・ライン・セットのハードウェア操作順序をまと めたものである。

（ｎ）データ・キャッシュ・ライン記憶データ・キャッシュ・ライン記憶（ＳＴ ＤＣＬ）キャッシュ管理命令の流れ図は、第１８図に詳しくみることができ、第 １１図にまとめられている。この命令の目的は、有効でかつ変更済みであるライ ンを書戻させて、主記憶装置がラインの最近のバージョンを反映するようにする ことである。明らかなように、データ・キャッシュ・ラインのこの記憶は、正常 な「取出し」または「記憶」操作の結果ではない。

ラインがキャッシュ中にあり、有効でかつ変更済みである場合、書戻しが起こり 、変更ビットをオフにすることによってディレクトリは更新される。ラインは将 来使用できるようになおキャッシュに保持される。

（ｎ　−２）　ミスまたは無効ヒツト ラインがキキャッシュ中にない場合、またはキャッシュ中この命令は、主記憶装 置に書戻されるラインが、次の入出力命令または命令キャッシュ・ミスに使用で きる時間には完了できないことに注意すること。この命令の特別の同期バージョ ンがこの目的に使用できるが、それついては後述する。

第１１図は、データ・キャッシュ・ライン記憶ハードウェア操作順序をまとめた ものである。

（０）データ・キャッシュ・ライン記憶・同期化この命令（Ｓ　Ｔ　Ｓ　ＤＣＬ ）は、キャッシュ中で上述のデータ・キャッシュ・ライン記憶（ＳＴＤＣＬ）と 全く同様に動作する。しかし、プロセッサは、命令ストリームに進む前に、この 命令が完了するまで待つ。従って、この命令の実行後に起こる入出力活動または 命令キャッシュ活動は主記憶装置で利用可能なラインの最新バージョンをもっこ とになる。

〔結論〕

以上要約すると、ここで開示したキャッシュ・サブシステム・アーキテクチャは 、記憶装置への参照によって生じるＣＰＵ遊休時間を最小限に抑えることができ るので、ユニークである。多数の特殊なキャッシュ管理命令とキャッシュ・ディ レクトリ中のいくつかの特別な制御ビットとを独特のやり方で使用してかかる主 記憶装置への参照を最小限にすることができるのが新規な点である。

これらのキャッシュ管理命令およびディレクトリ制御ビットは、ソフトウェアが キャッシュ・サブシステムの内容と主記憶装置の内容の関係を制御できるように する。この能力のため、有効キャッシュ・ヒツト率が改善され、それによってシ ステムがより低速の主記憶装置を不必要に参照することを避けることができる。

その上、このキャッシュ・サブシステムのアーキテクチャは、主記憶装置への参 照が避けられない場合にアクセス時間を改善できる点が新規である。この能力は 、命令とデータに対して、独立にオーバーラツプして、主記憶にアクセスできる 別個のキャッシュを使用するという独特のやり方および主記憶装置からＣＰＵへ の目的情報の流れをスピードアップするためのキャッシュ・バイパス機構の使用 によって生じたものである。

命令取出しを記憶階層中でデータ取出しとは独立に進行させることが可能なこと 、ＣＰＵから主記憶装置への自動的「ストア・スルー」を禁止したこと、および キャッシュ・ハードウェアによって処理される特別のキャッシュ管理命令のソフ トウェアを使用することがあいまって、ハードウェアとソフトウェアの機能が新 規なやり方で調和して相互作用できうにすることによって、システムのパフォー マンスが改善される。

ＦＩＧ、　１ ３／１６ ＦＩＧ、　３．１ ＦＩＧ、４ （１ライン＝３２バイト） ＦＩＧ、　５ ＦＩＧ、ｌｌ １１７１６ １２／１６ （ＣＰＵｆ求） （ＣＰＵ瞥事） （ＣＰＬＩ早求） 国際調査報告

Claims (1)

1. 【特許請求の範囲】 主記憶装置とキャッシュ記憶サブシステムとを含む、高速データ処理システム用 の階層記憶システムにおいて、該キャッシュ記憶サブシステムはそれぞれデータ の記憶および命令の記憶専用の別個の２つのアドレス可能セクションを含み。 該各セクションは、関連するキャッシュに記憶された各ライン毎にアドレス可能 な記憶位置を含むディレクトリを備え、主記憶アドレスの「ライン」フィールド を利用して望みのキャッシュ・ディレクトリにアクセスすることができ、上記デ ィレクトリは、各キャッシュ・ラインに記憶されている情報の主記憶アドレスの 高位ビットを上記記憶位置に記憶するための手段と、アクセスされたキャッシュ ・ディレクトリ記憶位置に記憶さおでいる該高位ビットを、要求されたアドレス の高位ヒツトと比較して、関連するキャッシュの要求されたアドレスに情報が存 在するかどかを決定するための手段と、システム制御下でアクセス可能な該キャ ッシュに記憶されている各ラインと関連する、キャッシュに記憶さ′れでいるデ ータの関連するラインが無効であることを示すための少くとも１つの制御ビット と、要求されたアドレスが存在する場合でも主記憶取出しが起こらなければなら ないことを示すために、かかるビットに質問するための手段と、該キャッシュ・ サブシステムの命令キャッシュ部分に記憶されているラインを主記憶装置に書戻 すことを禁止するための手段とを含む高速データ処理システム用階層記憶システ ム。