JPH07319718A

JPH07319718A - データ識別方法及び装置

Info

Publication number: JPH07319718A
Application number: JP6106885A
Authority: JP
Inventors: Masato Abe; 正人阿部; Yoshinori Yamagata; 嘉憲山県; Haruhiko Abe; 治彦阿部
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1994-05-20
Filing date: 1994-05-20
Publication date: 1995-12-08

Abstract

(57)【要約】【目的】比較的簡単な回路で、ビットデータ、ブロッ
クデータの判定を行うデータ識別装置を提供する。【構成】ビットデータ判定装置１は、シリアルデータ
から１ビットのデータ長に相当する抽出データが抽出さ
れ、これに対し複数回のサンプリングが行われる。サン
プリングされた論理レベルのうち一定数以上が同一のと
き、入力されたデータは有効と判定し、この論理レベル
をこのビットデータの論理レベルとする。バイトデータ
判定装置２は、入力されるブロックデータを毎回記憶
し、同時に前回のブロックデータの値を出力する。新た
に入力されるブロックデータがあるとき、この新たなブ
ロックデータのビットデータと前回のブロックデータの
ビットデータとを対応させて順次比較する。すべてのビ
ットデータが一致した場合、ブロックデータを有効と判
定して出力する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、いわゆるシリアルデー
タを受信する際のデータ判定に係り、特に、データの受
信内容の一致状況により当該データの正誤を判定するデ
ータ識別装置に関する。

【０００２】デジタルデータの送受信を行う場合、使用
環境により多くのノイズが混入する場合がある。例え
ば、最近の自動車等に搭載する電子装置は、多くがデジ
タル化されている。このような環境でデジタルデータを
伝送する場合、デジタルデータが外来のノイズにより誤
ったデータとして処理されてしまう、という不都合が生
ずる。デジタルのデータの訂正に関しては誤り訂正符号
を用いることも考えられるが、温度等を表示する表示回
路等の簡単なデータ処理系では、誤り訂正のために大が
かりな電子回路を使用するのは、妥当ではない。

【０００３】そこで、処理速度の要求されないデータ伝
送において比較的簡単にデータの正誤を判定すべく、送
信側で同じデータを繰り返し複数回送信し、受信側でこ
れらの受信結果の一致・不一致を調べ正しく受信できた
データのみを表示する、というデータの識別方法及び装
置が考案されている。

【０００４】

【従来の技術】上記データ識別装置は、処理速度が比較
的遅く、簡単なデータ判定を行う必要がある場所に適用
される。例えば、自動車に適用する場合、車の運転席に
備え付けられたディスプレイ用ドライバ回路の受信用に
このデータ識別装置が設けられる。

【０００５】図１７に、従来のデータ識別装置のブロッ
ク図を示す。図１７に示すように、従来のデータ識別装
置は、ビット単位の誤りを検出するビットデータ判定部
１００と、バイトデータ等のブロック単位の誤りを検出
するブロックデータ判定部２００と、により構成され
る。このデータ識別装置は、コンピュータ回路等からの
シリアルデータを受信し、データが正しく受信できた場
合のみドライバ回路にデータを送る。

【０００６】コンピュータ回路等は、１ブロック（例え
ば、バイト単位）データ当たり同じ内容を複数回伝送す
る。このブロックのビット数に合わせて、シフトレジス
タ３４のビット数（本例では６ビット）が規定される。
受信されたシリアルデータは、まずビットデータ判定部
１００でビット単位の判定がなされる。受信データはシ
フトレジスタ３０に入力され、所定の受信クロックで１
ビットずつシフトされる。同時に、外部にパラレルデー
タが出力される。この受信クロックは、受信データの１
ビットに対し数サンプルのデータがとれるような周波数
である。本従来例では、受信データ１ビット当たり６サ
ンプルとられる。

【０００７】多数決回路３２は、シフトレジスタ３０の
出力をパラレルに入力し、より数が多い場合に対応する
判定信号を出力する。例えば、６サンプル中５以上デー
タが“Ｈ”レベルだったら、入力されたビットは“Ｈ”
データと判定する。図１８（Ａ）に示すように、受信デ
ータの１ビットデータ当たり左側のビットが６サンプ
ル、右側のビットが５サンプルだけ“Ｈ”レベルを維持
している。よって、多数決回路３２は“Ｈ”レベルを出
力することになる。図１８（Ｂ）は、ビットデータのレ
ベルを“Ｌ”として転送した場合の様子を示す。多数決
回路３２は、６サンプル中５サンプル以上データが有効
なら、このビットを“Ｌ”として出力する。図１８
（Ｃ）（Ｄ）は、所定の有効サンプル数が検出されなか
った場合である。この場合、多数決回路３２は、別の検
出信号を出力するか、“Ｈ”、“Ｌ”いずれかのデータ
を出力する。

【０００８】さて、ビット単位で判定された判定信号
は、さらにブロックデータ判定部２００でブロックデー
タの判定が行われる。ブロックデータのビット数だけ受
信データが入力されると、シフトレジスタは判定された
受信データの各ビットがクロックに従ってシフトされて
いく。１ブロック分受信データに入力されると、ラッチ
回路３６がラッチされる。これにより、一致回路３８に
はラッチ回路３６の出力が供給される。さらに新たなブ
ロック分の受信データが入力されたとき、シフトレジス
タ３４のパラレル出力はラッチされたブロックデータの
次のブロックデータとなる。このパラレルデータも一致
回路３８に供給されている。受信データは複数回同じデ
ータが伝送されるので、本来的には入力された両パラレ
ルデータは、同じ内容を有するはずである。そこで、一
致回路３８は、この両パラレルデータを比較し、一致す
る場合は、当該パラレルデータを有効なデータとして出
力する。比較するデータ数をさらに多くするには、ラッ
チ回路３６の数を増やし、一致回路３８が一度に比較で
きるデータ数を多くする。

【０００９】図１８（Ｅ）（Ｆ）に、ブロックデータ判
定部２００で判定されるデータの様子を示す。本図の伝
送例では、ブロックデータ全部が“Ｈ”レベル、“Ｌ”
レベルのデータが３回連続して送られている。同図に示
すように、データの途中からデータが欠落している。ビ
ットデータ判定部１００により、ブロックデータ中のい
ずれかのビットが、本来のレベルとは異なる論理として
判定される（同図の左端のデータ）。しかし、一致回路
３８が３データ中同じデータが所定回数以上（例えば２
回）検出されたら、そのデータが正しいと判定するよう
設定されていれば、正しいデータを識別できる。同図で
は、３データ中２つのデータが正確に判定されている。
これにより、受信データは、ノイズの影響を受けたにも
拘らず正確に識別できる。

【００１０】

【発明が解決しようとする課題】しかしながら、上記従
来のデータ識別装置では、よりデータの正誤判定の正確
さを上げようとすると、回路規模が非常に大きくなって
しまう、という問題点があった。

【００１１】図１７の構成から判るように、ビットデー
タの識別において、より高い正誤判定を行うには、より
多くのサンプリングをして、多数決のための総入力数を
増やす必要がある。しかし、そのためには、ユーザはビ
ットデータ判定のためのシフトレジスタの段数を増や
し、多数決回路の比較入力数も増やさねばならない。

【００１２】また、ブロックデータの識別において、比
較するブロックデータ数を一つ増やす度に、ラッチ回路
がさらに一つ必要となり、一致回路の入力端子数も増や
さなければならない。特に、一致回路においては、比較
データを一つ増やす度に、１ブロック分の入力端子数が
増える。比較一致動作は、全入力を一度に比較し判定す
る。ユーザが増えた入力数に合わせて一致回路を設けよ
うとすると、多くの回路素子が必要となってしまう。

【００１３】そこで、本発明の目的は、比較的簡単な回
路で、ビットデータの判定、ブロックデータの判定を行
い得るデータ識別装置を提供することにある。

【００１４】

【課題を解決するための手段】上記目的を達成するため
に、請求項１記載の発明は、シリアルデータを入力しビ
ット毎に有効であるか否かを判定するデータ識別方法に
おいて、シリアルデータより一のビットデータに対応す
る長さの抽出データを抽出し、抽出データに対し複数回
のサンプリングを行い当該複数回のサンプリングのうち
一定数以上が同一の論理レベルを有するとき、この論理
レベルを当該抽出データに対応するビットデータの論理
レベルとして判定すること、を特徴とする。

【００１５】請求項２記載の発明は、複数回伝送される
ブロックデータの値を互いに比較することにより当該ブ
ロックデータが有効であるか否かを識別するデータ識別
方法において、入力されるブロックデータを記憶すると
共に前回のブロックデータを出力し、新たに入力される
ブロックデータのビットデータと前回のブロックデータ
のビットデータとを順次比較し、すべてのビットデータ
が一致した場合に当該ブロックデータを有効なデータと
して判定すること、を特徴とする。

【００１６】請求項３の発明は、複数回伝送されるシリ
アルデータの値を互いに比較することにより当該シリア
ルデータが有効であるか否かを識別するデータ識別方法
において、請求項１記載のデータ識別方法により当該シ
リアルデータをビット毎に判定してビットを判定したシ
リアルデータを出力し、請求項２記載のデータ識別方法
により当該ビットを判定したシリアルデータに対しさら
にバイト毎の判定を行い有効と判定されたブロックデー
タを出力すること、を特徴とする。

【００１７】また、図２に示すように、請求項４記載の
発明は、シリアルデータ（Ｂ_I）を入力しビット毎に有
効であるか否かを判定する図１のデータ識別装置のビッ
トデータ判定装置（１）に関し、入力されるシリアルデ
ータからビット幅に対応する長さのデータをデータ幅抽
出信号に基づいて抽出するデータ幅抽出手段（３）と、
抽出されたデータをクロック情報である制御信号に基づ
いて複数回サンプリングしサンプリング毎の論理レベル
を検出するレベル検出手段（４）と、検出された論理レ
ベルのうち一定数以上が同一の論理レベルであるときこ
の論理レベルを有効なビットデータとして出力する有効
判定手段（５）と、データ幅抽出手段にデータ幅抽出信
号を供給しレベル検出手段に制御信号を供給する制御手
段（６）と、を有するビットデータ判定装置（１）を備
えて構成される。

【００１８】請求項５記載の発明は、図３に示すよう
に、請求項４記載のビットデータ判定装置（１）を用
い、シリアルデータを入力し一定値以上の抽出データが
正論理レベルのとき有効なビットデータを出力する正論
理のビットデータ判定装置（１+）と、シリアルデータ
を入力し一定値以上の抽出データが負論理レベルのとき
有効なビットデータを出力する負論理のビットデータ判
定装置（１- ）と、を備え、さらに当該正論理のデータ
識別装置（１+ ）及び当該負論理のビットデータ判定装
置（１- ）の出力に基づいて不確定なビットデータ状態
を判定する不確定判定手段（７）と、を備えて構成され
る。

【００１９】請求項６記載の発明は、図４に示すよう
に、複数回伝送されるブロックデータの値を互いに比較
することにより当該ブロックデータが有効であるか否か
を識別する図１のデータ識別装置のブロックデータ識別
装置（２）に関し、入力されるブロックデータをクロッ
ク信号に基づいて順次記憶すると共に記憶されたブロッ
クデータを出力するシフトレジスタ手段（８）と、新た
に入力されるブロックデータのビットデータとシフトレ
ジスタ手段（８）に記憶された前回のブロックデータの
ビットデータとをクロック信号に基づいて順次比較し、
すべてのビットデータが一致した場合にラッチ信号を出
力する比較手段（９）と、シフトレジスタ手段（８）よ
り供給されたブロックデータをラッチ信号によりラッチ
するラッチ手段（１０）と、シフトレジスタ手段（８）
及び比較手段（９）にクロック信号を供給する制御手段
（１１）と、を有するブロックデータ判定装置（２）を
備える。

【００２０】請求項７記載の発明は、図５に示すよう
に、請求項６記載のデータ識別装置において、比較手段
（１０）は、それぞれのビットデータを比較する一致比
較手段（１２）と、当該ビットデータの比較結果を記憶
する比較結果保持手段（１３）と、比較結果保持手段の
出力に基づいてブロックデータが一致した回数を数え一
定回数以上当該ブロックデータが一致したときラッチ信
号を出力する比較回数判定手段（１４）と、を備えて構
成される。

【００２１】請求項８記載の発明は、複数回伝送される
ブロックデータの値を互いに比較することにより当該ブ
ロックデータが有効であるか否かを識別するデータ識別
装置において、入力されるブロックデータをビット毎に
判定する請求項４又は請求項５記載のビットデータ判定
装置（１、１+ 、１- ）と、当該ビットデータ判定装置
の出力をバイト毎に判定する請求項６又は請求項７記載
のブロックデータ判定装置（２）と、を備えて構成され
る。

【００２２】

【作用】請求項１記載の発明によれば、シリアルデータ
から１ビットのデータ長に相当する抽出データが抽出さ
れ、これに対し複数回のサンプリングが行われる。サン
プリングされた論理レベルのうち一定数以上が同一のと
き、入力されたデータは有効と判定する。そして、この
ときの論理レベルをこのビットデータの論理レベルとす
る。

【００２３】請求項２記載の発明によれば、入力される
ブロックデータを毎回記憶し、同時に前回のブロックデ
ータの値を出力する。新たに入力されるブロックデータ
があるとき、この新たなブロックデータのビットデータ
と前回のブロックデータのビットデータとを対応させて
順次比較する。すべてのビットデータが一致した場合、
ブロックデータを有効と判定して出力する。新たなブロ
ックデータは次回の比較のために記憶される。

【００２４】請求項３の発明によれば、請求項１記載の
データ識別方法により、受信したシリアルデータのビッ
トデータを判定し、正しく判定されたビットデータをさ
らに請求項２記載のデータ識別方法により判定し、ブロ
ックデータ単位で受信が正しくなされたか否かを判定す
る。図１に示すデータ識別装置において、ビットデータ
判定装置１により請求項１記載のデータ識別が行われ、
ブロックデータ判定装置２により請求項２記載のデータ
識別が行われる。

【００２５】請求項４記載の発明によれば、データ幅抽
出手段３が、シリアルデータＢ_Iを入力しビット幅に対
応する長さのデータを抽出する。抽出された抽出データ
Ｂ_Sは、レベル検出手段４により複数回サンプリングさ
れ論理レベルが検出され、一致信号Ｂ_Cが出力される。
有効判定手段５は、この一致信号Ｂ_Cにより一致回数の
判定し、検出された論理レベルのうち一定数以上が同一
の論理レベルであるとき、この論理レベルを入力された
ビットデータの論理レベルと判定し出力する。

【００２６】請求項５記載の発明によれば、正論理のビ
ットデータ判定装置（部）１+ が、抽出されたビットデ
ータが正論理レベルと判定されたとき、Ｈデータ判定結
果信号ＤＡＴＡＨを出力し、負論理のビットデータ判定
装置（部）１- が、抽出されたビットデータが負論理レ
ベルと判定されたとき、Ｌデータ判定結果信号ＤＡＴＡ
Ｌを出力する。更に、不確定判定手段７は、双方の判定
結果信号に基づいて、最終的な当該ビットデータの確定
・不確定を判定し、ビットデータがいずれの論理レベル
とも判断できない場合に、不確定データ検出信号ＵＮＦ
ＩＸを出力する。

【００２７】請求項６記載の発明によれば、シフトレジ
スタ手段８は、ブロック単位のデータを記憶し、その記
憶した値Ｂ_OLDを出力する。比較手段９は、新たに伝送
されてくるブロックデータを入力し、新たなビットデー
タＢ_NEWと前回のブロックデータのビットデータＢ_OLD
とを順次比較する。そして、すべてのビットデータが一
致した場合にラッチ信号Ｌ_Eを出力する。ラッチ手段１
０は、このラッチ信号Ｌ_Eが供給された際に、シフトレ
ジスタ手段８より供給されているパラレルのブロックデ
ータをラッチし、外部へ出力する。

【００２８】請求項７記載の発明によれば、比較手段１
０において、一致比較手段１２は、ビットデータＢ_NEW
と前回のブロックデータのビットデータＢ_OLDとを順次
比較する。比較結果保持手段１３はこの比較結果を記憶
する。比較回数判定手段１４は、ブロックデータが一致
した回数を数え、一定回数以上一致したときラッチ信号
Ｌ_Eを出力する。

【００２９】請求項８記載の発明によれば、請求項４又
は請求項５記載のビットデータ判定装置（１、１+ 、１
- ）によりビットデータ単位の判定を行い、請求項６又
は請求項７記載のブロックデータ判定装置２により、ビ
ットデータ単位の判定により確定したデータによりブロ
ックデータ単位の判定を行うので、正確なデータ識別が
できる。

【００３０】

【実施例】本発明のデータ識別装置に係る好適な実施例
を図面を参照して説明する。（ｉ）全体構成図１に本実施例の概念図を示す。本実施例では、ビット
データ判定装置１と、バイト（ブロック）データ判定装
置２と、が直列に接続される。

【００３１】入力されるシリアルデータは、マイクロコ
ンピュータ回路等から伝送されるシリアルのデジタルデ
ータとする。当該マイクロコンピュータ回路は、一つの
ブロックデータを複数回、本データ識別装置に対して送
るものとする。ビットデータ判定装置１は、１ビットデ
ータ当たり６回のサンプリングを行い、その中で５回が
同じ論理レベルを示しているとき、そのデータを“１”
又は“０”として出力する。バイトデータ判定装置２
は、同じバイトデータが３回送られたとき、このバイト
データを有効と判定し、入力されたバイトデータを出力
するものとする。

【００３２】以下、ブロックをバイト（８ビット）単位
のデータとして構成される各装置の働きを説明する。（ii）ビットデータ判定装置図３に、本実施例の構成概念図を示す。図３に示すよう
に、本実施例のビットデータ判定装置は、請求項５に対
応するものである。シリアルデータＢ_Iが、正論理ビッ
トデータ判定装置１+ 及び負論理ビットデータ判定装置
１- に供給され、これらの判定結果が不確定判定手段７
に加えられている。

【００３３】図２に、各ビットデータ判定装置の構成概
念図を示す。また、図６に、ビットデータ判定装置の詳
細な回路図を示す。図６（Ａ）は全体回路図であり、図
６（Ｂ）はセレクタＳ₁、Ｓ₂の内部回路である。

【００３４】図６（Ａ）に示すデータ抽出手段３、レベ
ル検出手段４、有効判定手段５、クロック発生回路２０
及び不確定判定部７は、図２の符号３、４、５、６及び
図３の符号７の各構成部材に相当する。また、図６
（Ａ）の正論理ビットデータ判定部１+ 及び負論理ビッ
トデータ判定部１- は、請求項４記載のビットデータ判
定装置にそのまま適用できる。

【００３５】さて、図６（Ａ）に示すように、正論理ビ
ットデータ判定部１+ 及び負論理ビットデータ判定部１
- は、インバータＩ₁の存在を除いて全く同じ回路構成
を有する。データ抽出部３は、ＮＡＮＤゲートＮ₁（Ｎ
₂：括弧内の符号は負論理ビットデータ判定部１- にお
ける符号）により構成される。レベル検出手段４は、イ
ンバータＩ₂（Ｉ₃）と、セレクタＳ₁（Ｓ₂）と、フ
リップフロップＦ₁（Ｆ₂）と、により構成される。有
効判定手段５は、フリップフロップＦ₃（Ｆ₄）と、Ｎ
ＡＮＤゲートＮ₃（Ｎ₄）と、ＮＡＮＤゲートＮ₅〜Ｎ
₈と、により構成される。クロック発生回路２０は、サ
ンプリングクロックＣＫとサンプリングするデータ幅を
規定するデータ幅抽出信号ＡＶＤＥＴを出力する。クロ
ック発生回路２０の生成する信号の代わりに、システム
全体のクロック信号等を利用してもよい。その際、デー
タ幅抽出信号ＡＶＤＥＴは、システムクロックをデコー
ドして生成することとなる。セレクタＳ₁（Ｓ₂）は、
図６（Ｂ）に示すように、ＮＡＮＤゲートＮ₁₀〜Ｎ₁₂で
構成される。不確定判定部７は、ＮＯＲゲートＸ₁によ
り構成される。

【００３６】次に動作を説明する。入力される受信デー
タＢ_Iと、サンプリングクロックＣＫ、データ幅抽出信
号ＡＶＤＥＴとの関係は、例えば、図７に示すタイミン
グ関係になっている。図７では、受信データＢ_IがＨレ
ベルの場合を示してある。

【００３７】まず、サンプリングを行う前に、リセット
信号ＡＶＳＴＯＰＮで装置全体のリセットを行う
（）。データ幅抽出信号ＡＶＤＥＴは、データが安定
する部分を抽出するのに十分な幅を有する。サンプリン
グクロックＣＫは、本実施例ではこのデータ幅中６回の
クロック（）が挿入される。サンプリングクロックＣ
Ｋは、シリアルデータの転送速度と必要なサンプル数に
応じて適当な周波数（例えば、２５６〔Hz〕、サンプリ
ング周期約３．９〔ms〕）に定められる。データ幅抽出
信号ＡＶＤＥＴは、サンプリングクロックＣＫのサンプ
ル数に応じた周波数（例えば、約４３〔Hz〕）を有す
る。

【００３８】表１に、本実施例のビットデータ判定装置
における入出力信号をまとめて示す。

【００３９】

【表１】正論理ビットデータ判定部１+ では、ＮＡＮＤゲートＮ
₁で受信データＢ_Iよりデータ幅分（）の抽出データ
Ｂ_Sが抽出される。負論理ビットデータ判定部１- で
は、インバータＩ₁により受信データＢ_Iの論理が反転
されているので、正論理ビットデータ判定部１+ と逆の
論理でデータが抽出される。

【００４０】レベル検出手段４では、セレクタＳ₁（Ｓ
₂）とフリップフロップＦ₁（Ｆ₂）が、その相互作用
により、サンプリング毎に出力信号の論理が反転する一
致信号Ｂ_Cを生成する。この信号は、サンプリングクロ
ックＣＫの立ち上がり時に抽出データＢ_Sが有効な論理
レベル（例えば、Ｈレベル）を示していることを条件に
発生し、フリップフロップＦ₁（Ｆ₂）は、トグル動作
を行う。

【００４１】有効判定手段５では、フリップフロップＦ
₃とＮＡＮＤゲートＮ₃（Ｎ₄）とが、カウンタ動作と
エッジ検出動作により、トリガパルスを出力する。この
パルスは、トグル動作を行うレベル検出手段４の出力か
ら生成され、抽出データＢ_Sが２回有効な論理レベルで
あるときに発生する。このトリガパルスにより、ＮＡＮ
ＤゲートＮ₅及びＮ₆（Ｎ₇及びＮ₈）はラッチ動作を
行い、判定結果信号ＤＡＴＡＨ（ＤＡＴＡＬ）を生成す
る。判定結果信号ＤＡＴＡＨ（ＤＡＴＡＬ）は、システ
ムのリセット信号ＡＶＳＴＯＰＮでリセットされ、ＮＡ
ＮＤゲートＮ₃（Ｎ₄）のトリガパルスによりセットさ
れる。なお、ラッチ動作のためには、ゲート素子の代わ
りにＲＳフリップフロップ等の素子を用いてもよい。

【００４２】不確定判定部７では、ＮＯＲゲートＸ
₁が、得られた判定結果ＤＡＴＡＨ（ＤＡＴＡＬ）を排
他的に論理和をとる。ＮＯＲゲートＸ₁は、双方の判定
結果が共に有効（例えば、Ｈ状態）と判定した場合、不
確定データ検出信号ＵＮＦＩＸを検出状態（例えば、Ｈ
状態）とする。表２に、上記の動作により得られる判定
結果の論理表を示す。

【００４３】

【表２】図８に、受信データＢ_IがＬ状態であるときのタイミン
グチャートを示す。図９及び図１０は、受信データＢ_I
が無効と判定される場合のタイミングチャートである。
図９は、Ｈデータを受信中、ノイズ等何らかの影響で、
受信データが途中からＬレベルとなってしまった場合を
示している。また、図１０は、図９の場合とは逆に、受
信データＬを受信中に、受信データが途中からＨレベル
になってしまった場合を示している。

【００４４】以上の動作により、受信データＢ_Iのビッ
トデータ中、２サンプル以上Ｈ状態が検出されたとき、
判定結果信号ＤＡＴＡＨが有効とされ、当該ビットデー
タは“１”を示すと判定できる。また、このビットデー
タ中、２サンプル以上Ｌ状態が検出されたとき、判定結
果信号ＤＡＴＡＬが有効とされ、当該ビットデータは
“０”を示すと判定できる。さらに不確定データ検出信
号ＵＮＦＩＸを用いれば、両判定結果とも有効と検出さ
れた場合は、受信データＢ_Iを無効とすることができ
る。

【００４５】このため、本実施例では、さらに不確定デ
ータ検出信号ＵＮＦＩＸとＨデータ判定結果信号の双方
をバイトデータ判定装置２に供給する。そして、不確定
データ検出信号ＵＮＦＩＸがアクティブ（不確定状態）
であるときラッチ信号Ｌ_Eを出力しないようにする。こ
れにより、サンプリング数Ｎに対しＮ−１回が有効のと
き（６回のサンプリング数では５（＝６−１）回が有効
であるとき）、判定結果を有効とすることができる。こ
のとき、図７、図８ののタイミングでビットデータ
が確定できる。ビットデータが不確定であると判定され
るのも、同じタイミングである（図９、図１０）。（iii ）バイトデータ判定装置図４に、本実施例のバイト（ブロック）データ判定装置
の構成概念図を示す。

【００４６】図４に示すように、ビットデータ判定装置
１により供給された判定結果信号ＤＡＴＡＨは、シフト
レジスタ手段８及び比較手段９に供給される。入力され
る判定結果信号は正論理でも負論理でもよいが、ここで
は正論理の判定結果信号が入力されるものとする。ま
た、６サンプル中５サンプルが有効である場合を判定す
るために、不確定データ検出信号ＵＮＦＩＸが比較手段
９に供給されている。シフトレジスタ手段８からは、記
憶されたデータがパラレルデータとしてラッチ手段１０
に供給される。ラッチ手段１０は比較手段９の出力する
ラッチ信号Ｌ_Eでラッチされ、新たにシフトレジスタ手
段８から供給されたデータがラッチ手段１０の出力側に
出力される。

【００４７】図１１に、シフトレジスタ手段８の回路図
を示す。図１１に示すように、フリップフロップＦ₁₀〜
Ｆ₁₇が直列に接続され、入力されるデータＤＡＴＡＨを
順次シフトする。同時に、各フリップフロップＦ₁₀〜Ｆ
₁₇に記憶されたデータが出力されている（Ｉ₀〜
Ｉ₇）。ＳＰＣＫはシリアル−パラレル変換クロックで
ある。装置全体はリセット信号ＲＥＳＮによってリセッ
トされる。

【００４８】図５に比較手段９の構成概念図を示す。図
５に示すように、比較手段９は、一致比較手段１２、比
較結果保持手段１３及び比較回数判定手段１４で構成さ
れる。図１２に比較手段９の回路図を示す。図１２の一
致比較手段１２、比較結果保持手段１３及び比較回数判
定手段１４は、図５の符号１２、１３及び１４にそれぞ
れ相当する。更に、比較手段９は、回路のリセットを行
うリセット手段と、クロック発生回路２１と、を備え
る。

【００４９】一致比較手段１２は、ＮＡＮＤゲート
Ｎ₂₀、Ｎ₂₁と、インバータＩ₄と、ＮＯＲゲートＸ
₂と、を備える。比較結果保持手段１３は、ＮＡＮＤゲ
ートＮ₂₂と、フリップフロップＦ₂₀と、を備える。比較
回数判定手段１４は、セレクタＳ₄と、フリップフロッ
プＦ₂₁、Ｆ₂₂と、ＮＡＮＤゲートＮ₂₃と、を備える。リ
セット手段は、ＮＡＮＤゲートＮ₂₄〜Ｎ₂₆と、ＮＯＲゲ
ートＸ₃と、を備える。

【００５０】図１３に、ラッチ手段１０の回路図を示
す。図１３に示すように、インバータＩ₅と、ラッチ手
段１０は、セレクタＳ₁₀〜Ｓ₁₇と、フリップフロップＦ
₃₀〜Ｆ ³⁷と、を備える。端子Ｈ₀〜Ｈ₇は、入力側と出
力側での同符号の端子同士が接続されることを示す。

【００５１】次に動作を説明する。各入出力信号の概要
の説明のため、表３にバイトデータ判定装置における入
出力信号をまとめて示す。

【００５２】

【表３】シフトレジスタ手段８は、クロック発生回路２１の出力
するシリアル−パラレル変換クロックＳＰＣＫにより順
次シフトされ、１データ前の判定結果データＩ ₀を出力
する。

【００５３】比較手段９において、一致比較手段１２
は、この１バイト前の判定結果データＩ₀と、新たにビ
ットデータ判定装置１より供給される判定結果ＤＡＴＡ
Ｈと、をビット毎に比較する。両データが一致している
限り、ＮＡＮＤゲートＮ₂₁はＨレベルを出力する。比較
される１バイト中１ビットでも両データの論理レベルが
食い違うと、ＮＡＮＤゲートＮ₂₁はＬレベルを出力す
る。

【００５４】比較保持手段１３は、初期状態ではフリッ
プフロップＦ₂₀のＱがＬレベル、／ＱがＨレベルである
が、比較動作中一度でもＬデータが一致比較手段１２よ
り供給されるとラッチされ、出力する論理レベルが逆転
する。比較データが不一致である場合は、検出信号ＮＯ
ＴＯＥＱＮをＬレベルとする。フリップフロップＦ₂₀は
１バイト毎にリセットされるので、データが一致しない
限りＮＯＴＯＥＱＮはＬレベルである。

【００５５】比較回数保持手段１４において、セレクタ
Ｓ₄とフリップフロップＦ₂₁は、カウンタクロックＳＰ
７ＣＫが供給された時に入力データが変化していないと
き、トグル動作を行い、／Ｑを変化させる。フリップフ
ロップＦ₂₂とＮＡＮＤゲートＮ₂₃はこのトグル動作を行
うパルスにより、２回のカウンタクロックＳＰ７ＣＫに
つき、トリガパルスを１回出力する。

【００５６】比較回数保持手段１４は、判定結果信号Ｄ
ＡＴＡＨが一致し、１バイトのシリアルデータ入力が終
了すると、比較結果保持手段１３の一致状態を判定す
る。その後に続いて２バイトのシリアルデータが有効に
入力されると、トリガパルスを出力し合計３バイトの一
致検出により、トリガパルスを出力する。このトリガパ
ルスが、則ちラッチ信号Ｌ_Eである。バイトデータが一
致しない限り、リセット回路はリセットパルスを各フリ
ップフロップに供給しないので、ラッチ信号Ｌ_Eは出力
されない。

【００５７】ラッチ手段１０において、このラッチ信号
Ｌ_EはセレクタＳ₁₀〜Ｓ₁₇に加えられる。セレクタＳ₁₀
〜Ｓ₁₇は、ラッチ信号Ｌ_Eが変化すると、シフトレジス
タ手段８から供給されているパラレルデータＩ₀〜Ｉ₇
を端子Ｘにホールドする。更にこの信号は、クロック発
生回路より供給されるＨＲＣＫ２により、フリップフロ
ップＦ₃₀〜Ｆ₃₇で再度ラッチされ、データＯＩ₀〜ＯＩ
₇として更新される。

【００５８】一方、ラッチ信号Ｌ_Eは、ビットデータ判
定手段１から供給される不確定データ検出信号ＵＮＦＩ
Ｘにより、ＮＯＲゲートＸ₃でゲートされる。このた
め、受信データＢ_Iが不確定である限り、ラッチ信号Ｌ
_Eが出力されない。これにより、受信データＢ_Iの１ビ
ットデータ当たり５サンプル以上Ｈレベルが検出されな
いと、確定バイトデータＤ_Oの更新は行われないことと
なる（表２参照）。

【００５９】図１４に受信データの変化と確定バイトデ
ータの更新の関係を示す。図１４に示すように、時刻ｔ
₁にてデータＡからデータＢに受信データが変化する。
比較手段９は１バイトのデータが入力された時刻ｔ
₂で、データ内容の不一致を検出する。時刻ｔ₃にて一
回データが一致し、時刻ｔ₄にて２回データの一致が判
定される。そして、データの更新タイミングｔ₅（ＨＲ
ＣＫ２が規定する。）に合わせて、確定バイトデータＤ
_Oが更新される。

【００６０】図１５に、判定結果信号の例として、デー
タ“００１１００１１”が供給されたときの各部のタイ
ミングチャートを示す。波形の説明のため、パターン番
号に対応させた動作の説明を表４に示す。

【００６１】

【表４】本実施例の適用例図１６に、本実施例のデータ識別装置を適用例を示す。
本適用例は、街頭に掲示される温度表示器に関するもの
である。温度データの表示は７セグメントのデジタル表
示パネル（同図（Ｂ））によって行われる。

【００６２】図１６（Ａ）に示すように、コンピュータ
回路２２は温度を測定し、この温度をデジタルデータと
して出力する。この温度の情報を含むキャラクタコード
がシリアルデータとして、データ識別装置１に供給され
る。データ識別装置１はデータの識別を行い、データの
変化が検出されると新しい確定バイトデータを出力す
る。確定バイトデータはデコーダ２４に供給され、コー
ド内容に従って７セグメント表示用の７本の表示信号と
なる。この表示信号はドライバ２６でバッファリングさ
れ、表示デバイス２８にデータが表示される。

【００６３】このようにして、表示例１（図１６
（Ｃ））、表示例２（同図（Ｄ））のような表示が行わ
れる。コンピュータは、連続的に温度に関するデジタル
データを送信すれば、本実施例のデータ識別装置はデー
タを識別し、出力する。万一、一時的な外来ノイズでデ
ジタルデータが影響を受けた場合には、バイトデータを
更新しない。このため、誤った温度表示となるのを防止
できる。本実施例の効果上記のように、本実施例によれば、シフトレジスタを用
いずにビットデータ判定が行える。また、一般的なシフ
トレジスタを１段設けたのみで一致判定回数を増やすこ
とができる。このため、汎用の電子部品又はＰＬＤ等の
電子部品で本実施例の回路を簡単に設計・製作すること
ができるので、経済的である。その他の変形例本発明の上記実施例に限らず種々の変形が可能である。

【００６４】例えば、本実施例ではビットデータ判定の
回数を６回としたが、さらに高い周波数のクロックを用
いることもできる。また、レベル検出手段の後段にカウ
ンタを設ければ、さらに任意の有効検出回数を設定する
ことも可能である。

【００６５】また、バイトデータ判定の回数も３回とし
たが、比較回数判定手段にカウンタを設けることで、さ
らに有効判定回数を上げることもできる。

【００６６】

【発明の効果】請求項１の発明によれば、ビットデータ
のサンプル毎の一致回数を数え判定結果を得ることにし
たので、少ない回路素子でビットデータの判定が行え
る。請求項２記載の発明によれば、ブロックデータ単位
の判定を、各ビット毎に旧データと新データとを比較す
ることにしたので、少ない回路素子でブロックデータ単
位の判定が行える。

【００６７】請求項３記載の発明によれば、請求項１の
データ識別装置と請求項２のデータ識別装置を併用する
ことにより、比較的簡単な回路で精度の高いデータ判定
が行える。

【００６８】請求項４記載の発明によれば、データの抽
出とレベル検出、有効判定を用いて、簡単な回路でビッ
トデータ判定が行える。請求項５記載の発明によれば、
正論理のビットデータ判定と、負論理のビットデータ判
定を併用して不確定の状態を検出するようにしたので、
ビットデータの判定精度を高めることができる。

【００６９】請求項６記載の発明によれば、シフトレジ
スタを１個のみにして、ビットデータの比較回路を別途
設けたので、簡単な回路でブロックデータ単位のデータ
判定が行える。

【００７０】請求項７記載の発明によれば、比較結果が
一致する回数を数えることとしたので、複数回のデータ
比較が行え、より精度の高いブロックデータ単位のデー
タ判定が行える。

【００７１】請求項８の発明によれば、請求項４、請求
項５のビットデータ判定装置、請求項６、請求項７のブ
ロックデータ判定装置を併用したので、全体として少な
い回路で精度の高いデータ識別が行える。

【図面の簡単な説明】

【図１】本発明のデータ識別装置を説明するブロック図
である。

【図２】請求項４のビットデータ判定装置を説明するブ
ロック図である。

【図３】請求項５の正論理・負論理のビットデータ判定
装置を説明するブロック図である。

【図４】請求項６のブロックデータ判定装置を説明する
ブロック図である。

【図５】請求項７の比較手段を説明するブロック図であ
る。

【図６】実施例のビットデータ判定装置の回路図であ
り、（Ａ）は全体回路図、（Ｂ）はセレクタ回路であ
る。

【図７】Ｈデータを伝送する場合のタイミングチャート
である。

【図８】Ｌデータを伝送する場合のタイミングチャート
である。

【図９】受信データが無効の場合（ケース１）のタイミ
ングチャートである。

【図１０】受信データが無効の場合（ケース２）のタイ
ミングチャートである。

【図１１】実施例のシフトレジスタ手段の回路図であ
る。

【図１２】実施例の比較手段の回路図である。

【図１３】実施例のラッチ手段の回路図である。

【図１４】実施例のバイトデータ判定装置の動作概念図
である。

【図１５】実施例のバイトデータ判定装置のタイミング
チャートである。

【図１６】実施例のデータ識別装置の適用例あり、
（Ａ）はデータ識別装置の接続図、（Ｂ）は表示デバイ
スの例、（Ｃ）は表示例１、（Ｄ）は表示例２である。

【図１７】従来のデータ識別装置のブロック図である。

【図１８】従来のデータ判別のタイミングチャートであ
る。

【符号の説明】

１…ビットデータ判定装置１+ …正論理ビットデータ判定装置（部）１- …負論理ビットデータ判定装置（部）２…ブロックデータ判定装置３…データ幅抽出手段４…レベル検出手段５…有効判定手段７…不確定判定手段（部）８…シフトレジスタ手段９…比較手段１０…ラッチ手段１２…一致比較手段１３…比較結果保持手段１４…比較回数判定手段２０、２１…クロック発生回路２２…コンピュータ回路２４…デコーダ２６…ドライバ回路２８…表示デバイス３０、３４…シフトレジスタ３２…多数決回路３６…ラッチ回路３８…一致回路１００…ビットデータ判定部２００…ブロックデータ判定部Ｎ₁〜Ｎ₈、Ｎ₁₀〜Ｎ₁₂、Ｎ₂₀〜Ｎ₂₆…ＮＡＮＤゲートＩ₁〜Ｉ₅…インバータＳ₁〜Ｓ₄、Ｓ₁₀〜Ｓ₁₇…セレクタＦ₁〜Ｆ₄、Ｆ₁₀〜Ｆ₁₇、Ｆ₂₀〜Ｆ₂₂、Ｆ₃₀〜Ｆ₃₇…Ｄ
タイプフリップフロップＸ₁〜Ｘ₃…ＮＯＲゲート

Claims

【特許請求の範囲】

【請求項１】シリアルデータを入力しビット毎に有効
であるか否かを判定するデータ識別方法において、前記シリアルデータより一のビットデータに対応する長
さの抽出データを抽出し、前記抽出データに対し複数回
のサンプリングを行い当該複数回のサンプリングのうち
一定数以上が同一の論理レベルを有するとき、この論理
レベルを当該抽出データに対応するビットデータの論理
レベルとして判定すること、を特徴とするデータ識別方法。
【請求項２】複数回伝送されるブロックデータの値を
互いに比較することにより当該ブロックデータが有効で
あるか否かを識別するデータ識別方法において、入力されるブロックデータを記憶すると共に前回のブロ
ックデータを出力し、新たに入力されるブロックデータ
のビットデータと前記前回のブロックデータのビットデ
ータとを順次比較し、すべてのビットデータが一致した
場合に当該ブロックデータを有効なデータとして判定す
ること、を特徴とするデータ識別方法。
【請求項３】複数回伝送されるシリアルデータの値を
互いに比較することにより当該シリアルデータが有効で
あるか否かを識別するデータ識別方法において、請求項１記載のデータ識別方法により当該シリアルデー
タをビット毎に判定してビットを判定したシリアルデー
タを出力し、請求項２記載のデータ識別方法により当該ビットを判定
したシリアルデータに対しさらにバイト毎の判定を行い
有効と判定されたブロックデータを出力すること、を特徴とするデータ識別方法。
【請求項４】シリアルデータを入力しビット毎に有効
であるか否かを判定するデータ識別装置において、入力されるシリアルデータからビット幅に対応する長さ
のデータをデータ幅抽出信号に基づいて抽出するデータ
幅抽出手段（３）と、当該抽出されたデータをクロック情報である制御信号に
基づいて複数回サンプリングし当該サンプリング毎の論
理レベルを検出するレベル検出手段（４）と、前記検出された論理レベルのうち一定数以上が同一の論
理レベルであるときこの論理レベルを有効なビットデー
タとして出力する有効判定手段（５）と、前記データ幅抽出手段に前記データ幅抽出信号を供給し
前記レベル検出手段に前記制御信号を供給する制御手段
（６）と、を有するビットデータ判定装置（１）を備えたことを特
徴とするデータ識別装置。
【請求項５】請求項４記載のビットデータ判定装置
（１）を有するデータ識別装置において、前記シリアルデータを入力し一定値以上の抽出データが
正論理レベルのとき有効なビットデータを出力する正論
理の前記ビットデータ判定装置（１+ ）と、前記シリアルデータを入力し一定値以上の抽出データが
負論理レベルのとき有効なビットデータを出力する負論
理の前記ビットデータ判定装置（１- ）と、当該正論理のデータ識別装置（１+ ）及び当該負論理の
ビットデータ判定装置（１- ）の出力に基づいて不確定
なビットデータ状態を判定する不確定判定手段（７）
と、を有するビットデータ判定装置を備えたことを特徴とす
るデータ識別装置。
【請求項６】複数回伝送されるブロックデータの値を
互いに比較することにより当該ブロックデータが有効で
あるか否かを識別するデータ識別装置において、入力されるブロックデータをクロック信号に基づいて順
次記憶すると共に記憶されたブロックデータをパラレル
出力するシフトレジスタ手段（８）と、新たに入力されたブロックデータのビットデータと前記
シフトレジスタ手段（８）に記憶された前回のブロック
データのビットデータとを前記クロック信号に基づいて
順次比較し、すべてのビットデータが一致した場合にラ
ッチ信号を出力する比較手段（９）と、前記シフトレジスタ手段（８）より供給された前記ブロ
ックデータを前記ラッチ信号によりラッチするラッチ手
段（１０）と、前記シフトレジスタ手段（８）及び前記比較手段（９）
に前記クロック信号を供給する制御手段（１１）と、を有するブロックデータ判定装置（２）を備えたことを
特徴とするデータ識別装置。
【請求項７】請求項６記載のデータ識別装置におい
て、前記比較手段（１０）は、前記それぞれのビットデータ
を比較する一致比較手段（１２）と、当該ビットデータの比較結果を記憶する比較結果保持手
段（１３）と、前記比較結果保持手段の出力に基づいて前記ブロックデ
ータが一致した回数を数え一定回数以上当該ブロックデ
ータが一致したとき前記ラッチ信号を出力する比較回数
判定手段（１４）と、を有すること、を特徴とするデータ識別装置。
【請求項８】複数回伝送されるブロックデータの値を
互いに比較することにより当該ブロックデータが有効で
あるか否かを識別するデータ識別装置において、入力されるブロックデータをビット毎に判定する請求項
４又は請求項５記載のビットデータ判定装置（１、１+
、１- ）と、当該ビットデータ判定装置の出力をバイト毎に判定する
請求項６又は請求項７記載のブロックデータ判定装置
（２）と、を備えたことを特徴とするデータ識別装置。