JPS62144444A - パルス幅変調シリアルデ−タ受信装置 - Google Patents
パルス幅変調シリアルデ−タ受信装置Info
- Publication number
- JPS62144444A JPS62144444A JP60286310A JP28631085A JPS62144444A JP S62144444 A JPS62144444 A JP S62144444A JP 60286310 A JP60286310 A JP 60286310A JP 28631085 A JP28631085 A JP 28631085A JP S62144444 A JPS62144444 A JP S62144444A
- Authority
- JP
- Japan
- Prior art keywords
- data
- period
- bit
- serial data
- serial
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
この発明はシリアルのパルス幅変調データの受信装置に
関する。なお以下各図の説明において同一の符号は同一
または相当部分を示す。また論理もしくはレベル“旧ｇ
ｈ”、“Ｌｏｗ″、又は論理°１”、“０”は単に“Ｈ
”、Ｌ”、“１″、“０”と記す。
関する。なお以下各図の説明において同一の符号は同一
または相当部分を示す。また論理もしくはレベル“旧ｇ
ｈ”、“Ｌｏｗ″、又は論理°１”、“０”は単に“Ｈ
”、Ｌ”、“１″、“０”と記す。
この種のデータ受信方式として、従来マイクロコンピュ
ータ （マイコンとも略す）のボートを介して信号線上
のシリアル受信データのスタート部を検出し、検出後マ
イコンの時間割り込み操作によってデータビット部を一
定時間間隔でサンプリング入力し、所定のサンプリング
回数終了後、受信データの判定処理を行なうものが知ら
れている。 ところが、このようなデータ受信方式では、マイコンが
スタート部検出や時間割込毎のサンプリング入力の処理
をソフトウェアで行う方式のため、この処理の間、マイ
コンは受信以外の処理ができなくなるという欠点があっ
た。
ータ （マイコンとも略す）のボートを介して信号線上
のシリアル受信データのスタート部を検出し、検出後マ
イコンの時間割り込み操作によってデータビット部を一
定時間間隔でサンプリング入力し、所定のサンプリング
回数終了後、受信データの判定処理を行なうものが知ら
れている。 ところが、このようなデータ受信方式では、マイコンが
スタート部検出や時間割込毎のサンプリング入力の処理
をソフトウェアで行う方式のため、この処理の間、マイ
コンは受信以外の処理ができなくなるという欠点があっ
た。
この発明はパルス幅変調されたシリアルデータ受信にか
かわる前記のようなマイコンの処理を低減させ、受信期
間中のマイコンのデータ処理効率を向上させるデータ受
信装置を提供することを目的とする。
かわる前記のようなマイコンの処理を低減させ、受信期
間中のマイコンのデータ処理効率を向上させるデータ受
信装置を提供することを目的とする。
この発明の要点はパルス幅変調シリアルデータを受信す
る際に、ハードウェアとして構成された調歩同期式デー
タ入力用シリアルインターフェイスに受信信号を入力す
ることにより、自動的に受信信号の１ビツト毎のスター
ト部検出及びデータビット部のサンプリング入力を行わ
せ、受信信号１ビット分のサンプリング終了ごとにサン
プリングデータを並列にマイコンで読込み当該ビットデ
ータの判定処理を行おうとする点にある。 換言すれば本発明の要点は、調歩同期式シリアルデータ
を１ワード分づつ記憶するごとに、この１ワード分のデ
ータを並列出力する手段（以下調歩同期式シリアルイン
ターフェイスという）を備えたシリアルデータ受信装置
において、前記の１ワードに対応するデータの期間をＯ
期間を含む前方期間と残りの後方期間とに２分し、この
前方期間の信号レベルを前記シリアルデータのスタート
ビットのレベルに等しく、かつ前記後方期間の信号レベ
ルを前記シリアルデータのストップビットのレベルに等
しくしたうえ、前者又は後者のレベルの期間が長又は短
の２つの所定期間となるようにして１ビツト分のデータ
を表わすようにしてなるパルス幅変調データを、シリア
ルに前記シリアルインターフェイスに入力すると共に、
前記並列出力データ中の“１ｍ又は“Ｏｎの数を多数決
原理で判別し、当該並列出力データを一括して“１″又
は“Ｏ″に対応させる手段を備えるようにした点にある
。
る際に、ハードウェアとして構成された調歩同期式デー
タ入力用シリアルインターフェイスに受信信号を入力す
ることにより、自動的に受信信号の１ビツト毎のスター
ト部検出及びデータビット部のサンプリング入力を行わ
せ、受信信号１ビット分のサンプリング終了ごとにサン
プリングデータを並列にマイコンで読込み当該ビットデ
ータの判定処理を行おうとする点にある。 換言すれば本発明の要点は、調歩同期式シリアルデータ
を１ワード分づつ記憶するごとに、この１ワード分のデ
ータを並列出力する手段（以下調歩同期式シリアルイン
ターフェイスという）を備えたシリアルデータ受信装置
において、前記の１ワードに対応するデータの期間をＯ
期間を含む前方期間と残りの後方期間とに２分し、この
前方期間の信号レベルを前記シリアルデータのスタート
ビットのレベルに等しく、かつ前記後方期間の信号レベ
ルを前記シリアルデータのストップビットのレベルに等
しくしたうえ、前者又は後者のレベルの期間が長又は短
の２つの所定期間となるようにして１ビツト分のデータ
を表わすようにしてなるパルス幅変調データを、シリア
ルに前記シリアルインターフェイスに入力すると共に、
前記並列出力データ中の“１ｍ又は“Ｏｎの数を多数決
原理で判別し、当該並列出力データを一括して“１″又
は“Ｏ″に対応させる手段を備えるようにした点にある
。
以下第１図、第２図に基づいて本発明の詳細な説明する
。第１図は本発明の一実施例としての構成を示すブロッ
ク回路図、第２図は同じく第１図中の主要な信号の構成
を示す図で第２図く＾）は受信データの、同図（Ｂ）は
シリアルクロックの構成をそれぞれ示す。 第２図（＾）において期間Ｔ０はパルス幅変調された受
信データ１の１パルス（１ビツト）分に対応する期間で
あり、この中で常に“Ｌ”の期間Ｔ１及び常に“Ｈ”の
期間Ｔ３は各データビットの位置を識別するための同期
波形部分である。なお便宜上期間Ｔ、をスタート部、期
間Ｔ、をストップ部という。また斜線部の期間Ｔ２（便
宜上データビット部という）はこのデータに応じて“Ｌ
′又は“Ｈ”に可変される期間で、例えばこの期間Ｔ２
が“Ｌ″ （即ち期間Ｔ、が“Ｈ”となっているだけの
狭幅パルス）の場合このデータビットを“０”（“Ｌ″
′）とし、この期間Ｔ２が“Ｈ″（即ち期間Ｔ２とＴ３
が“Ｈ′になっている広幅パルス）の場合にはこのデー
タビシトを１”（“Ｈ”）とするものとする。 なお本実施例ではシリアルインターフェイス７（第１図
）は簡単のため８ビツトのパルス幅変調されない調歩同
期式のシリアルデータ受信用に製作されたものであると
し、このような調歩同期式シリアルデータ受信の場合に
は期間Ｔ、はスタートビットに、Ｔ２は８ビツト分（１
ワード分）のデータビットに、Ｔ３はストップビットに
対応しており、第２図（Ｂ）のシリアルクロック２はこ
の調歩同期式シリアルデータの各１ビツト分に同期する
波形となっている。 第１図において７はマイコンとは独立に構成された調歩
同期式シリアルデータを１ワードづつ出力するシリアル
インターフェイス、１０はシリアルの受信データ１を入
力するシリアル入力端子、３はデータ検出器で受信デー
タ１の到来（信号の立下り）を検出し受信データ１をシ
フトレジスタ４に入力させると同時に、８回カウンタ５
にクロック信号２の計数を開始すべき旨の指令（カウン
ト開始指令）３ａを与える。８回カウンタ５は入力した
シリアルクロック２を所定回数（この例では８回）計数
したのち割込フラグ９を“１″にセットする。６はクロ
ック発生器で常時クロック信号２をシフトレジスタ４及
び８回カウンタ５に与える。８はデータバスでシフトレ
ジスタ４内の１ワード分のデータを並列に読出すための
パスラインである。 次に第２図を参照しつつ第１図の動作を説明する。パル
ス幅変調されたシリアルの受信データ１がシリアル入力
端子１０よりシリアルインターフェイス７に入力される
と、データ検出器３は第２図時点ｔ１又はｔ３に受信デ
ータｌの立下り部（スタート部）Ｔｌを検出し、当該の
パルス幅変調データビットの開始を知り、８回カウンタ
５ヘカウント開始指令３ａを与えると同時に、シフトレ
ジスタ４へ受信データ１の送出を開始する。これにより
クロック発生器６より出力されるシリアルクロック２の
立上がりに同期してシフトレジスタ４は受信データ１の
データビット部Ｔ２の“Ｈ”（“１”）、 “Ｌ”（
“０″）をサンプリング入力する。同時に８回カウンタ
５もシリアルクロック２の立上がりの計数を開始し、８
回カウントされると、第２図時点ｔ２にて割込みフラグ
９をセットする。 割込フラグ９がセットされると、図外のマイコンはデー
タバス８からシフトレジスタ４内のサンプリングデータ
を読み込み当該データの判定処理を行なう。 第２図（Ｂ）の１〜８までの値ＣＮはこのときの８回カ
ウンタ５の計数値を示す。この例では第２図（八）のデ
ータビット部Ｔ２が“Ｈ″（“１”）のデータの場合、
シフトレジスタ４にサンプリングされるデータは、計数
値ＣＮの１〜８までの値が記された各シフトクロック２
の立上がり点における受信データ１のレベル“Ｈ″ Ｉ
ＩＬ”に対応して“０１１１１１１１”となる。但し第
２図ではシリアルクロック２の一立下り時点ｔ１が受信
データ１の立下り時点とたまたま一致しているが、この
ような一致のない場合には前記のサンプリングデータが
“１１１１１１１１”となる場合もある。このようなサ
ンプリングデータがデータバス８を介して並列にマイコ
ンに読込まれ、マイコンは多数決原理で当該の１ビット
分のパルス幅変調データを“１”と判別する。 また第２図（Ａ）のデータビット部Ｔ２が“Ｌ”（“Ｏ
″）のデータの場合、前記のサンプリングデータは“ｏ
ｏｏｏ ｏｏｏｏ”となって、当該の１ビット分のパル
ス幅変調データは“０″と判定されることになる。 なおこのような多数決原理を用いるため、例えば第２図
（Ａ）の点線のように前記のスタート部Ｔ１の期間をＴ
ＩＡのように長く、また前記のデータビット部Ｔ２の期
間をＴ’ｚＡのように短くしこの期間Ｔ’ｚａが“Ｈ”
であるか、′Ｌ”であるかによってビット″１”、“０
”を表わすようにしても、なお有意なデータ判別が可能
である。即ち期間Ｔ’ｚＡがＨ”のとき、この例では前
記サンプリングデータは“００１１１１１１″となるが
多数決で一括して“１″と判別できることになる。
。第１図は本発明の一実施例としての構成を示すブロッ
ク回路図、第２図は同じく第１図中の主要な信号の構成
を示す図で第２図く＾）は受信データの、同図（Ｂ）は
シリアルクロックの構成をそれぞれ示す。 第２図（＾）において期間Ｔ０はパルス幅変調された受
信データ１の１パルス（１ビツト）分に対応する期間で
あり、この中で常に“Ｌ”の期間Ｔ１及び常に“Ｈ”の
期間Ｔ３は各データビットの位置を識別するための同期
波形部分である。なお便宜上期間Ｔ、をスタート部、期
間Ｔ、をストップ部という。また斜線部の期間Ｔ２（便
宜上データビット部という）はこのデータに応じて“Ｌ
′又は“Ｈ”に可変される期間で、例えばこの期間Ｔ２
が“Ｌ″ （即ち期間Ｔ、が“Ｈ”となっているだけの
狭幅パルス）の場合このデータビットを“０”（“Ｌ″
′）とし、この期間Ｔ２が“Ｈ″（即ち期間Ｔ２とＴ３
が“Ｈ′になっている広幅パルス）の場合にはこのデー
タビシトを１”（“Ｈ”）とするものとする。 なお本実施例ではシリアルインターフェイス７（第１図
）は簡単のため８ビツトのパルス幅変調されない調歩同
期式のシリアルデータ受信用に製作されたものであると
し、このような調歩同期式シリアルデータ受信の場合に
は期間Ｔ、はスタートビットに、Ｔ２は８ビツト分（１
ワード分）のデータビットに、Ｔ３はストップビットに
対応しており、第２図（Ｂ）のシリアルクロック２はこ
の調歩同期式シリアルデータの各１ビツト分に同期する
波形となっている。 第１図において７はマイコンとは独立に構成された調歩
同期式シリアルデータを１ワードづつ出力するシリアル
インターフェイス、１０はシリアルの受信データ１を入
力するシリアル入力端子、３はデータ検出器で受信デー
タ１の到来（信号の立下り）を検出し受信データ１をシ
フトレジスタ４に入力させると同時に、８回カウンタ５
にクロック信号２の計数を開始すべき旨の指令（カウン
ト開始指令）３ａを与える。８回カウンタ５は入力した
シリアルクロック２を所定回数（この例では８回）計数
したのち割込フラグ９を“１″にセットする。６はクロ
ック発生器で常時クロック信号２をシフトレジスタ４及
び８回カウンタ５に与える。８はデータバスでシフトレ
ジスタ４内の１ワード分のデータを並列に読出すための
パスラインである。 次に第２図を参照しつつ第１図の動作を説明する。パル
ス幅変調されたシリアルの受信データ１がシリアル入力
端子１０よりシリアルインターフェイス７に入力される
と、データ検出器３は第２図時点ｔ１又はｔ３に受信デ
ータｌの立下り部（スタート部）Ｔｌを検出し、当該の
パルス幅変調データビットの開始を知り、８回カウンタ
５ヘカウント開始指令３ａを与えると同時に、シフトレ
ジスタ４へ受信データ１の送出を開始する。これにより
クロック発生器６より出力されるシリアルクロック２の
立上がりに同期してシフトレジスタ４は受信データ１の
データビット部Ｔ２の“Ｈ”（“１”）、 “Ｌ”（
“０″）をサンプリング入力する。同時に８回カウンタ
５もシリアルクロック２の立上がりの計数を開始し、８
回カウントされると、第２図時点ｔ２にて割込みフラグ
９をセットする。 割込フラグ９がセットされると、図外のマイコンはデー
タバス８からシフトレジスタ４内のサンプリングデータ
を読み込み当該データの判定処理を行なう。 第２図（Ｂ）の１〜８までの値ＣＮはこのときの８回カ
ウンタ５の計数値を示す。この例では第２図（八）のデ
ータビット部Ｔ２が“Ｈ″（“１”）のデータの場合、
シフトレジスタ４にサンプリングされるデータは、計数
値ＣＮの１〜８までの値が記された各シフトクロック２
の立上がり点における受信データ１のレベル“Ｈ″ Ｉ
ＩＬ”に対応して“０１１１１１１１”となる。但し第
２図ではシリアルクロック２の一立下り時点ｔ１が受信
データ１の立下り時点とたまたま一致しているが、この
ような一致のない場合には前記のサンプリングデータが
“１１１１１１１１”となる場合もある。このようなサ
ンプリングデータがデータバス８を介して並列にマイコ
ンに読込まれ、マイコンは多数決原理で当該の１ビット
分のパルス幅変調データを“１”と判別する。 また第２図（Ａ）のデータビット部Ｔ２が“Ｌ”（“Ｏ
″）のデータの場合、前記のサンプリングデータは“ｏ
ｏｏｏ ｏｏｏｏ”となって、当該の１ビット分のパル
ス幅変調データは“０″と判定されることになる。 なおこのような多数決原理を用いるため、例えば第２図
（Ａ）の点線のように前記のスタート部Ｔ１の期間をＴ
ＩＡのように長く、また前記のデータビット部Ｔ２の期
間をＴ’ｚＡのように短くしこの期間Ｔ’ｚａが“Ｈ”
であるか、′Ｌ”であるかによってビット″１”、“０
”を表わすようにしても、なお有意なデータ判別が可能
である。即ち期間Ｔ’ｚＡがＨ”のとき、この例では前
記サンプリングデータは“００１１１１１１″となるが
多数決で一括して“１″と判別できることになる。
以上の説明から明らかなようにこの発明によればマイコ
ンとは別のハードウェアとして設けられた調歩同期式デ
ータ入力用シリアルインターフェイスにて、パルス幅変
調されたシリアル受信信号のスタート部の検出及びデー
タビット部のサンプリング入力を自動的に行わせる構成
としたので、マイコンはパルス幅変調データの受信に際
して、上記の処理を行う必要が無くなる。その結果、デ
ータ受信にかかわるマイコンの処理を低減させることが
でき、データ受信期間中のマイコンのデータ処理効率を
向上することができるという効果が得られる。
ンとは別のハードウェアとして設けられた調歩同期式デ
ータ入力用シリアルインターフェイスにて、パルス幅変
調されたシリアル受信信号のスタート部の検出及びデー
タビット部のサンプリング入力を自動的に行わせる構成
としたので、マイコンはパルス幅変調データの受信に際
して、上記の処理を行う必要が無くなる。その結果、デ
ータ受信にかかわるマイコンの処理を低減させることが
でき、データ受信期間中のマイコンのデータ処理効率を
向上することができるという効果が得られる。
第１図は本発明装置の一実施例としての要部構成を示す
ブロック回路図、第２図は同じく第１図中の主要信号の
構成図である。 １：受信データ、２ニジリアルクロツク、３：データ検
出器、４：シフトレジスタ、５：８回カウンタ、６：ク
ロツタ発生器、７：シリアルインターフェイス、８：デ
ータバス、９：割込フラグ、１０ニジリアル入力端子、
’ｒｌ、’ｒｌＡニスタート部、Ｔ２・ＴｚＡ：データ
ピット部、Ｔ３ ニストップ部。 【も理人弁理士山 口
ブロック回路図、第２図は同じく第１図中の主要信号の
構成図である。 １：受信データ、２ニジリアルクロツク、３：データ検
出器、４：シフトレジスタ、５：８回カウンタ、６：ク
ロツタ発生器、７：シリアルインターフェイス、８：デ
ータバス、９：割込フラグ、１０ニジリアル入力端子、
’ｒｌ、’ｒｌＡニスタート部、Ｔ２・ＴｚＡ：データ
ピット部、Ｔ３ ニストップ部。 【も理人弁理士山 口
Claims (1)
- 【特許請求の範囲】 １）調歩同期式シリアルデータを１ワード分づつ記憶す
るごとに、この１ワード分のデータを並列出力する手段
（以下調歩同期式シリアルインターフェイスという）を
備えたシリアルデータ受信装置において、 前記の１ワードに対応するデータの期間を０期間を含む
前方期間と残りの後方期間とに２分し、この前方期間の
信号レベルを前記シリアルデータのスタートビットのレ
ベルに等しく、かつ前記後方期間の信号レベルを前記シ
リアルデータのストップビットのレベルに等しくしたう
え、前者又は後者のレベルの期間が長又は短の２つの所
定期間となるようにして１ビット分のデータを表わすよ
うにしてなるパルス幅変調データを、シリアルに前記シ
リアルインターフェイスに入力すると共に、前記並列出
力データ中の“１”又は“０”の数を多数決原理で判別
し、当該並列出力データを一括して“１”又は“０”に
対応させる手段を備えたことを特徴とするパルス幅変調
シリアルデータ受信装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60286310A JPS62144444A (ja) | 1985-12-19 | 1985-12-19 | パルス幅変調シリアルデ−タ受信装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60286310A JPS62144444A (ja) | 1985-12-19 | 1985-12-19 | パルス幅変調シリアルデ−タ受信装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62144444A true JPS62144444A (ja) | 1987-06-27 |
Family
ID=17702724
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60286310A Pending JPS62144444A (ja) | 1985-12-19 | 1985-12-19 | パルス幅変調シリアルデ−タ受信装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62144444A (ja) |
-
1985
- 1985-12-19 JP JP60286310A patent/JPS62144444A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4775840A (en) | Noise removing circuit | |
| US4239151A (en) | Method and apparatus for reducing the number of rejected documents when reading bar codes | |
| US3836956A (en) | Method and apparatus for decoding biphase signals | |
| JPS6068787A (ja) | フレ−ミングコ−ド検出回路 | |
| US4686676A (en) | Apparatus and method for determining true data in a digital data stream from distorted data | |
| JPS5923647A (ja) | 直列デ−タ信号の変換方法および変換回路 | |
| GB1213688A (en) | Data transmission apparatus | |
| EP0530030B1 (en) | Circuit for detecting a synchronizing signal in frame synchronized data transmission | |
| JPS5930217A (ja) | 誤り検出機能を有する復調器 | |
| JPH04329721A (ja) | データ受信方法 | |
| JPH0727804A (ja) | パルス幅測定回路 | |
| JPH07319718A (ja) | データ識別方法及び装置 | |
| JPH07229979A (ja) | 多相クロック時間計測回路 | |
| JP3513399B2 (ja) | シリアルデータによるタイミング可変装置 | |
| JPS5943860B2 (ja) | フレ−ム同期信号検出回路 | |
| JPS58182352A (ja) | デジタルデ−タ受信回路 | |
| JPH04336724A (ja) | シリアル受信装置 | |
| SU561956A1 (ru) | Устройство дл ввода радиотехнической информации | |
| US2902686A (en) | Signal apparatus | |
| JPH10135838A (ja) | Ｃｍｉ／ｎｒｚ変換回路 | |
| JPH0338786B2 (ja) | ||
| SU1425822A1 (ru) | Устройство дл выделени заданного по счету импульса | |
| SU842791A1 (ru) | Устройство дл сравнени чисел | |
| SU1458841A1 (ru) | Устройство дл контрол цифровых блоков | |
| JP2834881B2 (ja) | データ判定装置 |