JPH07319841A - シリアル制御装置 - Google Patents
シリアル制御装置Info
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- JPH07319841A JPH07319841A JP6138250A JP13825094A JPH07319841A JP H07319841 A JPH07319841 A JP H07319841A JP 6138250 A JP6138250 A JP 6138250A JP 13825094 A JP13825094 A JP 13825094A JP H07319841 A JPH07319841 A JP H07319841A
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- Japan
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- data
- serial
- signal
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- Information Transfer Systems (AREA)
- Computer And Data Communications (AREA)
Abstract
(57)【要約】
【目的】 早い処理を必要とする信号に対してのみ割り
込み信号を発生させ、高速リアルタイム処理を行なえる
シリアル制御回路を提供する。 【構成】 受信データバッファ３は、ラッチ回路を複数
備え、ラッチ終了毎にステタスレジスタ２に「１」をセ
ットし、ＣＰＵ１２に受信データが読み出し可能なこと
を知らせる。比較回路２７は、受信データバッファ３と
比較データバッファ２８の内容を比較し、比較結果が一
致すると一致信号を出力する。比較データが複数ある場
合は、比較データパッファ２８に収納された順に比較を
行なう。比較制御回路２９は、比較データバッファ２８
のデータを比較回路２７に逐次出力するタイミングを制
御し、受信データバッファ３のデータがＣＰＵ１２によ
り読み出されるのをコントロールする。
込み信号を発生させ、高速リアルタイム処理を行なえる
シリアル制御回路を提供する。 【構成】 受信データバッファ３は、ラッチ回路を複数
備え、ラッチ終了毎にステタスレジスタ２に「１」をセ
ットし、ＣＰＵ１２に受信データが読み出し可能なこと
を知らせる。比較回路２７は、受信データバッファ３と
比較データバッファ２８の内容を比較し、比較結果が一
致すると一致信号を出力する。比較データが複数ある場
合は、比較データパッファ２８に収納された順に比較を
行なう。比較制御回路２９は、比較データバッファ２８
のデータを比較回路２７に逐次出力するタイミングを制
御し、受信データバッファ３のデータがＣＰＵ１２によ
り読み出されるのをコントロールする。
Description
【０００１】
【産業上の利用分野】本発明は、ＯＡ機器等の通信制御
に関し、特に複写機、プリンター等で中央処理装置（Ｃ
ＰＵ）を複数使用した場合の相互間の通信を行なうため
のシリアル制御回路に関する。
に関し、特に複写機、プリンター等で中央処理装置（Ｃ
ＰＵ）を複数使用した場合の相互間の通信を行なうため
のシリアル制御回路に関する。
【０００２】複数のＣＰＵを使用してマイクロコンピュ
ータシステムを構成する場合、各ＣＰＵ間で信号の通信
が行なわれる。図３にこのようなＣＰＵ間での信号通信
を行なう従来のシリアル制御回路の一例を示す。
ータシステムを構成する場合、各ＣＰＵ間で信号の通信
が行なわれる。図３にこのようなＣＰＵ間での信号通信
を行なう従来のシリアル制御回路の一例を示す。
【０００３】図中１はコントロールロジック回路、２は
ステータスレジスタ、３は受信データバッファ、４は送
信データバッファ、５はコントロールワードレジスタ、
６は同期キャラクタレジスタ、７はトランスミッタ（送
信バッファを含む）、８はレシーバ（受信バッファを含
む）、９はモデム制御回路、１０は内部データバス、１
１はステータスバスである。
ステータスレジスタ、３は受信データバッファ、４は送
信データバッファ、５はコントロールワードレジスタ、
６は同期キャラクタレジスタ、７はトランスミッタ（送
信バッファを含む）、８はレシーバ（受信バッファを含
む）、９はモデム制御回路、１０は内部データバス、１
１はステータスバスである。
【０００４】各回路ブロックの機能を説明する。コント
ロールロジック回路１は、外部からの信号や内部のステ
ータス信号に基づいて、上記各ブロックに制御信号を送
って動作を制御する。ステータスレジスタ２は、シリア
ル制御回路としてステータスを格納しているレジスタで
ある。ステータスにはエラー状況、データバッファ３、
４の状態、汎用入力端子状態が含まれ、ＣＰＵはいつで
もこのレジスタの内容を読み出すことができる。受信デ
ータバッファ３は、レシーバ８が受信したデータを格納
し、ＣＰＵはこのバッファの内容を読み出すことによっ
て受信データを受け取る。送信データバッファ４には、
ＣＰＵが書き込んだ送信データが格納され、書き込んだ
送信データは、この送信データバッファ４からトランス
ミッタ７内の送信バッファに転送され、ＴｘＤＡＴＡ端
子から出力される。コントロールワードレジスタ５は動
作を指定するためのコントロールワード（モードワー
ド、同期モードに設定するためのモードワードに続く同
期キャラクタ及びコマンドワード）がこのレジスタを経
由して内部へ移される。同期キャラクタレジスタ６に
は、同期モードにおいてモードワードの次にコントロー
ルワードレジスタ５に書き込まれる１または２個の同期
キャラクタが格納される。送信時にデータの書き込みが
遅れＴｘＥＭＰ状態になると、このレジスタに格納され
ている同期キャラクタがＴｘＤＡＴＡ端子から出力さ
れ、受信時には送られてきたキャラクタとこのレジスタ
に格納されている同期キャラクタを比較し、両データが
一致したときに同期が確立する。トランスミッタには送
信データバッファ４の内容が転送され、パラレルからシ
リアルに変換されてＴＸＤＡＴＡ端子から出力される。
スタートビット、ストップビット及びパリティビットの
付加も行なう。レシーバ８はＲｘＤＡＴＡ端子から入力
されるシリアルデータをパラレルデータに変換し、受信
データバッファ３へ転送してＣＰＵが読み出せるように
する。ＭＯＤＥＭ制御回路９は、４本のＭＯＤＥＭ用制
御端子の反転ＣＴＳ信号端子、反転ＲＴＳ信号端子、反
転ＤＳＲ信号端子及び反転ＤＴＲ信号端子が制御され
る。
ロールロジック回路１は、外部からの信号や内部のステ
ータス信号に基づいて、上記各ブロックに制御信号を送
って動作を制御する。ステータスレジスタ２は、シリア
ル制御回路としてステータスを格納しているレジスタで
ある。ステータスにはエラー状況、データバッファ３、
４の状態、汎用入力端子状態が含まれ、ＣＰＵはいつで
もこのレジスタの内容を読み出すことができる。受信デ
ータバッファ３は、レシーバ８が受信したデータを格納
し、ＣＰＵはこのバッファの内容を読み出すことによっ
て受信データを受け取る。送信データバッファ４には、
ＣＰＵが書き込んだ送信データが格納され、書き込んだ
送信データは、この送信データバッファ４からトランス
ミッタ７内の送信バッファに転送され、ＴｘＤＡＴＡ端
子から出力される。コントロールワードレジスタ５は動
作を指定するためのコントロールワード（モードワー
ド、同期モードに設定するためのモードワードに続く同
期キャラクタ及びコマンドワード）がこのレジスタを経
由して内部へ移される。同期キャラクタレジスタ６に
は、同期モードにおいてモードワードの次にコントロー
ルワードレジスタ５に書き込まれる１または２個の同期
キャラクタが格納される。送信時にデータの書き込みが
遅れＴｘＥＭＰ状態になると、このレジスタに格納され
ている同期キャラクタがＴｘＤＡＴＡ端子から出力さ
れ、受信時には送られてきたキャラクタとこのレジスタ
に格納されている同期キャラクタを比較し、両データが
一致したときに同期が確立する。トランスミッタには送
信データバッファ４の内容が転送され、パラレルからシ
リアルに変換されてＴＸＤＡＴＡ端子から出力される。
スタートビット、ストップビット及びパリティビットの
付加も行なう。レシーバ８はＲｘＤＡＴＡ端子から入力
されるシリアルデータをパラレルデータに変換し、受信
データバッファ３へ転送してＣＰＵが読み出せるように
する。ＭＯＤＥＭ制御回路９は、４本のＭＯＤＥＭ用制
御端子の反転ＣＴＳ信号端子、反転ＲＴＳ信号端子、反
転ＤＳＲ信号端子及び反転ＤＴＲ信号端子が制御され
る。
【０００５】また図中Ｄ７〜Ｄ０は８ビット・３ステー
トの双方向性データバス、ＲＥＳＥＴはリセット入力端
子、ＣＬＫはクロック入力端子、反転ＣＳはチップセレ
クト入力端子、反転ＲＤはリードストローブ入力端子、
反転ＷＲはライトストローブ入力端子、Ｃ／反転Ｄはコ
ントロールまたはデータ入力端子、反転ＤＳＲは汎用入
力端子、反転ＤＴＲは汎用出力端子、反転ＲＴＳは汎用
出力端子、反転ＣＴＳは送信制御用入力端子、ＴｘＤＡ
ＴＡは、シリアルデータの送出端子である。
トの双方向性データバス、ＲＥＳＥＴはリセット入力端
子、ＣＬＫはクロック入力端子、反転ＣＳはチップセレ
クト入力端子、反転ＲＤはリードストローブ入力端子、
反転ＷＲはライトストローブ入力端子、Ｃ／反転Ｄはコ
ントロールまたはデータ入力端子、反転ＤＳＲは汎用入
力端子、反転ＤＴＲは汎用出力端子、反転ＲＴＳは汎用
出力端子、反転ＣＴＳは送信制御用入力端子、ＴｘＤＡ
ＴＡは、シリアルデータの送出端子である。
【０００６】またＴｘＲＤＹ端子は、送信データの書き
込みが可能であることをＣＰＵに知らせる出力端子、Ｔ
ｘＥＭＰ端子は、送信データバッファ４とトランスミッ
タ７内の送信バッファが共に空であることを示すための
出力端子、反転ＴｘＣＬＫ端子は送信レイトを決定する
ための基準クロック入力端子、ＲｘＤＡＴＡ端子は、シ
リアルデータを受信する入力端子、ＲｘＲＤＹ端子は受
信テータが読み出し可能になったことを示すための出力
端子、ＳＹＮＣ／ＢＲＫ端子は同期検出あるいはブレー
ク状態の検出用の入出力端子、反転ＲｘＣＬＫ端子は受
信レートを決定するための基準クロック入力端子であ
る。なお、ＶＤＤ端子は正電源端子に接続し、ＧＮＤ端
子は電源の０Ｖ端子に接続し、ＩＣ端子には何も接続さ
れない。
込みが可能であることをＣＰＵに知らせる出力端子、Ｔ
ｘＥＭＰ端子は、送信データバッファ４とトランスミッ
タ７内の送信バッファが共に空であることを示すための
出力端子、反転ＴｘＣＬＫ端子は送信レイトを決定する
ための基準クロック入力端子、ＲｘＤＡＴＡ端子は、シ
リアルデータを受信する入力端子、ＲｘＲＤＹ端子は受
信テータが読み出し可能になったことを示すための出力
端子、ＳＹＮＣ／ＢＲＫ端子は同期検出あるいはブレー
ク状態の検出用の入出力端子、反転ＲｘＣＬＫ端子は受
信レートを決定するための基準クロック入力端子であ
る。なお、ＶＤＤ端子は正電源端子に接続し、ＧＮＤ端
子は電源の０Ｖ端子に接続し、ＩＣ端子には何も接続さ
れない。
【０００７】このようなシリアル制御回路は一般に、同
期方式と調歩同期方式に大別される２つの動作モードを
もつ。同期モードでは、１キャラクタのビット長、同期
キャラクタ数、同期検出法の指定、調歩同期モードで
は、通信レート、１キャラクタのビット長、ストップビ
ットの長さなどの指定があり、指定された内容に基づい
てＣＰＵから書き込まれたパラレルデータをシリアルデ
ータに変換してＴｘＤＡＴＡ端子から出力（送信動作）
したり、外部から入力されるシリアルデータをパラレル
データに変換してＣＰＵ１２が読み出せるようにする
（受信動作）。
期方式と調歩同期方式に大別される２つの動作モードを
もつ。同期モードでは、１キャラクタのビット長、同期
キャラクタ数、同期検出法の指定、調歩同期モードで
は、通信レート、１キャラクタのビット長、ストップビ
ットの長さなどの指定があり、指定された内容に基づい
てＣＰＵから書き込まれたパラレルデータをシリアルデ
ータに変換してＴｘＤＡＴＡ端子から出力（送信動作）
したり、外部から入力されるシリアルデータをパラレル
データに変換してＣＰＵ１２が読み出せるようにする
（受信動作）。
【０００８】
【発明が解決しようとする課題】上述のような従来のシ
リアル制御回路では、受信毎にＣＰＵに対して割り込み
を行なってデータの読み出しを要求し、ＣＰＵは割り込
みで受信された信号の処理を行う。リアルタイム処理を
必要とするコンピュータシステムでは割り込みの種類も
多く必要とするので、割り込み信号により優先順位を付
けるのが一般的である。従って、早い処理を必要としな
い受信信号に割り込みを使用することになり、ＣＰＵの
リアルタイム処理能力を低下させることがあった。割り
込みが多重の場合などでは最悪の場合には誤動作を発生
させる場合があった。
リアル制御回路では、受信毎にＣＰＵに対して割り込み
を行なってデータの読み出しを要求し、ＣＰＵは割り込
みで受信された信号の処理を行う。リアルタイム処理を
必要とするコンピュータシステムでは割り込みの種類も
多く必要とするので、割り込み信号により優先順位を付
けるのが一般的である。従って、早い処理を必要としな
い受信信号に割り込みを使用することになり、ＣＰＵの
リアルタイム処理能力を低下させることがあった。割り
込みが多重の場合などでは最悪の場合には誤動作を発生
させる場合があった。
【０００９】割り込みを使用せずにシリアル制御回路の
ステータスをポーリングで読み出し、受信デーダバッフ
ァ３にデータを転送し、受信データが読み出し可能にな
ったことを知り、データを読み込むようにする方法もあ
るが、この方法では、ある一定時間でステータスをチェ
ックするのでリアルタイム処理を必要とする信号の場合
には使用できなかった。
ステータスをポーリングで読み出し、受信デーダバッフ
ァ３にデータを転送し、受信データが読み出し可能にな
ったことを知り、データを読み込むようにする方法もあ
るが、この方法では、ある一定時間でステータスをチェ
ックするのでリアルタイム処理を必要とする信号の場合
には使用できなかった。
【００１０】本発明はこのような問題点に着目し、早い
処理を必要とする信号に対してのみ割り込み信号を発生
させ、早い処理を必要としない信号はポーリングにより
ステータスを読み込んで信号を読み出すようにし、これ
によって高速リアルタイム処理を行ない、ＣＰＵ処理機
能を有効的に使用することを可能にしたシリアル制御回
路を提供することを目的とする。
処理を必要とする信号に対してのみ割り込み信号を発生
させ、早い処理を必要としない信号はポーリングにより
ステータスを読み込んで信号を読み出すようにし、これ
によって高速リアルタイム処理を行ない、ＣＰＵ処理機
能を有効的に使用することを可能にしたシリアル制御回
路を提供することを目的とする。
【００１１】
【課題を解決するための手段】本発明に係るシリアル制
御装置は上記目的を達成するために、複数の中央処理装
置（ＣＰＵ）を用いるマイクロコンピュータシステムに
おいて、上記中央処理装置間の信号通信を行なうための
シリアル制御回路であって、シリアル信号を入力する手
段と、上記シリアル信号を収納する手段と、上記シリア
ル信号の内容と比較する予め設定されたデータを収納す
る手段と、上記シリアル信号と上記予め設定されたデー
タとを比較する手段を備え、該比較手段による比較結果
が同じ場合に一致信号を出力する構成としたものであ
る。
御装置は上記目的を達成するために、複数の中央処理装
置（ＣＰＵ）を用いるマイクロコンピュータシステムに
おいて、上記中央処理装置間の信号通信を行なうための
シリアル制御回路であって、シリアル信号を入力する手
段と、上記シリアル信号を収納する手段と、上記シリア
ル信号の内容と比較する予め設定されたデータを収納す
る手段と、上記シリアル信号と上記予め設定されたデー
タとを比較する手段を備え、該比較手段による比較結果
が同じ場合に一致信号を出力する構成としたものであ
る。
【００１２】また本発明に係るシリアル制御装置は上記
目的を達成するために、複数の中央処理装置を用いるマ
イクロコンピュータシステムにおいて、シリアル信号を
入力する手段と、上記シリアル信号を収納する手段と、
上記シリアル信号の内容と比較するデータを収納する手
段と、上記シリアル信号と上記データとを比較する手段
を備え、該比較手段による比較結果が同じ場合に一致信
号を出力する構成としたものである。
目的を達成するために、複数の中央処理装置を用いるマ
イクロコンピュータシステムにおいて、シリアル信号を
入力する手段と、上記シリアル信号を収納する手段と、
上記シリアル信号の内容と比較するデータを収納する手
段と、上記シリアル信号と上記データとを比較する手段
を備え、該比較手段による比較結果が同じ場合に一致信
号を出力する構成としたものである。
【００１３】本発明に係るシリアル制御装置は、上記シ
リアル信号を複数収納する手段を備える構成とすること
ができる。
リアル信号を複数収納する手段を備える構成とすること
ができる。
【００１４】本発明に係るシリアル制御装置は、上記デ
ータ収納手段を複数備え、上記比較手段が、上記シリア
ル信号の収納手段に収納された信号と、上記データ収納
手段に収納された複数のデータの個々と比較する構成と
することができる。
ータ収納手段を複数備え、上記比較手段が、上記シリア
ル信号の収納手段に収納された信号と、上記データ収納
手段に収納された複数のデータの個々と比較する構成と
することができる。
【００１５】本発明に係るシリアル制御装置は、上記シ
リアル信号を複数収納する手段が、収納された複数のシ
リアル信号と、上記データ収納手段に収納された複数の
データの個々と比較する構成とすることができる。
リアル信号を複数収納する手段が、収納された複数のシ
リアル信号と、上記データ収納手段に収納された複数の
データの個々と比較する構成とすることができる。
【００１６】本発明に係るシリアル制御装置は、上記比
較手段が、比較した結果が同じ場合に比較データ個々に
対応する一致信号を出力する構成としてもよい。
較手段が、比較した結果が同じ場合に比較データ個々に
対応する一致信号を出力する構成としてもよい。
【００１７】
【実施例】図１に本発明に係るシリアル制御回路のブロ
ック図を示す。なを図中従来の例と共通する部分には共
通する符号を付して説明する。本実施例のシリアル制御
回路（ユニット）２０はＣＰＵ（マイクロコンピュー
タ）１２によって制御され先にも述べたように、同期方
式、調歩同期方式のどちらでも使用できるが、以下では
調歩同期方式で説明する。
ック図を示す。なを図中従来の例と共通する部分には共
通する符号を付して説明する。本実施例のシリアル制御
回路（ユニット）２０はＣＰＵ（マイクロコンピュー
タ）１２によって制御され先にも述べたように、同期方
式、調歩同期方式のどちらでも使用できるが、以下では
調歩同期方式で説明する。
【００１８】本実施例のシリアル制御回路２０は、ＣＰ
Ｕ１２から指定された内容に基づいて、ＣＰＵ１２から
書き込まれたパラレルデータをシリアルデータに変換し
てＴｘＤＡＴＡ端子から出力（送信動作）したり、外部
から入力されるシリアルデータをパラレルデータに変換
し、ＣＰＵ１２が読み出せるようにする構成になってい
る。またシリアル制御回路２０は、パラレルデータに変
換が終了し、ＣＰＵ１２が読み出せる状態になると、Ｃ
ＰＵ１２に対して割り込み信号を出力する。
Ｕ１２から指定された内容に基づいて、ＣＰＵ１２から
書き込まれたパラレルデータをシリアルデータに変換し
てＴｘＤＡＴＡ端子から出力（送信動作）したり、外部
から入力されるシリアルデータをパラレルデータに変換
し、ＣＰＵ１２が読み出せるようにする構成になってい
る。またシリアル制御回路２０は、パラレルデータに変
換が終了し、ＣＰＵ１２が読み出せる状態になると、Ｃ
ＰＵ１２に対して割り込み信号を出力する。
【００１９】この割り込み信号は、双方向データバスを
リード信号（ＲＤ）、ライト信号（ＷＲ）、チップセレ
クト信号（ＣＳ）により制御するデータバスバッファ２
１からＣＰＵ１２がデータを読み込むのを終了すると解
除される。また、このシリアル制御回路２０は、現在の
状態を示すステータスレジスタ２を備えており、ＣＰＵ
１２はそのステータスを読み出すことにより、受信デー
タバッファ３の状態、送信データバッファ４の状態を知
ることができ、データ送信、受信もできる。
リード信号（ＲＤ）、ライト信号（ＷＲ）、チップセレ
クト信号（ＣＳ）により制御するデータバスバッファ２
１からＣＰＵ１２がデータを読み込むのを終了すると解
除される。また、このシリアル制御回路２０は、現在の
状態を示すステータスレジスタ２を備えており、ＣＰＵ
１２はそのステータスを読み出すことにより、受信デー
タバッファ３の状態、送信データバッファ４の状態を知
ることができ、データ送信、受信もできる。
【００２０】次に本回路の各ブロックの機能を説明す
る。バッファとしては、従来の例と同様に、 受信デー
タバッファ３、送信データバッファ４を備える。図中２
２はスタートビット・ストップビット検出回路で、デー
タのスタートビット検出は、クロックドライバ２３から
のＲｘＣＬＫ信号の周期でバッファ２４から出力されデ
ータのロー（Ｌ）レベルを検出し、ＲｘＣＬＫ信号の８
カウント後に再度Ｌレベルの検出を行なう。この再度の
検出でもＬレベルが検出されると、スタートビットと判
断し、シフトレジスタクロック発生回路２５に８クロッ
クを発生させるゲート信号を出力し、シフトレジスタ回
路２６に対しては８ビットのデータを読むためのゲート
信号を出力する（図中信号ａ）。ストップビットはデー
タビットの８クロックカウント後の９クロック目にハイ
（Ｈ）レベルが検出されると、ストップビットが検出さ
れたとして受信データバッファ３にラッチ信号を出力す
る（図中信号ｂ）。シフトレジスタクロック発生回路２
５は、スタートビットが検出されると、それ以後は受信
クロック（ＲｘＣＬＫ）を１６分周毎にシフトレジスタ
２６に出力し、シフトレジスタ２６は、データビットの
中心データを読み込む。
る。バッファとしては、従来の例と同様に、 受信デー
タバッファ３、送信データバッファ４を備える。図中２
２はスタートビット・ストップビット検出回路で、デー
タのスタートビット検出は、クロックドライバ２３から
のＲｘＣＬＫ信号の周期でバッファ２４から出力されデ
ータのロー（Ｌ）レベルを検出し、ＲｘＣＬＫ信号の８
カウント後に再度Ｌレベルの検出を行なう。この再度の
検出でもＬレベルが検出されると、スタートビットと判
断し、シフトレジスタクロック発生回路２５に８クロッ
クを発生させるゲート信号を出力し、シフトレジスタ回
路２６に対しては８ビットのデータを読むためのゲート
信号を出力する（図中信号ａ）。ストップビットはデー
タビットの８クロックカウント後の９クロック目にハイ
（Ｈ）レベルが検出されると、ストップビットが検出さ
れたとして受信データバッファ３にラッチ信号を出力す
る（図中信号ｂ）。シフトレジスタクロック発生回路２
５は、スタートビットが検出されると、それ以後は受信
クロック（ＲｘＣＬＫ）を１６分周毎にシフトレジスタ
２６に出力し、シフトレジスタ２６は、データビットの
中心データを読み込む。
【００２１】受信データバッファ３は、８ビットのラッ
チ回路を複数備えており（図中点線で区切って示
す。）、ラッチ信号毎に次のラッチ回路に受信データを
シフトする（１バイト毎にシフト）構成となっている。
そしてラッチ終了毎にステタスレジスタに「１」をセッ
トし、ＣＰＵ１２に受信データが読み出し可能になった
ことを知らせる。ＣＰＵ１２はポーリングによりこのス
テータスフラグをチェックし、データを読み込むことも
である。
チ回路を複数備えており（図中点線で区切って示
す。）、ラッチ信号毎に次のラッチ回路に受信データを
シフトする（１バイト毎にシフト）構成となっている。
そしてラッチ終了毎にステタスレジスタに「１」をセッ
トし、ＣＰＵ１２に受信データが読み出し可能になった
ことを知らせる。ＣＰＵ１２はポーリングによりこのス
テータスフラグをチェックし、データを読み込むことも
である。
【００２２】比較回路２７は、受信データバッファ３
と、比較データを複数収納した比較データバッファ２８
の内容を比較し、比較した結果が一致すると一致信号を
出力する。なお、比較データバッファを省いて比較すべ
き内容を固定としてもよい。この一致信号は、受信デー
タバッファ３のデータがＣＰＵ１２によって読み出され
るとリセットされる。また比較データが複数ある場合
は、全てのデータと比較するが、比較データが複数ある
場合は、比較データパッファ２８に収納された順に比較
を行ない、一致した順に一致信号を出力する。比較デー
タバッファ２８に接続する比較制御回路２９は、受信デ
ータバッファ３からのステータスレジスタセット信号
（受信データが読み出し可能なことを示す信号）をトリ
ガーし、比較データバッファ２８のデータを比較回路２
７に逐次出力するタイミングを制御し、受信データバッ
ファ３のデータがＣＰＵ１２により読み出されるのをコ
ントロールする。データがＣＰＵ１２によって読み出さ
れると、一致信号のリセット信号を比較回路２７に出力
する。
と、比較データを複数収納した比較データバッファ２８
の内容を比較し、比較した結果が一致すると一致信号を
出力する。なお、比較データバッファを省いて比較すべ
き内容を固定としてもよい。この一致信号は、受信デー
タバッファ３のデータがＣＰＵ１２によって読み出され
るとリセットされる。また比較データが複数ある場合
は、全てのデータと比較するが、比較データが複数ある
場合は、比較データパッファ２８に収納された順に比較
を行ない、一致した順に一致信号を出力する。比較デー
タバッファ２８に接続する比較制御回路２９は、受信デ
ータバッファ３からのステータスレジスタセット信号
（受信データが読み出し可能なことを示す信号）をトリ
ガーし、比較データバッファ２８のデータを比較回路２
７に逐次出力するタイミングを制御し、受信データバッ
ファ３のデータがＣＰＵ１２により読み出されるのをコ
ントロールする。データがＣＰＵ１２によって読み出さ
れると、一致信号のリセット信号を比較回路２７に出力
する。
【００２３】図中２はステータスレジスタで、シリアル
制御回路の制御状態を示し、ＣＰＵ１２により読み出す
ことができる。また３０はモードワードレジスタで、通
信の送受信条件（モード）を設定するものであり、ＣＰ
Ｕ１２によりデータバス１０を介して設定されるように
なっている。３１はコマンドワードレジスタで、送受信
の動作を制御するもであり、これもＣＰＵ１２によりデ
ータバス１０を介して設定されるようになっている。
制御回路の制御状態を示し、ＣＰＵ１２により読み出す
ことができる。また３０はモードワードレジスタで、通
信の送受信条件（モード）を設定するものであり、ＣＰ
Ｕ１２によりデータバス１０を介して設定されるように
なっている。３１はコマンドワードレジスタで、送受信
の動作を制御するもであり、これもＣＰＵ１２によりデ
ータバス１０を介して設定されるようになっている。
【００２４】なおデータバスバッファ２１は、既に述べ
たように双方向データバスをリード信号（ＲＤ）、ライ
ト信号（ＷＲ）、チップセレクト信号（ＣＳ）により制
御し、コントロールロジック回路１は、データバスバッ
ファー２１のリード／ライト制御、ステータスレジスタ
２、モードワードレジスタ３０、コマンドワードレジス
タ３１を制御する。
たように双方向データバスをリード信号（ＲＤ）、ライ
ト信号（ＷＲ）、チップセレクト信号（ＣＳ）により制
御し、コントロールロジック回路１は、データバスバッ
ファー２１のリード／ライト制御、ステータスレジスタ
２、モードワードレジスタ３０、コマンドワードレジス
タ３１を制御する。
【００２５】データバス入出力Ｄ７〜Ｄ０は双方向性デ
ータバスで、ＣＰＵ１２のデータバスと接続され、この
バスを介してデータ、コマンド及びステータスの転送が
行われる。チップセレクト信号ＣＳ＝０で、ＲＤまたは
ＷＲが「０」のときにアクティブとなり、それ以外はハ
イインピーダンス状態（マーキング）となる。リセット
入力端子ＲＥＳＥＴへの入力は、本シリアル制御回路２
０をスタンバイモードにする。クロック入力端子ＣＬＫ
への入力は、本シリアル制御回路２０の内部のタイミン
グを作る。チップセレクト入力端子ＣＳへの入力につい
ては、ＣＳ＝０とすると本シリアル制御回路２０が選択
され、ＣＳ＝１の場合は非選択となる。リード端子ＲＤ
への入力は、本シリアル制御回路２０からデータまたは
ステータス情報を読み出すときにＲＤ＝０とする。ライ
トストローブ端子ＷＲへの入力は、本シリアル制御回路
２０にデータまたはコントロールワードを書き込むとき
にＷＲ＝０とする。コントロールまたはデータ端子Ｃ／
Ｄへの入力は、本シリアル制御回路２０にアクセスする
ときのデータの種類を規定し、Ｃ／Ｄ＝１はコントロー
ルワード／ステータスを、Ｃ／Ｄ＝０はキャラクタデー
タを規定する。送信クロック端子ＴｘＣＬＫへの入力
は、送信レートを決定するための基準クロック入力であ
り、受信クロック端子ＲｘＣＬＫへの入力は、 受信レ
ートを決定するための基準クロック入力であり、送信制
御用入力端子ＣＴＳへの入力は、ＣＴＳ＝０とすれば送
信可能、ＣＴＳ＝１で送信動作禁止となる。さらに受信
データ端子ＲｘＤＡＴＡはシリアルデータを受信する端
子、送信データ端子ＴｘＤＡＴＡは送信データバッファ
４に接続する送信シフトレジスタ３２からのシリアルデ
ータがバッファ３３を介して送信される端子、受信制御
出力端子ＲＴＳは、ＲＴＳ＝０とすれば受信可能、ＲＴ
Ｓ＝１で受信不可となる。
ータバスで、ＣＰＵ１２のデータバスと接続され、この
バスを介してデータ、コマンド及びステータスの転送が
行われる。チップセレクト信号ＣＳ＝０で、ＲＤまたは
ＷＲが「０」のときにアクティブとなり、それ以外はハ
イインピーダンス状態（マーキング）となる。リセット
入力端子ＲＥＳＥＴへの入力は、本シリアル制御回路２
０をスタンバイモードにする。クロック入力端子ＣＬＫ
への入力は、本シリアル制御回路２０の内部のタイミン
グを作る。チップセレクト入力端子ＣＳへの入力につい
ては、ＣＳ＝０とすると本シリアル制御回路２０が選択
され、ＣＳ＝１の場合は非選択となる。リード端子ＲＤ
への入力は、本シリアル制御回路２０からデータまたは
ステータス情報を読み出すときにＲＤ＝０とする。ライ
トストローブ端子ＷＲへの入力は、本シリアル制御回路
２０にデータまたはコントロールワードを書き込むとき
にＷＲ＝０とする。コントロールまたはデータ端子Ｃ／
Ｄへの入力は、本シリアル制御回路２０にアクセスする
ときのデータの種類を規定し、Ｃ／Ｄ＝１はコントロー
ルワード／ステータスを、Ｃ／Ｄ＝０はキャラクタデー
タを規定する。送信クロック端子ＴｘＣＬＫへの入力
は、送信レートを決定するための基準クロック入力であ
り、受信クロック端子ＲｘＣＬＫへの入力は、 受信レ
ートを決定するための基準クロック入力であり、送信制
御用入力端子ＣＴＳへの入力は、ＣＴＳ＝０とすれば送
信可能、ＣＴＳ＝１で送信動作禁止となる。さらに受信
データ端子ＲｘＤＡＴＡはシリアルデータを受信する端
子、送信データ端子ＴｘＤＡＴＡは送信データバッファ
４に接続する送信シフトレジスタ３２からのシリアルデ
ータがバッファ３３を介して送信される端子、受信制御
出力端子ＲＴＳは、ＲＴＳ＝０とすれば受信可能、ＲＴ
Ｓ＝１で受信不可となる。
【００２６】
【発明の効果】請求項１に係るシリアル制御装置は、シ
リアル信号を入力する手段、シリアル信号を収納する手
段、シリアル信号の内容と比較する予め設定されたデー
タを収納する手段、シリアル信号と予め設定されたデー
タとを比較する手段を備えて比較結果が同じ場合に一致
信号を出力するようにしたので、特定の信号のみに固定
されるが、早い処理を必要とする信号に対してのみ割り
込み信号を発生させることができるようになり、高速リ
アルタイム処理、ＣＰＵ処理機能を有効かつ最適に使用
できるようになるという効果がある。
リアル信号を入力する手段、シリアル信号を収納する手
段、シリアル信号の内容と比較する予め設定されたデー
タを収納する手段、シリアル信号と予め設定されたデー
タとを比較する手段を備えて比較結果が同じ場合に一致
信号を出力するようにしたので、特定の信号のみに固定
されるが、早い処理を必要とする信号に対してのみ割り
込み信号を発生させることができるようになり、高速リ
アルタイム処理、ＣＰＵ処理機能を有効かつ最適に使用
できるようになるという効果がある。
【００２７】請求項２に係るシリアル制御装置は、シリ
アル信号を入力する手段、シリアル信号を収納する手
段、シリアル信号の内容と比較するデータを収納する手
段、シリアル信号と上記データとを比較する手段を備え
て比較結果が同じ場合に一致信号を出力するようにした
ので、ＣＰＵから比較データを書き込み、リアルタイム
処理信号の種類を変えることができ、複数の信号のリア
ルタイム処理が可能になり、システムによりソフト的に
自由に比較するデータを可変できるようになるという効
果がある。
アル信号を入力する手段、シリアル信号を収納する手
段、シリアル信号の内容と比較するデータを収納する手
段、シリアル信号と上記データとを比較する手段を備え
て比較結果が同じ場合に一致信号を出力するようにした
ので、ＣＰＵから比較データを書き込み、リアルタイム
処理信号の種類を変えることができ、複数の信号のリア
ルタイム処理が可能になり、システムによりソフト的に
自由に比較するデータを可変できるようになるという効
果がある。
【００２８】請求項３に係るシリアル制御装置は、シリ
アル信号を複数収納する手段を備えるようにしたので、
上記共通の効果に加え、複数の信号を送信後にその信号
を早く処理させたい場合や複数バイト（キャラクタ）で
１個のステータスまたはデータを作成する場合に有効に
なるという効果がある。
アル信号を複数収納する手段を備えるようにしたので、
上記共通の効果に加え、複数の信号を送信後にその信号
を早く処理させたい場合や複数バイト（キャラクタ）で
１個のステータスまたはデータを作成する場合に有効に
なるという効果がある。
【００２９】請求項４に係るシリアル制御装置は、デー
タ収納手段を複数備え、比較手段がシリアル信号の収納
手段に収納された信号とデータ収納手段に収納された複
数のデータの個々と比較するようにしたので、上記共通
の効果に加え、複数の信号に対して割り込みを発生さ
せ、外部から書換可能にし、複数の信号に対してリアル
タイム処理を可能にし、割り込み信号の種類を自由に選
択できるようになるという効果がある。
タ収納手段を複数備え、比較手段がシリアル信号の収納
手段に収納された信号とデータ収納手段に収納された複
数のデータの個々と比較するようにしたので、上記共通
の効果に加え、複数の信号に対して割り込みを発生さ
せ、外部から書換可能にし、複数の信号に対してリアル
タイム処理を可能にし、割り込み信号の種類を自由に選
択できるようになるという効果がある。
【００３０】請求項５に係るシリアル制御装置は、シリ
アル信号を複数収納する手段が、収納された複数のシリ
アル信号とデータ収納手段に収納された複数のデータの
個々と比較するようにしたので、上記共通の効果に加
え、複数の信号を送信後にその信号を早く処理させたい
場合や複数バイト（キャラクタ）で１個のステータスま
たはデータを作成する場合に有効になり、複数の信号に
対して割り込みを発生させ、外部から書換可能にし、複
数の信号に対してリアルタイム処理を可能にし、割り込
み信号の種類を自由に選択できるようになるという効果
がある。
アル信号を複数収納する手段が、収納された複数のシリ
アル信号とデータ収納手段に収納された複数のデータの
個々と比較するようにしたので、上記共通の効果に加
え、複数の信号を送信後にその信号を早く処理させたい
場合や複数バイト（キャラクタ）で１個のステータスま
たはデータを作成する場合に有効になり、複数の信号に
対して割り込みを発生させ、外部から書換可能にし、複
数の信号に対してリアルタイム処理を可能にし、割り込
み信号の種類を自由に選択できるようになるという効果
がある。
【００３１】請求項６に係るシリアル制御装置は、比較
した結果が同じ場合に比較データ個々に対応する一致信
号を出力するようにしたので、上記共通の効果に加え、
複数の割り込みを使用する場合、割り込み信号の種類に
より優先度をつけてシステムを制御することができ、Ｃ
ＰＵの性能を最大限引き出すことができるようになると
いう効果がある。
した結果が同じ場合に比較データ個々に対応する一致信
号を出力するようにしたので、上記共通の効果に加え、
複数の割り込みを使用する場合、割り込み信号の種類に
より優先度をつけてシステムを制御することができ、Ｃ
ＰＵの性能を最大限引き出すことができるようになると
いう効果がある。
【図１】本発明に係るシリアル制御回路の一実施例を示
すブロック図である。
すブロック図である。
【図２】図１の回路におけるタイミング図である。
【図３】従来のシリアル制御回路の一例を示すブロック
図である。
図である。
１ コントロールロジック回路 ２ ステータスレジスタ ３ 受信データバッファ ４ 送信データバッファ ５ コントロールワードレジスタ １０ 内部データバス ２０ シリアル制御回路 １２ ＣＰＵ ２１ データバスバッファ ２２ スタートビット・ストップビット検出回路 ２３ クロックドライバ ２４ バッファ ２５ シフトレジスタクロック発生回路 ２６ シフトレジスタ回路 ２７ 比較回路 ２８ 比較データバッファ ２９ 比較制御回路 ３０ モードワードレジスタ ３１ コマンドワードレジスタ ３２ 送信シフトレジスタ ３３ バッファ
Claims (6)
- 【請求項１】 複数の中央処理装置（ＣＰＵ）を用いる
マイクロコンピュータシステムにおいて、上記中央処理
装置間の信号通信を行なうためのシリアル制御回路であ
って、シリアル信号を入力する手段と、上記シリアル信
号を収納する手段と、上記シリアル信号の内容と比較す
る予め設定されたデータを収納する手段と、上記シリア
ル信号と上記予め設定されたデータとを比較する手段を
備え、該比較手段による比較結果が同じ場合に一致信号
を出力することを特徴とするシリアル制御回路。 - 【請求項２】 複数の中央処理装置を用いるマイクロコ
ンピュータシステムにおいて、シリアル信号を入力する
手段と、上記シリアル信号を収納する手段と、上記シリ
アル信号の内容と比較するデータを収納する手段と、上
記シリアル信号と上記データとを比較する手段を備え、
該比較手段による比較結果が同じ場合に一致信号を出力
することを特徴とするシリアル制御回路。 - 【請求項３】 上記シリアル信号を複数収納する手段を
備えることを特徴とする請求項１または２のシリアル制
御回路。 - 【請求項４】 上記データ収納手段を複数備え、上記比
較手段が、上記シリアル信号の収納手段に収納された信
号と、上記データ収納手段に収納された複数のデータの
個々と比較することを特徴とする請求項１ないし３のい
ずれかのシリアル制御回路。 - 【請求項５】 上記シリアル信号を複数収納する手段
が、収納された複数のシリアル信号と、上記データ収納
手段に収納された複数のデータの個々と比較することを
特徴とする請求項４のシリアル制御回路。 - 【請求項６】 上記比較手段が、比較した結果が同じ場
合に比較データ個々に対応する一致信号を出力すること
を特徴とする請求項５のシリアル制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6138250A JPH07319841A (ja) | 1994-05-27 | 1994-05-27 | シリアル制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6138250A JPH07319841A (ja) | 1994-05-27 | 1994-05-27 | シリアル制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07319841A true JPH07319841A (ja) | 1995-12-08 |
Family
ID=15217575
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6138250A Pending JPH07319841A (ja) | 1994-05-27 | 1994-05-27 | シリアル制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07319841A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1926024A1 (en) | 2006-11-21 | 2008-05-28 | Funai Electric Co., Ltd. | Serial communication control system |
| JP2011095884A (ja) * | 2009-10-28 | 2011-05-12 | Nec Corp | 情報処理装置におけるハードウェアフロー制御方法 |
-
1994
- 1994-05-27 JP JP6138250A patent/JPH07319841A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1926024A1 (en) | 2006-11-21 | 2008-05-28 | Funai Electric Co., Ltd. | Serial communication control system |
| US7716539B2 (en) | 2006-11-21 | 2010-05-11 | Funai Electric Co., Ltd. | Serial communication control system |
| JP2011095884A (ja) * | 2009-10-28 | 2011-05-12 | Nec Corp | 情報処理装置におけるハードウェアフロー制御方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040624 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040706 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040902 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040928 |