JPH07320404A - 最尤系列検出による部分応答信号装置 - Google Patents

最尤系列検出による部分応答信号装置

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JPH07320404A
JPH07320404A JP7115724A JP11572495A JPH07320404A JP H07320404 A JPH07320404 A JP H07320404A JP 7115724 A JP7115724 A JP 7115724A JP 11572495 A JP11572495 A JP 11572495A JP H07320404 A JPH07320404 A JP H07320404A
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ガデュッチ パオロ
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Abstract

(57)【要約】 【目的】 本発明の目的は従来の欠点を表さない最尤系
列検出による部分応答信号(PRML)装置の提供である。 【構成】 この装置は、可変利得入力増幅器21と、低域
通過アナログフィルタ22と、トランスバーサル連続時間
アナログフィルタ23及び前記トランスバーサルアナログ
フィルタ23と有限ランレングス‐非ゼロ復帰方式デコー
ダ25との間に挿入された２個の別々の且つ並列なサンプ
リングチャネル24, 34を具えている。これらのサンプリ
ングチャネル24, 34は、それらの各々が、相互に連続し
て配設され且つ互いに交替するサンプリング系列に従っ
て動作するアナログ‐ディジタル変換器26, 36とヴィテ
ルビ検出器27, 37とを具えている。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は磁気支持物上に記憶され
たデータの読取段階の間に磁気ヘッドからの信号を処理
するための並列構造の最尤系列検出による部分応答信号
装置に関するものである。
【０００２】
【従来の技術】最尤系列検出による部分応答信号（Part
ial-Response signaling with Maxi-mum-Likelyhood se
quence detection の頭文字からPRMLとも言う）は、
（ハードディスク又は磁気テープのような）磁気支持物
上で読み取られたテータを処理するための技術を確認す
るために用いられ，それは入力信号の周波数帶域の一部
だけの使用及びサンプリングと、その入力信号から得ら
れたサンプルと出力信号のレベルの一致の最尤度の探索
とに備える。
【０００３】既知のPRML読取／書込チャネルにおいて
は、磁気ヘッドからのアナログ信号は可変利得入力増幅
器及び連続低域通過フィルタによって最初のアナログ等
化を実行する装置によってディジタル的に処理され且つ
再構築され、その出力端子における、遮断周波数と高周
波数アクセンチュエイション（ブースト）及び群遅延の
ような他のパラメータの、適切な選択により、最小の符
号間干渉（InterSymbolInterference; ISI ）を有する
信号を得ることが可能である。そのアナログフィルタの
出力はそれからアナログ‐ディジタル変換器によってサ
ンプリングされ、続いて、更に符号間干渉を低減する
（有限インパルス応答 Finite Impulse Re-sponse;FIR
と呼ばれる）トランスバーサルディジタルフィルタと、
ことによるとその磁気支持物が薄膜読取ヘッドの影響範
囲に入るか又は離れる場合に発生する小さい不所望のピ
ークを除去するもう一つのフィルタ（ポールチップフィ
ルタ）と、多くのビットを有する系列を最尤度の概念に
基づいてたった一つのビットを有する系列に変換するヴ
ィテルビ検出器（すなわち例えば、G.D. Forney, Jr.に
よるProc. IEEE, vol.61, No.3の 268〜278 頁の「Vite
rbi Algorithm 」に記載されたいわゆるヴィテルビの算
法より動作する最尤系列検出器）と、磁気支持物上にデ
ータを書き込むために一般に用いられる、有限ランレン
グスコード（Runlength limited;RLLコード）を、ユー
ザの部分上の読取信号を用いるために一般に用いられ
る、非ゼロ復帰方式コード（Non-Return to Zeroコー
ド）に変換することができるデコーダーとによって処理
される。
【０００４】２個のフィードバックループも存在し、そ
れちのうちの一方のフィードバックループは入力増幅器
の利得を制御するためのユニットを含んでおり、それが
入力信号の振幅の安定化を許容し、他方のフィードバッ
クループはタイミングを制御するためのユニットを含ん
でおり、それがアナログ‐ディジタル変換器のタイミン
グ信号に磁気支持物上で読み取られるデータから再構築
されるのを許容する。
【０００５】これらの既知の装置の弱点は本質的に二つ
あり、且つ正確にはタイミングループ内に固有の（回転
待ち時間とも呼ばれる）遅延とアナログ‐ディジタル変
換器の性能とである。
【０００６】タイミングループはアナログ‐ディジタル
変換器とディジタルフィルタとタイミング制御ユニット
とを含んでいる。運転がサンプルと中〜高分解能フィル
タリング係数とにより実行される場合には、加算器と乗
算器とで作られた、ディジタルフィルタとタイミング制
御ユニットとは、遅延の当然の導入により、必然的に実
行される（すなわち、続けて運転される）。
【０００７】次々に、アナログ‐ディジタル変換器は読
取チャネルの RLLコードのビット速度 (典型的には10MH
z)に等しいサンプリング速度で動作しなくてはならず、
且つこれは低電力消費と高度の精度とにより達成するこ
とが難しい。
【０００８】これらの既知の装置のもう一つの限界も、
RLLコードのビット速度に等しい、従って全く高い周波
数で動作する全く複雑な機能的ユニットであるヴィテル
ビ検出器の部分での信号サンプルの直列処理に起因す
る。
【０００９】
【発明が解決しようとする課題】この技術の到達水準に
かんがみて、本発明の目的は上述の欠点を表さないPRML
装置を提供することであった。
【００１０】
【課題を解決するための手段】本発明によると、その目
的は、可変利得入力増幅器と、低域通過アナログフィル
タと、トランスバーサルフィルタと、アナログ‐ディジ
タル変換手段と、前記入力増幅器の利得を制御するため
の手段と、前記アナログ‐ディジタル変換手段に対する
タイミング信号を再構築するための手段と、ヴィテルビ
検出器手段と、有限ランレングス‐非ゼロ復帰方式デコ
ーダーとを具えている装置によって達成されて、前記ト
ランスバーサルフィルタが前記低域通過アナログフィル
タの出力端子に配設されたアナログフィルタにより構成
され、前記アナログ‐ディジタル変換手段と前記ヴィテ
ルビ検出器手段とが前記トランスバーサルフィルタと前
記有限ランレングス‐非ゼロ復帰方式デコーダーとの間
に挿入され且つ交互に交替するサンプリング系列に従っ
て動作する２個の並列処理チャネル上に交互に連続して
配設された、２個のアナログ‐ディジタル変換器及び２
個のヴィテルビ検出器により構成されることを特徴とし
ている。
【００１１】かくして本発明による装置においては、１
個のアナログ‐ディジタル変換器の代わりに２個のアナ
ログ‐ディジタル変換器が使用され、すなわちこの方法
では各個別の変換器が、ジッター公差及び従って変換の
精度に関して当然の利点を有する RLLコードビット速度
の半分と等しい周波数において動作する。アナログ‐デ
ィジタル変換器の臨界はクロック速度に比例するので、
サンプリング周波数の50％の低減は全体のシステムの一
層良い実行可能性に形を変える。
【００１２】既知の技術の唯一のヴィテルビ検出器も今
や、 RLLコードビット速度の半分に等しい周波数で動作
する、２個の検出器（一方は偶数ビット系列用であり、
他方は奇数ビット系列用である）に分かれる。これが
（140Mb より大きい）高いサンプリング速度に良く試験
され且つ信頼できる技術 (例えばBiCMOS 0.7μm, npn,1
2GHz)により処理されるのを許容する。
【００１３】最後にアナログ‐ディジタル変換器の上流
のトランスバーサルフィルタのシフト（２個の異なるデ
ィジタル処理チャネルの使用に対して必要な条件）は、
対応するディジタルフィルタに対する高速、高係数分解
能及び少ない珪素面積の当然の利点によるそのフィルタ
のアナログ連続時間実現を伴う。更にそのようなトラン
スバーサルフィルタの異なる配置が、 RLL信号の固有の
タイミングを再構築するために容量の当然の強化により
タイミング制御ループの回転待ち時間を低減する。
【００１４】二つの動作系列の交替を行うためには、磁
気支持物上へデータを書き込むためのあらゆる適当なコ
ードの特徴が利用され得て、それから偶数指標サンプル
と奇数指標サンプルとの交互の使用により対応する RLL
読取コードを引き出す。適当なコードは、例えば、頭文
字 RLL(0, 4/4)で知られるコードであって、Paul H.Sie
gel及びJack K. WolfによるIEEE Communications Magaz
ine, 1991年12月号の68〜86頁の「Modulation and Codi
ng for Information Storage 」に記載されているよう
な、 PR4型応答を有するPRMLチャネル（４級‐部分応答
チャネル）により用いられ得る。
【００１５】
【実施例】本発明の特徴は一例として添付の図面を参照
することにより一層良く理解できるであろう。
【００１６】本明細書の導入部分に記載した種類の既知
の装置が、図１に描写されている。
【００１７】前述の図面では、１により可変利得入力増
幅器を、２により低域通過アナログフィルタを、３によ
りアナログ‐ディジタル変換器を、４によりトランスバ
ーサルディジタルフィルタを、５により前記入力増幅器
に対する利得制御ループ内に挿入された利得制御ユニッ
トを、６により変換器３に対するタイミング制御ループ
内に挿入されたタイミング制御ユニットを、７により、
もしあるなら、薄膜ヘッドにより発生する不所望のピー
クを除去するための別のフィルタを、８によりフィルタ
７のオン／オフスイッチを、９によりヴィテルビ検出器
を、また10により有限ランレングス‐非ゼロ復帰方式デ
コーダーを示されている。
【００１８】これに反して、図２においては本発明によ
る装置が描写されており、その装置は可変利得入力増幅
器21と、低域通過アナログフィルタ22と、トランスバー
サル連続時間アナログフィルタ(FIR) 23とを続けて具え
ている。
【００１９】２個の並列サンプリングチャネル24と34と
がトランスバーサル連続時間アナログフィルタ23の出力
端子から分岐し且つ有限ランレングス‐非ゼロ復帰方式
デコーダー25に集まり、それらの各々がアナログ‐ディ
ジタル変換器26, 36とヴィテルビ検出器27, 37とを具え
ている。
【００２０】入力増幅器21の利得制御ループは２個のア
ナログ‐ディジタル変換器26, 36の出力を受け取り且つ
それらに基づき入力増幅器21の利得を制御する利得制御
ユニット28を具えている。
【００２１】実質的に２個の半ループ、すなわち各アナ
ログ‐ディジタル変換器26, 36に対する半ループにより
構成されたタイミング制御ループは、磁気支持物上で読
み取られるデータからクロック信号を得て、２個の変換
器のためのクロック信号を再構築するタイミング制御ユ
ニット29を具えている。
【００２２】例えば RLLコード(0, 4/4)のような、用い
られる書込コードは２個のチャネル24, 34上にサンプリ
ングの交互の系列を与えるためのようなものであり、そ
れらのチャネルはかくして、明らかに RLL周波数の半分
と等しい周波数で、偶数指標サンプルと奇数指標を有す
るサンプルとを独立して処理する。
【図面の簡単な説明】
【図１】既知の技術による装置の原理概要を示してい
る。
【図２】本発明による装置の原理概要を示している。
【符号の説明】
１ 可変利得入力増幅器 ２ 低域通過アナログフィルタ ３ アナログ‐ディジタル変換器 ４ トランスバーサルディジタルフィルタ ５ 利得制御ユニット ６ タイミング制御ユニット ７ 別のフィルタ ８ フィルタ７のオン／オフスイッチ ９ ヴィテルビ検出器 10 ランレングス制限‐非ゼロ復帰方式デコーダー 21 可変利得入力増幅器 22 低域通過アナログフィルタ 23 トランスバーサル連続時間アナログフィルタ（有限
インパルス応答） 24 サンプリングチャネル 25 有限ランレングス‐非ゼロ復帰方式デコーダー 26 アナログ‐ディジタル変換器 27 ヴィテルビ検出器 28 利得制御ユニット 29 タイミング制御ユニット 34 サンプリングチャネル 36 アナログ‐ディジタル変換器 37 ヴィテルビ検出器
───────────────────────────────────────────────────── フロントページの続き (72)発明者 パオロ ガデュッチ イタリア国 56018 ピサ ヴィア デー レ オルチディー 28 (72)発明者 ダビッド モロニー イタリア国 ミラノ 20010 コルナレド ヴィア ブレラ 24 (72)発明者 ロベルト アリニ イタリア国 パヴィア 27049 ストラデ ーラ ヴィア ジ ディ ヴィットリオ 24

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 可変利得入力増幅器(21)と、低域通過ア
    ナログフィルタ(22)と、トランスバーサルフィルタ(23)
    と、アナログ‐ディジタル変換手段と、入力増幅器(21)
    の利得を制御するための手段(28)と、前記アナログ‐デ
    ィジタル変換手段に対するタイミング信号を再構築する
    ための手段(29)と、ヴィテルビ検出器手段と、有限ラン
    レングス‐非ゼロ復帰方式デコーダー(25)とを具えてい
    る、磁気支持物上に記憶されたデータの読取段階の間に
    磁気ヘッドからの信号を処理するための最尤系列検出に
    よる部分応答信号装置において、 前記トランスバーサルフィルタ(23)が前記低域通過アナ
    ログフィルタ(22)の出力端子に配設されたアナログフィ
    ルタにより構成され、前記アナログ‐ディジタル変換手
    段と前記ヴィテルビ検出器手段とが前記トランスバーサ
    ルフィルタ(23)と前記有限ランレングス‐非ゼロ復帰方
    式デコーダー(25)との間に挿入され交互に交替するサン
    プリング系列に従って動作する２個の並列処理チャネル
    (24, 34)上に交互に連続して配設された、２個のアナロ
    グ‐ディジタル変換器(26, 36)及び２個のヴィテルビ検
    出器(27, 37)により構成されることを特徴とする最尤系
    列検出による部分応答信号装置。
  2. 【請求項２】 有限ランレングスコード(0, 4/4)を用い
    ることを特徴とする請求項１記載の最尤系列検出による
    部分応答信号装置。
  3. 【請求項３】 前記トランスバーサルフィルタ(23)がア
    ナログ連続時間フィルタであることを特徴とする請求項
    １記載の最尤系列検出による部分応答信号装置。
JP7115724A 1994-05-23 1995-05-15 最尤系列検出による部分応答信号装置 Expired - Fee Related JP2919772B2 (ja)

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