JPH07320481A - 記憶装置のリフレッシュ制御回路 - Google Patents
記憶装置のリフレッシュ制御回路Info
- Publication number
- JPH07320481A JPH07320481A JP6110844A JP11084494A JPH07320481A JP H07320481 A JPH07320481 A JP H07320481A JP 6110844 A JP6110844 A JP 6110844A JP 11084494 A JP11084494 A JP 11084494A JP H07320481 A JPH07320481 A JP H07320481A
- Authority
- JP
- Japan
- Prior art keywords
- memory module
- refresh
- control circuit
- usage frequency
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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- 230000015654 memory Effects 0.000 claims abstract description 68
- 230000001360 synchronised effect Effects 0.000 claims description 5
- 230000004913 activation Effects 0.000 claims 1
- 230000000737 periodic effect Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
Landscapes
- Dram (AREA)
Abstract
(57)【要約】
【目的】 リフレッシュ時間を短縮する。
【構成】 メモリモジュール使用頻度管理回路１は主制
御回路２からのモジュールアドレス信号に基づいてメモ
リモジュールの使用頻度を計数する使用頻度カウンタ
と、この使用頻度に基づいてセルフリフレッシュの有無
を表示するフラグをメモリモジュール対応で含む。タイ
マー１０は、定期的リフレッシュが実行された時点でリ
セットされてカウントを開始し、所定時間経過後に、主
制御回路２に解析起動信号を出力する。主制御回路２
は、解析起動信号に応答し、またフラグの内容に基づい
て、使用頻度の低いメモリモジュールに対してセルリフ
レッシュを実行させ、また、定期リフレッシュは、フラ
グの内容がセルフリフレッシュ無を表示するメモリモジ
ュールに対して行なう。
御回路２からのモジュールアドレス信号に基づいてメモ
リモジュールの使用頻度を計数する使用頻度カウンタ
と、この使用頻度に基づいてセルフリフレッシュの有無
を表示するフラグをメモリモジュール対応で含む。タイ
マー１０は、定期的リフレッシュが実行された時点でリ
セットされてカウントを開始し、所定時間経過後に、主
制御回路２に解析起動信号を出力する。主制御回路２
は、解析起動信号に応答し、またフラグの内容に基づい
て、使用頻度の低いメモリモジュールに対してセルリフ
レッシュを実行させ、また、定期リフレッシュは、フラ
グの内容がセルフリフレッシュ無を表示するメモリモジ
ュールに対して行なう。
Description
【０００１】
【産業上の利用分野】本発明は、記憶装置のリフレッシ
ュ制御回路、特に複数のメモリモジュールから成る記憶
装置のリフレッシュ制御回路に関する。
ュ制御回路、特に複数のメモリモジュールから成る記憶
装置のリフレッシュ制御回路に関する。
【０００２】
【従来の技術】従来のこの主の記憶装置のリフレッシュ
制御回路は、非同期ＤＲＡＭで構成された複数のメモリ
モジュールに対して、記憶素子へのアクセスを停止し、
全メモリモジュールのリフレッシュを行っている。
制御回路は、非同期ＤＲＡＭで構成された複数のメモリ
モジュールに対して、記憶素子へのアクセスを停止し、
全メモリモジュールのリフレッシュを行っている。
【０００３】
【発明が解決しようとする課題】上述した従来の記憶装
置のリフレッシュ制御回路では、メモリモジュールをリ
フレッシュする場合、記憶素子へのアクセスを停止し、
全メモリモジュールのリフレッシュを行っている為、リ
フレッシュ期間中はメモリアクセスが待機状態となり、
また、リフレッシュ期間が長い為システム性能低下の要
因となっている。
置のリフレッシュ制御回路では、メモリモジュールをリ
フレッシュする場合、記憶素子へのアクセスを停止し、
全メモリモジュールのリフレッシュを行っている為、リ
フレッシュ期間中はメモリアクセスが待機状態となり、
また、リフレッシュ期間が長い為システム性能低下の要
因となっている。
【０００４】
【課題を解決するための手段】本発明による記憶装置の
リフレッシュ制御回路は、クロックを非活性化し制御信
号を特定レベルにすることでセルフリフレッシュが可能
な同期式ＤＲＡＭで構成されている複数のメモリモジュ
ールと、モジュールアドレス信号に基づいてメモリモジ
ュールの使用頻度を計数する前記メモリモジュール対応
の使用頻度カウンタと、該使用頻度に基づいてセルフリ
フレッシュの有無を表示する前記メモリモジュール対応
のフラグとを含むメモリモジュール使用頻度管理回路
と、プロセッサからのアドレス及び前記メモリモジュー
ル使用頻度管理回路より出力される使用頻度情報を受け
取ることでメモリモジュールの使用頻度を解析し使用頻
度の低いメモリモジュールにはセルフリフレッシュが実
行できるように制御信号を出力し、使用頻度の高いメモ
リモジュールには前記フラグの内容により通常のメモリ
アクセス動作が実行できるよう制御信号を出力する主制
御回路と、主制御回路からの制御信号を入力することで
使用頻度の低いメモリモジュールにはクロック停止モー
ドにするクロックイネーブルの否定値を出力し、使用頻
度の高いメモリモジュールにはクロックイネーブル信号
を出力するクロックイネーブル出力回路と、定期的リフ
レッシュが実行された時点でリセットされカウントを開
始し所定の時間経過後前記主制御回路に前記解析の契機
となる解析起動信号を出力するタイマーを有する。
リフレッシュ制御回路は、クロックを非活性化し制御信
号を特定レベルにすることでセルフリフレッシュが可能
な同期式ＤＲＡＭで構成されている複数のメモリモジュ
ールと、モジュールアドレス信号に基づいてメモリモジ
ュールの使用頻度を計数する前記メモリモジュール対応
の使用頻度カウンタと、該使用頻度に基づいてセルフリ
フレッシュの有無を表示する前記メモリモジュール対応
のフラグとを含むメモリモジュール使用頻度管理回路
と、プロセッサからのアドレス及び前記メモリモジュー
ル使用頻度管理回路より出力される使用頻度情報を受け
取ることでメモリモジュールの使用頻度を解析し使用頻
度の低いメモリモジュールにはセルフリフレッシュが実
行できるように制御信号を出力し、使用頻度の高いメモ
リモジュールには前記フラグの内容により通常のメモリ
アクセス動作が実行できるよう制御信号を出力する主制
御回路と、主制御回路からの制御信号を入力することで
使用頻度の低いメモリモジュールにはクロック停止モー
ドにするクロックイネーブルの否定値を出力し、使用頻
度の高いメモリモジュールにはクロックイネーブル信号
を出力するクロックイネーブル出力回路と、定期的リフ
レッシュが実行された時点でリセットされカウントを開
始し所定の時間経過後前記主制御回路に前記解析の契機
となる解析起動信号を出力するタイマーを有する。
【０００５】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【０００６】図１は、本発明の一実施例のブロック図で
あり、本リフレッシュ制御回路は、セルフリフレッシュ
動作が可能な同期式高速ＤＲＡＭで構成されている４つ
のメモリモジュール６０，６１，６２，６３に対して、
メモリモジュール使用頻度管理回路１，主制御回路２，
アドレス出力回路３，クロックイネーブル出力回路４，
タイミング信号出力回路５およびタイマー１０から構成
される。
あり、本リフレッシュ制御回路は、セルフリフレッシュ
動作が可能な同期式高速ＤＲＡＭで構成されている４つ
のメモリモジュール６０，６１，６２，６３に対して、
メモリモジュール使用頻度管理回路１，主制御回路２，
アドレス出力回路３，クロックイネーブル出力回路４，
タイミング信号出力回路５およびタイマー１０から構成
される。
【０００７】メモリモジュール使用頻度管理回路１は、
メモリモジュール６０，６１，６２，６３の各々の使用
頻度を計数する使用頻度カウンタと、メモリモジュール
６０，６１，６２，６３のそれぞれについてセルフリフ
レッシュ実行の有無を管理するフラグとを有する。使用
頻度カウンタとフラグのリセットは、１６マイクロ秒間
隔で実行される定期的リフレッシュが行われた時点で実
行される。
メモリモジュール６０，６１，６２，６３の各々の使用
頻度を計数する使用頻度カウンタと、メモリモジュール
６０，６１，６２，６３のそれぞれについてセルフリフ
レッシュ実行の有無を管理するフラグとを有する。使用
頻度カウンタとフラグのリセットは、１６マイクロ秒間
隔で実行される定期的リフレッシュが行われた時点で実
行される。
【０００８】タイマー１０は、定期的リフレッシュが行
われた時点でリセットされて刻時を開始し、８マイクロ
秒をカウントした時点で解析起動信号を発生する。
われた時点でリセットされて刻時を開始し、８マイクロ
秒をカウントした時点で解析起動信号を発生する。
【０００９】図２は、本実施例におけるセルフリフレッ
シュ動作時のタイムチャートであり、図２のａはセルフ
リフレッシュ開始タイミング、ｂはセルフリフレッシュ
終了タイミングをそれぞれ示す。
シュ動作時のタイムチャートであり、図２のａはセルフ
リフレッシュ開始タイミング、ｂはセルフリフレッシュ
終了タイミングをそれぞれ示す。
【００１０】図３は、本実施例におけるメモリアクセス
動作時のタイムチャートであり、図３のｃは動作受付タ
イミング、ｄはコマンド受付タイミング、ｅは動作終了
タイミングである。
動作時のタイムチャートであり、図３のｃは動作受付タ
イミング、ｄはコマンド受付タイミング、ｅは動作終了
タイミングである。
【００１１】次に、本実施例の動作について説明する。
【００１２】まず、プロセッサからアドレス信号ＡＤＲ
とコマンド信号ＣＭＤを受け取った主制御回路２は、メ
モリモジュール使用頻度管理回路１へモジュールアドレ
ス信号を出力する。メモリモジュール使用頻度管理回路
１は、このモジュールアドレス信号により、アクセスす
るメモリモジュールに対応した使用頻度カウンタをプラ
ス１し、使用頻度情報を主制御回路２に出力する。
とコマンド信号ＣＭＤを受け取った主制御回路２は、メ
モリモジュール使用頻度管理回路１へモジュールアドレ
ス信号を出力する。メモリモジュール使用頻度管理回路
１は、このモジュールアドレス信号により、アクセスす
るメモリモジュールに対応した使用頻度カウンタをプラ
ス１し、使用頻度情報を主制御回路２に出力する。
【００１３】主制御回路２は、前述の解析起動信号を受
け取ると使用頻度情報より使用頻度情報より使用頻度の
解析を行い、使用頻度の低いメモリモジュールを判断す
る。
け取ると使用頻度情報より使用頻度情報より使用頻度の
解析を行い、使用頻度の低いメモリモジュールを判断す
る。
【００１４】いま、メモリモジュール６３の使用頻度が
低いとすると、解析の結果、クロックイネーブル出力回
路４は主制御回路からの制御信号を受け取り、メモリモ
ジュール６３へクロックイネーブル（図２のＣＫＥ）の
否定値（以下クロックディスイネーブル信号）を出力す
る。また、タイミング信号出力回路５は、主制御回路２
からの制御信号を受け取り、メモリモジュール６３へセ
ルフリフレッシュを実行する為、図２のＣＳ，ＲＡＳ，
ＣＡＳ，ＷＥ等の各種タイミング信号を出力する。
低いとすると、解析の結果、クロックイネーブル出力回
路４は主制御回路からの制御信号を受け取り、メモリモ
ジュール６３へクロックイネーブル（図２のＣＫＥ）の
否定値（以下クロックディスイネーブル信号）を出力す
る。また、タイミング信号出力回路５は、主制御回路２
からの制御信号を受け取り、メモリモジュール６３へセ
ルフリフレッシュを実行する為、図２のＣＳ，ＲＡＳ，
ＣＡＳ，ＷＥ等の各種タイミング信号を出力する。
【００１５】以上の動作により使用頻度の低いメモリモ
ジュール６３は、セルフリフレッシュを実行する。同時
に主制御回路２から出力されたメモリモジュール６３の
セルフリフレッシュ実行報告信号を受け取ったメモリモ
ジュール使用頻度管理回路１は、メモリモジュール６３
に対応するフラグに“１”を立てる。
ジュール６３は、セルフリフレッシュを実行する。同時
に主制御回路２から出力されたメモリモジュール６３の
セルフリフレッシュ実行報告信号を受け取ったメモリモ
ジュール使用頻度管理回路１は、メモリモジュール６３
に対応するフラグに“１”を立てる。
【００１６】ここで定期的なリフレッシュ要求を受け付
けた場合、主制御回路２は、フラグが“０”に対応して
いるメモリモジュールだけをリフレッシュするようにア
ドレス出力回路３，クロックイネーブル出力回路４，タ
イミング信号出力回路５へ制御信号を出力する。
けた場合、主制御回路２は、フラグが“０”に対応して
いるメモリモジュールだけをリフレッシュするようにア
ドレス出力回路３，クロックイネーブル出力回路４，タ
イミング信号出力回路５へ制御信号を出力する。
【００１７】また、メモリモジュール６３がセルフリフ
レッシュ実行中に、プロセッサがメモリモジュール６０
にアクセスした場合、図３のｃ，ｄ，ｅに示すようなク
ロックイネーブル，メモリアドレス，各種タイミング信
号をメモリモジュール６０に出力することにより、通常
動作が実行される。
レッシュ実行中に、プロセッサがメモリモジュール６０
にアクセスした場合、図３のｃ，ｄ，ｅに示すようなク
ロックイネーブル，メモリアドレス，各種タイミング信
号をメモリモジュール６０に出力することにより、通常
動作が実行される。
【００１８】本実施例においては、セルフリフレッシュ
有無のチェックが定期リフレッシュ間隔の中間時点で行
なわれるため、定期リフレッシュが最も効果的になる。
有無のチェックが定期リフレッシュ間隔の中間時点で行
なわれるため、定期リフレッシュが最も効果的になる。
【００１９】
【発明の効果】以上説明したように本発明による記憶装
置のリフレッシュ制御回路は、各々のメモリモジュール
のメモリアクセスの使用頻度を管理し使用頻度が低いメ
モリモジュールにはセルフリフレッシュを実行すると同
時に、他のメモリモジュールにはアクセスが実行できる
手段を有している為に、メモリアクセスの通常動作に影
響を与えずにスレフリフレッシュが可能であり、システ
ムの性能向上が図れるという効果を有する。
置のリフレッシュ制御回路は、各々のメモリモジュール
のメモリアクセスの使用頻度を管理し使用頻度が低いメ
モリモジュールにはセルフリフレッシュを実行すると同
時に、他のメモリモジュールにはアクセスが実行できる
手段を有している為に、メモリアクセスの通常動作に影
響を与えずにスレフリフレッシュが可能であり、システ
ムの性能向上が図れるという効果を有する。
【図１】本発明の一実施例のブロック図である。
【図２】図１のメモリモジュールを構成している同期式
ＤＲＡＭにおけるセルフリフレッシュ動作を示すタイミ
ングチャートである。
ＤＲＡＭにおけるセルフリフレッシュ動作を示すタイミ
ングチャートである。
【図３】図１のメモリモジュールを構成している同期式
ＤＲＡＭにおけるメモリアクセスの通常動作を示すタイ
ミングチャートである。
ＤＲＡＭにおけるメモリアクセスの通常動作を示すタイ
ミングチャートである。
１ メモリモジュール使用頻度管理回路 ２ 主制御回路 ３ アドレス出力回路 ４ クロックイネーブル出力回路 ５ タイミング信号出力回路 １０ タイマー ６０，６１，６２，６３ メモリモジュール
Claims (2)
- 【請求項１】クロックを非活性化し制御信号を特定レベ
ルにすることでセルフリフレッシュが可能な同期式ＤＲ
ＡＭで構成されている複数のメモリモジュールと、 モジュールアドレス信号に基づいてメモリモジュールの
使用頻度を計数する前記メモリモジュール対応の使用頻
度カウンタと、該使用頻度に基づいてセルフリフレッシ
ュの有無を表示する前記メモリモジュール対応のフラグ
とを含むメモリモジュール使用頻度管理回路と、 プロセッサからのアドレス及び前記メモリモジュール使
用頻度管理回路より出力される使用頻度情報を受け取る
ことでメモリモジュールの使用頻度を解析し使用頻度の
低いメモリモジュールにはセルフリフレッシュが実行で
きるように制御信号を出力し、使用頻度の高いメモリモ
ジュールには前記フラグの内容により通常のメモリアク
セス動作が実行できるよう制御信号を出力する主制御回
路と、 主制御回路からの制御信号を入力することで使用頻度の
低いメモリモジュールにはクロック停止モードにするク
ロックイネーブルの否定値を出力し、使用頻度の高いメ
モリモジュールにはクロックイネーブル信号を出力する
クロックイネーブル出力回路と、 定期的リフレッシュが実行された時点でリセットされカ
ウントを開始し所定の時間経過後前記主制御回路に前記
解析の契機となる解析起動信号を出力するタイマーを有
する記憶装置のリフレッシュ制御回路。 - 【請求項２】前記解析起動信号は前記定期リフレッシュ
間隔のほぼ中間の時点で出力されることを特徴とする請
求項１記載の記憶装置のリフレッシュ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6110844A JP2594757B2 (ja) | 1994-05-25 | 1994-05-25 | 記憶装置のリフレッシュ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6110844A JP2594757B2 (ja) | 1994-05-25 | 1994-05-25 | 記憶装置のリフレッシュ制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07320481A true JPH07320481A (ja) | 1995-12-08 |
| JP2594757B2 JP2594757B2 (ja) | 1997-03-26 |
Family
ID=14546103
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6110844A Expired - Lifetime JP2594757B2 (ja) | 1994-05-25 | 1994-05-25 | 記憶装置のリフレッシュ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2594757B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5956349A (en) * | 1996-04-24 | 1999-09-21 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device for high speed data communication capable of accurate testing of pass/fail and memory system employing the same |
| US6345348B2 (en) | 1996-04-24 | 2002-02-05 | Mitsubishi Denki Kabushiki Kaisha | Memory system capable of supporting different memory devices and a memory device used therefor |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11494317B1 (en) | 2020-12-29 | 2022-11-08 | Waymo Llc | Memory validation |
-
1994
- 1994-05-25 JP JP6110844A patent/JP2594757B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5956349A (en) * | 1996-04-24 | 1999-09-21 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device for high speed data communication capable of accurate testing of pass/fail and memory system employing the same |
| US6345348B2 (en) | 1996-04-24 | 2002-02-05 | Mitsubishi Denki Kabushiki Kaisha | Memory system capable of supporting different memory devices and a memory device used therefor |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2594757B2 (ja) | 1997-03-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19961112 |