JPH06267272A

JPH06267272A - Ｄｒａｍのリフレッシュ管理装置

Info

Publication number: JPH06267272A
Application number: JP5056273A
Authority: JP
Inventors: Hitoshi Nawa; 仁志名和
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1993-03-17
Filing date: 1993-03-17
Publication date: 1994-09-22

Abstract

(57)【要約】【目的】ＣＰＵの待ち時間が最低で、確実にＤＲＡＭ
のリフレッシュ動作が行なわれるＤＲＡＭのリフレッシ
ュ管理装置を得る。【構成】前回のリフレッシュからリフレッシュ・サイ
クル時間Ｔ_REFより短い時間Ｔ₁で、第１のタイマ(6)か
ら信号(6a)が出力する。この時、ＣＰＵ(1)からＤＲＡ
Ｍ(2)へのアクセス要求(1a)がなければ、リフレッシュ
要求判定回路(8)からリフレッシュ要求信号(8a)が出力
され、それに応じ、リフレッシュ回路(4)がＤＲＡＭ(2)
をリフレッシュさせる。信号(6a)出力時、アクセス要求
(1a)があれば、アクセスが終了する迄リフレッシュ要求
信号(8a)の出力が待機され、アクセスが終了後リフレッ
シュ要求信号(8a)が出力する。しかし、前回のリフレッ
シュから時間Ｔ_REFたってもアクセスが終了しなけれ
ば、その時点で第２のタイマ(7)からの信号(7a)が出力
され、リフレッシュ要求判定回路(8)からリフレッシュ
要求信号(8a)が出力する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、コンピュータ・シス
テムのメモリ部として使用されるＤＲＡＭのリフレッシ
ュ管理装置に関するものである。

【０００２】

【従来の技術】図３は、従来のコンピュータ・システ
ム、主としてＤＲＡＭのリフレッシュ管理装置を示すも
のであり、図３において、(1)はコンピュータにおける
中央処理演算装置（ＣＰＵ）、(2)はコンピュータにお
けるメモリ部として使用されるＤＲＡＭ（ダイナミック
・ランダム・アクセス・メモリ）、(3)は図４の（ａ）
に示すように所定時間毎に所定幅のパルス（Ｈレベル）
からなるリフレッシュ要求信号(3b₁)(3b₂)(3b₃)(3b₄)・・
・を有する信号(3a)を出力するタイマである。

【０００３】(4)は、図４の（ｃ）に示すような上記Ｃ
ＰＵ(1)からのＬレベル期間（アクティブ状態を示す）
であるアクセス信号(1b₁)(1b₂)・・・を有する信号(1a)
と、上記タイマ(3)からのリフレッシュ要求信号(3b₁)(3
b₂)(3b₃)(3b₄)・・・を有する信号(3a)を受け、上記ＤＲＡ
Ｍ(2)にリフレッシュ動作及びアクセス動作を行なわせ
るためのリフレッシュ回路である。

【０００４】このリフレッシュ回路(4)は、リフレッシ
ュ要求信号(3b₁)(3b₂)(3b₃)(3b₄)・・・を受けると、Ｈレ
ベルからＬレベルに変化するバーＲＡＳ（ロウ・アドレ
ス・シグナル）信号(4a)を出力するとともに、上記バー
ＲＡＳ信号(4a)のＨレベルからＬレベルの変化の前にＨ
レベルからＬレベルに変化するバーＣＡＳ（コラム・ア
ドレス、シグナル）信号を出力し、リフレッシュ要求信
号(3b₁)(3b₂)(3b₃)(3b₄)・・・が出力されていないときに
アクティブ状態を示すアクセス信号(1b₁)を受けると、
ＨレベルからＬレベルに変化するバーＲＡＳ信号(4a)を
出力するとともに、上記バーＲＡＳ信号(4a)のＨレベル
からＬレベルの変化の後に、ＨレベルからＬレベルに変
化するバーＣＡＳ信号を出力するものである。

【０００５】次に、このように構成されたコンピュータ
・システムの動作について説明する。図４の（ａ）に示
すように、タイマ(3)から所定時間毎にリフレッシュ要
求信号(3b₁)(3b₂)(3b₃)(3b₄)・・・が出力される。リフレ
ッシュ回路(4)はこのリフレッシュ要求信号(3b₁)(3b₂)
(3b₃)(3b₄)・・・を受けると、ＨレベルからＬレベルに変
化するバーＲＡＳ信号(4a)を、ＤＲＡＭ(2)に出力する
とともに、バーＲＡＳ信号(4a)のＨレベルからＬレベル
の変化の前に、ＨレベルからＬレベルに変化するバーＣ
ＡＳ信号を、ＤＲＡＭ(2)に出力（いわゆるバーＣＡＳ
ビッフォアＲＡＳ）する。すると、ＤＲＡＭ(2)は、図
４の（ｂ）に示すようにリフレッシュ動作(5)に入り、
ＤＲＡＭ(2)におけるメモリセルのリフレッシュが行な
われる。

【０００６】１方、図４の（ｃ）に示すように、タイマ
(3)からのリフレッシュ要求信号(3b₁)(3b₂)(3b₃)(3b₄)・
・・が出力されていないときに、ＣＰＵ(1)からのアクテ
ィブ状態を示すアクセス信号(1b₁)が出力されると、Ｈ
レベルからＬレベルに変化するバーＲＡＳ信号(4a)を出
力するとともに、バーＲＡＳ信号(4a)のＨレベルからＬ
レベルの変化の後に、ＨレベルからＬレベルに変化する
バーＣＡＳ信号を出力する。すると、ＤＲＡＭ(2)はア
クセス動作に入り、ＣＰＵ(1)からのアドレス信号など
によってＤＲＡＭ(2)における選択されたメモリセルへ
の情報の書き込み又は情報の読み出しが行なわれる。

【０００７】また、図４の（ｃ）に示すように、ＣＰＵ
(1)からのアクティブ状態を示すアクセス信号(1b₂)が出
力されていても、タイマ(3)からのリフレッシュ要求信
号(3b₂)が出力されると、ＤＲＡＭ(2)へのリフレッシュ
要求が優先されるため、ＤＲＡＭ(2)へのアクセスは、
ＤＲＡＭ(2)のリフレッシュ動作が終了し、プリチャー
ジタイムが終了するまでＤＲＡＭ(2)へのアクセスは待
たされる。

【０００８】つまり、リフレッシュ回路(4)からは、タ
イマ(3)からのリフレッシュ要求信号(3b₃)に基づいて、
上記したＤＲＡＭ(2)のリフレッシュ動作を行なわせる
ためのバーＲＡＳ信号(4a)、及びバーＣＡＳ信号(4b)を
出力し、ＤＲＡＭ(2)がリフレッシュ動作に入る。ＤＲ
ＡＭ(2)がリフレッシュ動作を終了し、プリチャージが
行なわれた後、リフレッシュ回路(4)は、ＣＰＵ(1)から
のアクティブ状態を示すアクセス信号(1b₂)に基づい
て、上記したＤＲＡＭ(2)のアクセスを行なわせるため
のバーＲＡＳ信号(4a)及びバーＣＡＳ信号(4b)を出力
し、ＤＲＡＭ(2)がアクセスされる。

【０００９】

【発明が解決しようとする課題】しかるに、上記した従
来のコンピュータ・システムにおいては、ＣＰＵ(1)が
ＤＲＡＭ(2)をアクセスしている時でも、タイマ(3)から
ＤＲＡＭ(2)へのリフレッシュ要求が行なわれると、Ｄ
ＲＡＭ(2)へのアクセスは中断されて、ＤＲＡＭ(2)のリ
フレッシュ動作が行なわれるため、ＣＰＵ(1)はＤＲＡ
Ｍ(2)のリフレッシュ動作時間、及びプリチャージタイ
ムの間、待たされることになり、その後、ＤＲＡＭ(2)
のアクセスが行なわれることになる。従って、ＣＰＵ
(1)は、余分の待ち時間を持つことになり、システムと
しての処理速度が低下しているという問題点を有してい
た。

【００１０】この発明は、上記した点に鑑みてなされた
ものであり、ＣＰＵの余分な待ち時間を生じることな
く、確実にＤＲＡＭのリフレッシュ動作を行なうことが
できるＤＲＡＭのリフレッシュ管理装置を得ることを目
的とするものである。

【００１１】

【課題を解決するための手段】この発明の第１の発明に
係わるリフレッシュ管理装置は、クリア信号を受けてか
らリフレッシュ・サイクル時間経過するとＤＲＡＭにリ
フレッシュ動作を行なわせるための信号を出力し、クリ
ア信号を受けてからリフレッシュ・サイクル時間より短
い時間でかつアクセス信号を受けていないとＤＲＡＭに
リフレッシュ動作を行なわせるための信号を出力し、ク
リア信号を受けてからリフレッシュ・サイクル時間経過
より前にアクセス信号を受けるとＤＲＡＭにアクセス動
作をさせるための信号を出力するとともに、アクセス動
作終了後にＤＲＡＭにリフレッシュ動作を行なわせるた
めの信号を出力するものである。

【００１２】この発明の第２の発明に係わるリフレッシ
ュ管理装置は、クリア信号を受けてからリフレッシュ・
サイクル時間経過するとリフレッシュ要求信号を出力す
る第１のリフレッシュ要求信号発生手段と、クリア信号
を受けてからリフレッシュ・サイクル時間経過するとリ
フレッシュ要求信号を出力する第２のリフレッシュ要求
信号発生手段と、第２のリフレッシュ要求信号発生手段
からのリフレッシュ要求信号を受けると、アクセス信号
の有無にかかわらずリフレッシュ要求信号を出力し、ア
クセス信号を受けていない時に第１のリフレッシュ要求
信号からリフレッシュ要求信号を受けるとリフレッシュ
要求信号を出力し、アクセス信号を受けているときに第
１のリフレッシュ要求信号発生手段からリフレッシュ信
号を受けてもリフレッシュ要求信号を出力しないリフレ
ッシュ要求判定手段と、リフレッシュ要求判定手段から
のリフレッシュ要求信号を受けるとＤＲＡＭにリフレッ
シュ動作をさせるための信号を出力し、リフレッシュ要
求判定手段からのリフレッシュ要求信号を受けていない
時にアクセス信号を受けるとＤＲＡＭにアクセス動作を
させるための信号を出力するリフレッシュ手段とを設け
たものである。

【００１３】

【作用】この発明の第１の発明にあっては、クリア信号
を受けてからリフレッシュ・サイクル時間より短い時間
でかつアクセス信号を受けていないと、ＤＲＡＭにリフ
レッシュ動作を行なわせ、クリア信号を受けてからリフ
レッシュ・サイクル時間経過より前にアクセス信号を受
けるとＤＲＡＭにアクセス動作をさせるための信号を出
力するとともに、アクセス動作終了後にＤＲＡＭにリフ
レッシュ動作を行なわせるため、クリア信号を受けてか
らリフレッシュ・サイクル時間経過するとＤＲＡＭにリ
フレッシュ動作を行なわせるタイミングと、ＤＲＡＭに
アクセス動作をさせるタイミングとが重なる確率を減少
せしめる。

【００１４】この発明の第２の発明にあっては、第１及
び第２のリフレッシュ要求信号発生手段がクリア信号を
受けてから、それぞれ違った時間でリフレッシュ要求信
号を出力し、リフレッシュ要求判定手段が第１及び第２
のリフレッシュ要求信号発生手段からのリフレッシュ要
求信号、及びアクセス信号に基づいて、リフレッシュ要
求信号を出力し、ＤＲＡＭがアクセス動作していない時
にクリア信号を受けてからリフレッシュ・サイクル時間
より短い時間でＤＲＡＭのリフレッシュ動作を行なわせ
しめ、クリア信号を受けてからリフレッシュ・サイクル
時間経過するとＤＲＡＭにリフレッシュ動作を行なわせ
るタイミングと、ＤＲＡＭにアクセス動作をさせるタイ
ミングとが重なる確率を減少せしめる。

【００１５】

【実施例】以下に、この発明の実施例を図１及び図２に
基づいて説明する。図１において、(6)は、図２の
（ａ）に示すタイマ・クリア信号(4c)のパルス(4d₁)(4d
₂)(4d₃)・・・を受けてリセットされ、パルス(4d₁)(4d₂)(4
d₃)・・・を受けてから、ＤＲＡＭ(2)に規定されているリ
フレッシュ・サイクル時間Ｔ_REFより短い時間Ｔ₁の後
に、リフレッシュ要求信号(6b₁)(6b₂)・・・（Ｈレベル）
を、次のタイマ・クリア信号(4c)のパルス(4d₁)(4d₂)(4
d₃)・・・を受けるまで出力しつづける信号(6a)（図２
（ｂ）に示す信号）を出力する第１のクリア機能付タイ
マからなる第１のリフレッシュ要求信号発生手段であ
る。

【００１６】(7)はタイマ・クリア信号(4c)のパルス(4d
₁)(4d₂)(4d₃)・・・を受けてリセットされ、パルス(4d₁)(4
d₂)(4d₃)・・・を受けてから、ＤＲＡＭ(2)に規定されてい
るリフレッシュ・サイクル時間Ｔ_REFの後に、リフレッ
シュ要求信号(7b₁)・・・(Ｈレベル)を次のタイマ・クリア
信号(4c)のパルス(4d₁)(4d₂)(4d₃)・・・を受けるまで出力
しつづける信号(7a)（図２の（ｃ）に示す信号）を出力
する第２のクリア機能付タイマからなる第２のリフレッ
シュ要求信号発生手段である。

【００１７】(8)は図２の（ｅ）に示す上記ＣＰＵ(1)か
らのアクセス信号(1b₁)(1b₂)・・・を有する信号(1a)と、
第１及び第２のクリア機能付タイマ(6)及び(7)からの信
号(6a)及び信号(7a)を受け、図２の（ｄ）に示すリフレ
ッシュ要求信号(8b₁)(8b₂)・・・（Ｈレベル）を有した信
号(8a)を出力するリフレッシュ要求判定回路である。

【００１８】このリフレッシュ要求判定回路(8)は、第
２のクリア機能付きタイマ(7)からリフレッシュ要求信
号(7b₁)・・・を受けると、ＣＰＵ(1)からの信号(1a)がア
クティブ状態であるか否かにかかわらず、つまりアクセ
ス信号(1b₁)(1b₂)・・・が出力されていようといまいと、
リフレッシュ要求信号(8b₁)を出力するものであり、Ｃ
ＰＵ(1)からのアクセス信号(1b₁)(1b₂)・・・を受けていな
い時に、第１のクリア機能付きタイマ(6)からリフレッ
シュ要求信号(6b₁)(6b₂)・・・を受けると、リフレッシュ
要求信号を出力し、ＣＰＵ(1)からのアクセス信号(1b₁)
(1b₂)・・・を受けている時に、第１のクリア機能付きタイ
マ(6)からリフレッシュ要求信号(6b₁)(6b₂)・・・を受けて
も、リフレッシュ要求信号は出力せず、ＣＰＵ(1)から
のアクセス信号(1b₁)(1b₂)・・・の終了後にリフレッシュ
要求信号(8b₂)を出力する。

【００１９】(4)は、上記ＣＰＵ(1)からの信号(1a)と上
記リフレッシュ要求判定回路(8)からの信号(8a)を受
け、ＤＲＡＭ(2)にリフレッシュ動作及びアクセス動作
を行なわせるとともに、ＤＲＡＭ(2)のリフレッシュ動
作が終了した時に、図２の（ａ）に示すタイマ、クリア
信号(4c)のパルス(4d₁)(4d₂)(4d₃)・・・を出力するリフレ
ッシュ回路である。

【００２０】このリフレッシュ回路(4)は、リフレッシ
ュ要求判定回路(8)からリフレッシュ要求信号(8b₁)(8
b₂)・・・を受けると、ＨレベルからＬレベルに変化するバ
ーＲＡＳ（ロウ・アドレス・シグナル）信号(4a)を出力
するとともに、上記バーＲＡＳ信号(4a)のＨレベルから
Ｌレベルの変化の前のＨレベルからＬレベルに変化する
バーＣＡＳ（コラム・アドレス・シグナル）信号を出力
し、リフレッシュ要求信号(8b₁)(8b₂)・・・が出力されて
いないときにＣＰＵ(1)からのアクセス信号(1b₁)(1b₂)・
・・を受けると、ＨレベルからＬレベルに変化するバーＲ
ＡＳ信号(4a)を出力するとともに、上記バーＲＡＳ信号
(4a)のＨレベルからＬレベルの変化の後に、Ｈレベルか
らＬレベルに変化するバーＣＡＳ信号を出力するもので
ある。

【００２１】なお、リフレッシュ回路(4)、第１及び第
２のクリア機能付きタイマ(6)(7)、リフレッシュ要求判
定回路(8)によって、ＤＲＡＭ(2)のアクセス動作を行な
わせるためのアクセス信号(1b₁)(1b₂)・・・と、ＤＲＡＭ
(2)のリフレッシュ動作の終了を示すタイマ・クリア信
号(4d₁)(4d₂)(4d₃)・・・とを受け、このタイマ・クリア信
号(4d₁)(4d₂)(4d₃)・・・を受けてから、上記ＤＲＡＭ(2)
に規定されているリフレッシュ・サイクル時間Ｔ_REF経
過すると、上記ＤＲＡＭ(2)にリフレッシュ動作を行な
わせるための信号を出力し、上記タイマ・クリア信号(4
d₁)(4d₂)(4d₃)・・・を受けてから、上記リフレッシュ・サ
イクル時間Ｔ_REFより短い時間Ｔ₁で、かつ上記アクセス
信号(1b₁)(1b₂)・・・を受けていないと、上記ＤＲＡＭ(2)
にリフレッシュ動作を行なわせるための信号を出力し、
上記タイマ・クリア信号(4d₁)(4d₂)(4d₃)・・・受けてか
ら、上記リフレッシュ・サイクル時間Ｔ_REF経過するよ
り前に、上記アクセス信号(1b₁)(1b₂)・・・を受けると、
上記ＤＲＡＭ(2)にアクセス動作をさせるための信号を
出力するとともに、アクセス動作終了後に、上記ＤＲＡ
Ｍ(2)にリフレッシュ動作を行なわせるための信号を出
力するＤＲＡＭのリフレッシュ管理装置を構成している
ものである。

【００２２】次に、このように構成されたコンピュータ
・システムの動作について説明する。今、図２の（ａ）
に示すように、リフレッシュ回路(4)からタイマ・クリ
ア信号(4c)のパルス(4d₁)が出力され、第１及び第２の
クリア機能付きタイマ(6)及び(7)はリセット、つまり、
時間がクリアされたとする。すると、第１及び第２のク
リア機能付きタイマ(6)及び(7)は時間の計測を開始す
る。

【００２３】時間Ｔ₁が経過する前に、ＣＰＵ(1)から
の、図２の（ｅ）に示すようにアクセス信号(1b₁)が出
力されると、リフレッシュ回路(4)は、このアクセス信
号(1b₁)によって、ＨレベルからＬレベルに変化するバ
ーＲＡＳ信号(4a)を出力するとともに、バーＲＡＳ信号
(4a)のＨレベルからＬレベルの変化の後に、Ｈレベルか
らＬレベルに変化するバーＣＡＳ信号を出力する。する
と、ＤＲＡＭ(2)はアクセス動作に入り、ＣＰＵ(1)から
のアクセス信号などによって、ＤＲＡＭ(2)における選
択されたメモリセルへの情報の書き込み又は情報の読み
出しが行なわれる。

【００２４】時間Ｔ₁が経過すると図２の（ｂ）に示す
ように第１のクリア機能付きタイマ(6)からリフレッシ
ュ要求信号(6b₁)が出力される。リフレッシュ要求判定
回路(8)は、このリフレッシュ要求信号(6b₁)を受けるも
のの、ＣＰＵ(1)からのアクセス信号(1b₁)を受けている
ため、ＤＲＡＭ(2)のアクセス動作が終了することを期
待して、リフレッシュ要求信号(6b₁)は無視、つまり、
リフレッシュ要求は待たされることになり、リフレッシ
ュ要求信号をリフレッシュ回路(4)に出力しない。

【００２５】さらに時間が経過し、ＣＰＵ(1)からのア
クセス信号(1b₁)によって、ＤＲＡＭ(2)がアクセス動作
しているにもかかわらず、リフレッシュ・サイクル時間
Ｔ_REF経過したとすると、図２の（ｃ）に示すように、
第２のクリア機能付きタイマ(7)からリフレッシュ要求
信号(7b₁)が出力される。リフレッシュ要求判定回路(8)
はこのリフレッシュ要求信号(7b₁)を受けて、リフレッ
シュ回路(4)にリフレッシュ要求信号(8b₁)を出力する。
リフレッシュ回路(4)は、リフレッシュ要求信号(8b₁)を
受けて、ＣＰＵ(1)からＤＲＡＭ(2)へのアクセス動作を
中断させて、ＤＲＡＭ(2)へのリフレッシュ動作を行な
わせる。

【００２６】つまり、リフレッシュ回路(4)は、リフレ
ッシュ要求判定回路(8)からのリフレッシュ要求信号(8b
₁)を受けると、ＨレベルからＬレベルに変化するバーＲ
ＡＳ信号(4a)を、ＤＲＡＭ(2)に出力するとともに、バ
ーＲＡＳ信号(4a)のＨレベルからＬレベルの変化の前
に、ＨレベルからＬレベルに変化するバーＣＡＳ信号
を、ＤＲＡＭ(2)に出力（いわゆるバーＣＡＳビッフォ
アＲＡＳ）する。すると、ＤＲＡＭ(2)は、図２の
（ｆ）に示すように、リフレッシュ動作(5)に入り、Ｄ
ＲＡＭ(2)におけるメモリセルのリフレッシュが行なわ
れる。この時、ＣＰＵ(1)からＤＲＡＭ(2)へのアクセス
動作は、図２の（ｅ）に示すように、ＤＲＡＭ(2)のリ
フレッシュ動作の期間と、プリチャージタイムとの和の
時間Ｔw、待たされることになる。

【００２７】そして、ＤＲＡＭ(2)のリフレッシュ動作
が終了すると、リフレッシュ回路(4)からタイマ・クリ
ア信号(4c)のパルス(4d₂)が、第１及び第２のクリア機
能付きタイマ(6)及び(7)に出力され、第１及び第２のク
リア機能付きタイマ(6)及び(7)はリセット、つまり時間
内容をクリアされ、再度時間を計測し始める。

【００２８】一方、リフレッシュ回路(4)からタイマ・
クリア信号(4c)のパルス(4d₂)が出力されてから時間Ｔ₁
が経過する前に、ＣＰＵ(1)から図２の（ｅ）に示すよ
うにアクセス信号(1b₂)が出力されると、リフレッシュ
回路(4)は、このアクセス信号(1b₂)によって、上記と同
様にしてＤＲＡＭ(2)のアクセス動作を行なわせる。

【００２９】そして、時間Ｔ₁が経過すると、図２の
（ｂ）に示すように、第１のクリア機能付きタイマ(6)
からリフレッシュ要求信号(6b₂)が出力される。リフレ
ッシュ要求判定回路(8)はこのリフレッシュ要求信号(6b
₂)を受けるものの、ＣＰＵ(1)からアクセス信号(1b₂)を
受けているため、ＤＲＡＭ(2)のアクセス動作が終了す
ることを期待して、リフレッシュ要求信号(6b₂)は無
視、つまり、リフレッシュ要求は待たされることにな
り、リフレッシュ要求信号をリフレッシュ回路(4)に出
力しない。

【００３０】さらに時間が経過し、リフレッシュ・サイ
クル時間Ｔ_REF経過より前に、ＣＰＵ(1)からＤＲＡＭ
(2)へアクセス動作が終了すると、リフレッシュ要求判
定回路(8)は、アクセス信号(1b₂)を受けなくなるため、
第１のクリア機能付きタイマ(6)からのリフレッシュ要
求信号(6b₂)に基づき、図２の（ｄ）に示すように、リ
フレッシュ要求信号(8b₂)を、リフレッシュ回路(4)に出
力する。

【００３１】リフレッシュ回路(4)はリフレッシュ要求
信号(8b₁)を受けて、上記と同様にＤＲＡＭ(2)へのリフ
レッシュ動作を行なわせる。ＤＲＡＭ(2)は図２の
（ｆ）に示すようにリフレッシュ動作(5)を行なう。そ
して、ＤＲＡＭ(2)のリフレッシュ動作が終了すると、
リフレッシュ回路(4)から、タイマ・クリア信号(4c)の
パルス(4d₃)が第１及び第２のクリア機能付きタイマ(6)
及び(7)に出力され、第１及び第２のクリア機能付きタ
イマ(6)及び(7)はリセット、つまり、時間内容をクリア
され、再度時間を計測し始める。

【００３２】また、リフレッシュ回路(4)からタイマ・
クリア信号(4c)のパルス(4d₁)(4d₂)(4d₃)・・・が出力され
てから時間Ｔ₁が経過した時、ＣＰＵ(1)からのアクセス
信号(1b₁)(1b₂)・・・が出力されていないと、リフレッシ
ュ要求判定回路(8)は、第１のクリア機能付きタイマ(6)
からのリフレッシュ要求信号(6b₁)(6b₂)・・・を受けて、
リフレッシュ要求信号(8b₁)(8b₂)・・・をリフレッシュ回
路(4)に出力する。リフレッシュ回路(4)は、このリフレ
ッシュ要求信号(8b₁)(8b₂)・・・を受けて、上記と同様に
して、ＤＲＡＭ(2)のリフレッシュ動作を行なわせる信
号を出力して、ＤＲＡＭ(2)にリフレッシュ動作を行な
わせるものである。

【００３３】以上に述べたように、上記実施例のもの
は、ＤＲＡＭ(2)に規定されたリフレッシュ・サイクル
時間Ｔ_REFより短い時間Ｔ₁で、第１のクリア機能付きタ
イマ(6)からリフレッシュ要求信号(6b₁)(6b₂)・・・を出力
させ、この時、ＣＰＵ(1)からＤＲＡＭ(2)へのアクセス
要求がなければ、第１のクリア機能付きタイマ(6)から
リフレッシュ要求信号(6b₁)(6b₂)・・・に基づいて、リフ
レッシュ要求判定回路(8)からリフレッシュ要求信号(8b
₁)(8b₂)・・・を出力して、リフレッシュ回路(4)がＤＲＡ
Ｍ(2)のリフレッシュ動作を行なわせる。

【００３４】またその時、ＣＰＵ(1)からＤＲＡＭ(2)へ
のアクセス要求があれば、第１のクリア機能付きタイマ
(6)からのリフレッシュ要求信号(6b₁)(6b₂)・・・に基づく
ＤＲＡＭ(2)のリフレッシュ動作を、最大（Ｔ_REF−
Ｔ₁）の時間待機させて、この時間内に、ＣＰＵ(1)から
ＤＲＡＭ(2)へのアクセス動作が終了すると、第１のク
リア機能付きタイマ(6)からリフレッシュ要求信号(6b₁)
(6b₂)・・・に基づいて、リフレッシュ要求判定回路(8)か
らリフレッシュ要求信号(8b₁)(8b₂)・・・を出力して、リ
フレッシュ回路(4)がＤＲＡＭ(2)のリフレッシュ動作を
行なわせる。

【００３５】従って、リフレッシュ回路(4)からタイマ
・クリア信号(4c)のパルス(4d₁)(4d₂)(4d₃)・・・を受けて
から、リフレッシュ・サイクル時間Ｔ_REF経過すると、
ＣＰＵ(1)からＤＲＡＭ(2)へのアクセス動作が行なわれ
ているか否かにかかわらず、ＤＲＡＭ(2)のリフレッシ
ュ動作を行なわせるため、第２のクリア機能付きタイマ
(7)からリフレッシュ要求信号(7b₁)・・・を出力させて、
リフレッシュ要求判定回路(8)からリフレッシュ要求信
号(8b₁)(8b₂)・・・をリフレッシュ回路(4)に出力させ、Ｄ
ＲＡＭ(2)のリフレッシュ動作を行なわせているが、こ
の機会が減少するものである。その結果、ＣＰＵ(1)か
らＤＲＡＭ(2)へのアクセス動作における余分な待ち時
間が減少し、コンピュータ・システムにおける処理時間
が向上するものである。

【００３６】

【発明の効果】この発明の第１の発明は、クリア信号を
受けてからリフレッシュ・サイクル時間経過すると、Ｄ
ＲＡＭにリフレッシュ動作を行なわせるための信号を出
力し、クリア信号を受けてからリフレッシュ・サイクル
時間より短い時間でかつアクセス信号を受けていないと
ＤＲＡＭにリフレッシュ動作を行なわせるための信号を
出力し、クリア信号を受けてからリフレッシュ・サイク
ル時間経過より前にアクセス信号を受けるとＤＲＡＭに
アクセス動作をさせるための信号を出力するとともに、
アクセス動作終了後にＤＲＡＭにリフレッシュ動作を行
なわせるための信号を出力するものとしたので、クリア
信号を受けてからリフレッシュ・サイクル時間経過する
とＤＲＡＭにリフレッシュ動作を行なわせるタイミング
と、ＤＲＡＭにアクセス動作をさせるタイミングとが重
なる確率を減少し、ＤＲＡＭのアクセス動作における余
分な待ち時間を少なくでき、コンピュータ・システムの
処理速度が向上するという効果を有するものである。

【００３７】この発明の第２の発明は、クリア信号を受
けてからリフレッシュ・サイクル時間より短い時間経過
すると、リフレッシュ要求信号を出力する第１のリフレ
ッシュ要求信号発生手段と、クリア信号を受けてから、
リフレッシュ・サイクル時間経過すると、リフレッシュ
要求信号を出力する第２のリフレッシュ要求信号発生手
段と、第２のリフレッシュ要求信号発生手段からのリフ
レッシュ要求信号を受けると、アクセス信号の有無にか
かわらず、リフレッシュ要求信号を出力し、アクセス信
号を受けていない時に、第１のリフレッシュ要求信号か
らリフレッシュ要求信号を受けると、リフレッシュ要求
信号を出力し、アクセス信号を受けているときに、第１
のリフレッシュ要求信号発生手段からリフレッシュ信号
を受けても、リフレッシュ要求信号を出力しないリフレ
ッシュ要求判定手段と、リフレッシュ要求判定手段から
のリフレッシュ要求信号を受けると、ＤＲＡＭにリフレ
ッシュ動作をさせるための信号を出力し、リフレッシュ
要求判定手段からのリフレッシュ要求信号を受けていな
い時に、アクセス信号を受けると、ＤＲＡＭにアクセス
動作をさせるための信号を出力するリフレッシュ手段と
を設けたので、クリア信号を受けてからリフレッシュ・
サイクル時間経過すると、ＤＲＡＭにリフレッシュ動作
を行なわせるタイミングと、ＤＲＡＭにアクセス動作を
させるタイミングとが重なる確率が減少し、ＤＲＡＭの
アクセス動作における余分な待ち時間を少なくでき、コ
ンピュータ・システムの処理速度が向上するという効果
を有するものである。

【図面の簡単な説明】

【図１】この発明の実施例１を示す構成図。

【図２】この発明の実施例１における各部の信号を示す
波形図。

【図３】従来のコンピュータ・システムを示す構成図。

【図４】従来のコンピュータ・システムにおける各部の
信号を示す波形図。

【符号の説明】

１中央演算処理装置（ＣＰＵ）２ダイナミック・ランダム・アクセス・メモリ（ＤＲ
ＡＭ）４リフレッシュ回路６第１のクリア機能付きタイマ７第２のクリア機能付きタイマ８リフレッシュ要求判定回路

Claims

【特許請求の範囲】

【請求項１】ＤＲＡＭのアクセス動作を行なわせるた
めのアクセス信号と上記ＤＲＡＭのリフレッシュ動作の
終了を示すクリア信号とを受け、このクリア信号を受け
てから上記ＤＲＡＭに規定されているリフレッシュ・サ
イクル時間経過するとＤＲＡＭにリフレッシュ動作を行
なわせるための信号を出力し、上記クリア信号を受けて
から上記リフレッシュ・サイクル時間より短い時間でか
つ上記アクセス信号を受けていないと上記ＤＲＡＭにリ
フレッシュ動作を行なわせるための信号を出力し、上記
クリア信号を受けてから上記リフレッシュ・サイクル時
間経過より前に上記アクセス信号を受けると上記ＤＲＡ
Ｍにアクセス動作をさせるための信号を出力するととも
に、アクセス動作終了後に上記ＤＲＡＭにリフレッシュ
動作を行なわせるための信号を出力するＤＲＡＭのリフ
レッシュ管理装置。
【請求項２】ＤＲＡＭのリフレッシュ動作の終了を示
すクリア信号を受け、このクリア信号を受けてから上記
ＤＲＡＭに規定されているリフレッシュ・サイクル時間
より短い時間経過するとリフレッシュ要求信号を出力す
る第１のリフレッシュ要求信号発生手段、上記クリア信
号を受け、このクリア信号を受けてから上記リフレッシ
ュ・サイクル時間経過するとリフレッシュ要求信号を出
力する第２のリフレッシュ要求信号発生手段、上記ＤＲ
ＡＭのアクセス動作を行なわせるためのアクセス信号と
上記第１及び第２のリフレッシュ要求信号発生手段から
のリフレッシュ要求信号を受け、上記第２のリフレッシ
ュ要求信号発生手段からのリフレッシュ要求信号を受け
ると上記アクセス信号の有無にかかわらずリフレッシュ
要求信号を出力し、上記アクセス信号を受けていない時
に上記第１のリフレッシュ要求信号からリフレッシュ要
求信号を受けるとリフレッシュ要求信号を出力し、上記
アクセス信号を受けているときに上記第１のリフレッシ
ュ要求信号発生手段からリフレッシュ信号を受けてもリ
フレッシュ要求信号を出力しないリフレッシュ要求判定
手段、上記アクセス信号と上記リフレッシュ要求判定手
段からのリフレッシュ要求信号を受け、上記リフレッシ
ュ要求判定手段からのリフレッシュ要求信号を受けると
上記ＤＲＡＭにリフレッシュ動作をさせるための信号を
出力し、上記リフレッシュ要求判定手段からのリフレッ
シュ要求信号を受けていない時に上記アクセス信号を受
けると上記ＤＲＡＭにアクセス動作をさせるための信号
を出力するリフレッシュ手段を備えたＤＲＡＭのリフレ
ッシュ管理装置。