JPH0732205B2 - 不揮発性半導体記憶装置の製造方法 - Google Patents
不揮発性半導体記憶装置の製造方法Info
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- JPH0732205B2 JPH0732205B2 JP63305338A JP30533888A JPH0732205B2 JP H0732205 B2 JPH0732205 B2 JP H0732205B2 JP 63305338 A JP63305338 A JP 63305338A JP 30533888 A JP30533888 A JP 30533888A JP H0732205 B2 JPH0732205 B2 JP H0732205B2
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- Japan
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- insulating film
- film
- polycrystalline silicon
- semiconductor substrate
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、不揮発性半導体記憶装置の製造方法に関し、
特に、記憶装置の高集積化及び特性の改善を可能とする
不揮発性半導体記憶装置の製造方法に関する。
特に、記憶装置の高集積化及び特性の改善を可能とする
不揮発性半導体記憶装置の製造方法に関する。
［従来の技術］ 従来、この種の不揮発性半導体記憶装置の製造方法は、
第２図に示す様に、まず、半導体基板21上に第１の絶縁
膜22（例えば熱酸化法による酸化膜、膜厚200Å〜1000
Å）を形成し、フォトレジスト23をマスクとして用い
て、第１の絶縁膜22及び半導体基板21を選択的にエッチ
ング除去し、素子分離領域となる溝を形成する［第２図
（ａ）］。次に、全面に第２の絶縁膜24（例えば化学的
気相成長法による酸化膜、膜厚１μｍ〜３μｍ）を形成
する［第２図（ｂ）］。次に、第２の絶縁膜24をエッチ
バックして素子分離領域となる溝にのみ第２の絶縁膜24
を埋め込む［第２図（ｃ）］。
第２図に示す様に、まず、半導体基板21上に第１の絶縁
膜22（例えば熱酸化法による酸化膜、膜厚200Å〜1000
Å）を形成し、フォトレジスト23をマスクとして用い
て、第１の絶縁膜22及び半導体基板21を選択的にエッチ
ング除去し、素子分離領域となる溝を形成する［第２図
（ａ）］。次に、全面に第２の絶縁膜24（例えば化学的
気相成長法による酸化膜、膜厚１μｍ〜３μｍ）を形成
する［第２図（ｂ）］。次に、第２の絶縁膜24をエッチ
バックして素子分離領域となる溝にのみ第２の絶縁膜24
を埋め込む［第２図（ｃ）］。
次に、露出した半導体基板21の表面にゲート絶縁膜とな
る第４の絶縁膜26（例えば熱酸化法による酸化膜、膜厚
200Å〜1000Å）を形成する［第２図（ｄ）］。その上
に浮遊ゲート電極となる、不純物（例えば燐）を含有し
た第１の多結晶シリコン膜27を形成する［第２図
（ｅ）］。フォトレジストを用いた公知のフォトエッチ
ング技術により、第１の多結晶シリコン膜27を選択的に
エッチング除去する［第２図ｆ）］。次いで、第１の多
結晶シリコン膜27上に第５の絶縁膜29（例えば、化学的
気相成長法による窒化膜、膜厚200Å〜1000Å）を形成
し、制御ゲート電極となる、不純物（例えば燐）を含有
した第２の多結晶シリコン膜30を形成する［第２図
（ｇ）］。その後、フォトエッチング技術により第２の
多結晶シリコン膜30と第５の絶縁膜29と第１の多結晶シ
リコン膜17を選択的にエッチング除去する。
る第４の絶縁膜26（例えば熱酸化法による酸化膜、膜厚
200Å〜1000Å）を形成する［第２図（ｄ）］。その上
に浮遊ゲート電極となる、不純物（例えば燐）を含有し
た第１の多結晶シリコン膜27を形成する［第２図
（ｅ）］。フォトレジストを用いた公知のフォトエッチ
ング技術により、第１の多結晶シリコン膜27を選択的に
エッチング除去する［第２図ｆ）］。次いで、第１の多
結晶シリコン膜27上に第５の絶縁膜29（例えば、化学的
気相成長法による窒化膜、膜厚200Å〜1000Å）を形成
し、制御ゲート電極となる、不純物（例えば燐）を含有
した第２の多結晶シリコン膜30を形成する［第２図
（ｇ）］。その後、フォトエッチング技術により第２の
多結晶シリコン膜30と第５の絶縁膜29と第１の多結晶シ
リコン膜17を選択的にエッチング除去する。
［発明が解決しようとする問題点］ 上述した従来の製造方法においては、ゲート絶縁膜とな
る第４の絶縁膜を形成する際に、半導体基板に形成され
た溝の上端部が剥き出しになっている［第２図（ｃ）参
照］。そのため、この状態の半導体基板に熱酸化法を施
した場合、第４図に示す様に溝の上端部の角の部分で第
４の絶縁膜26の膜厚が薄くなる。即ち、形成された第４
の絶縁膜の膜厚ｄに対して、溝の上端部の角の部分で
は、第４の絶縁膜の膜厚はd2と薄くなる。従って、この
部分での絶縁耐圧が低下してしまう。
る第４の絶縁膜を形成する際に、半導体基板に形成され
た溝の上端部が剥き出しになっている［第２図（ｃ）参
照］。そのため、この状態の半導体基板に熱酸化法を施
した場合、第４図に示す様に溝の上端部の角の部分で第
４の絶縁膜26の膜厚が薄くなる。即ち、形成された第４
の絶縁膜の膜厚ｄに対して、溝の上端部の角の部分で
は、第４の絶縁膜の膜厚はd2と薄くなる。従って、この
部分での絶縁耐圧が低下してしまう。
また、浮遊ゲート電極となる第１の多結晶シリコン膜27
を素子分離領域となる溝上でエッチングして分離しなけ
ればならないが、第１の多結晶シリコン膜27のエッチン
グ分離にはフォトエッチング技術を用いている為、位置
合わせに対する余裕が必要となる。即ち、第４図に示す
様に、第１の多結晶シリコン膜27を最小の分離寸法L1で
分離した時でも、素子分離領域となる溝の幅には位置合
わせ余裕が必要となり溝の幅は最小の分離寸法L1より大
きくL2とする必要がある。このことが高集積化への妨げ
となっている。
を素子分離領域となる溝上でエッチングして分離しなけ
ればならないが、第１の多結晶シリコン膜27のエッチン
グ分離にはフォトエッチング技術を用いている為、位置
合わせに対する余裕が必要となる。即ち、第４図に示す
様に、第１の多結晶シリコン膜27を最小の分離寸法L1で
分離した時でも、素子分離領域となる溝の幅には位置合
わせ余裕が必要となり溝の幅は最小の分離寸法L1より大
きくL2とする必要がある。このことが高集積化への妨げ
となっている。
［問題点を解決するための手段］ 本発明による不揮発性半導体記憶装置の製造方法は、半
導体基板表面に第１の絶縁膜を形成する工程と、第１の
絶縁膜及び半導体基板を選択的にエッチングして溝を形
成する工程と、全面に第２の絶縁膜を形成しこれをエッ
チバックして溝を埋め込む工程と、第１の絶縁膜を除去
した後に、全面に第３の絶縁膜を形成しこれをエッチバ
ックして第２の絶縁膜の側壁にのみ第３の絶縁膜を残存
させる工程と、半導体基板表面に第４の絶縁膜を形成し
た後に全面に第１の多結晶シリコン膜を形成し、更に全
面に平坦化物質を形成し、平坦化物質及び第１の多結晶
シリコン膜を第２の絶縁膜が露出する迄エッチバックす
る工程と、残余の平坦化物質を除去する工程と、第１の
多結晶シリコン膜上に第５の絶縁膜を形成し、更に第２
の多結晶シリコン膜を形成する工程とを有している。
導体基板表面に第１の絶縁膜を形成する工程と、第１の
絶縁膜及び半導体基板を選択的にエッチングして溝を形
成する工程と、全面に第２の絶縁膜を形成しこれをエッ
チバックして溝を埋め込む工程と、第１の絶縁膜を除去
した後に、全面に第３の絶縁膜を形成しこれをエッチバ
ックして第２の絶縁膜の側壁にのみ第３の絶縁膜を残存
させる工程と、半導体基板表面に第４の絶縁膜を形成し
た後に全面に第１の多結晶シリコン膜を形成し、更に全
面に平坦化物質を形成し、平坦化物質及び第１の多結晶
シリコン膜を第２の絶縁膜が露出する迄エッチバックす
る工程と、残余の平坦化物質を除去する工程と、第１の
多結晶シリコン膜上に第５の絶縁膜を形成し、更に第２
の多結晶シリコン膜を形成する工程とを有している。
［実施例］ 次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図（ａ）〜（ｉ）は、本発明の一実施例の工程順を
示す縦断面図である。まず、半導体基板11上に厚い第１
の絶縁膜12（例えば、熱酸化法による酸化膜、膜厚0.5
μｍ〜1.5μｍ）を形成し、フォトレジスト13を用いた
公知のフォトエッチング技術により、選択的に第１の絶
縁膜12および半導体基板11をエッチング除去して素子分
離領域となる溝を形成する［第１図（ａ）］。フォトレ
ジスト13を除去した後に、全面に第２の絶縁膜14（例え
ば、化学的気相成長法による窒化膜、膜厚2000Å〜１μ
ｍ）を形成する［第１図（ｂ）］。続いて、第２の絶縁
膜14を第１の絶縁膜12が露出するまでエッチバックして
溝部分にのみ第２の絶縁膜14を残す［第１図（ｃ）］。
示す縦断面図である。まず、半導体基板11上に厚い第１
の絶縁膜12（例えば、熱酸化法による酸化膜、膜厚0.5
μｍ〜1.5μｍ）を形成し、フォトレジスト13を用いた
公知のフォトエッチング技術により、選択的に第１の絶
縁膜12および半導体基板11をエッチング除去して素子分
離領域となる溝を形成する［第１図（ａ）］。フォトレ
ジスト13を除去した後に、全面に第２の絶縁膜14（例え
ば、化学的気相成長法による窒化膜、膜厚2000Å〜１μ
ｍ）を形成する［第１図（ｂ）］。続いて、第２の絶縁
膜14を第１の絶縁膜12が露出するまでエッチバックして
溝部分にのみ第２の絶縁膜14を残す［第１図（ｃ）］。
次いで、全面を第１の絶縁膜12に対して反応性の高いエ
ッチング液（例えば、弗酸を含有するエッチング液）に
晒して第１の絶縁膜12を除去し、その後第３の絶縁膜15
を全面に形成する［第１図（ｄ）］。全面を異方性のあ
るプラズマエッチングに晒して第３の絶縁膜15を第２の
絶縁膜14の側壁にのみ残す［第１図（ｅ）］。
ッチング液（例えば、弗酸を含有するエッチング液）に
晒して第１の絶縁膜12を除去し、その後第３の絶縁膜15
を全面に形成する［第１図（ｄ）］。全面を異方性のあ
るプラズマエッチングに晒して第３の絶縁膜15を第２の
絶縁膜14の側壁にのみ残す［第１図（ｅ）］。
続いて、露出した半導体基板１上にゲート絶縁膜となる
第４の絶縁膜16（例えば、熱酸化法による酸化膜、膜厚
200Å〜1000Å）を形成し、その後浮遊ゲート電極とな
る、不純物（例えば、燐）を含有した第１の多結晶シリ
コン膜17を形成し、更に全面に平坦化物質18（例えば、
フォトレジスト）を形成する［第１図（ｆ）］。全面の
平坦化物質18及び第１の多結晶シリコン膜17を第２の絶
縁膜14が露出する迄エッチバックし、残存した平坦化物
質18を除去する［第１図（ｇ）］。次に、全面に第５図
の絶縁膜19（例えば、化学的気相成長法による窒化膜、
膜厚200Å〜1000Å）を形成する［第１図（ｈ）］。次
いで、制御ゲート電極となる、不純物（例えば、燐）を
含有した第２の多結晶シリコン膜20を形成する［第１図
（ｉ）］。その後、レジストを用いた公知のフォトエッ
チング技術により第２の多結晶シリコン膜20、第５の絶
縁膜19及び第１の多結晶シリコン膜17を選択的にエッチ
ング除去する。
第４の絶縁膜16（例えば、熱酸化法による酸化膜、膜厚
200Å〜1000Å）を形成し、その後浮遊ゲート電極とな
る、不純物（例えば、燐）を含有した第１の多結晶シリ
コン膜17を形成し、更に全面に平坦化物質18（例えば、
フォトレジスト）を形成する［第１図（ｆ）］。全面の
平坦化物質18及び第１の多結晶シリコン膜17を第２の絶
縁膜14が露出する迄エッチバックし、残存した平坦化物
質18を除去する［第１図（ｇ）］。次に、全面に第５図
の絶縁膜19（例えば、化学的気相成長法による窒化膜、
膜厚200Å〜1000Å）を形成する［第１図（ｈ）］。次
いで、制御ゲート電極となる、不純物（例えば、燐）を
含有した第２の多結晶シリコン膜20を形成する［第１図
（ｉ）］。その後、レジストを用いた公知のフォトエッ
チング技術により第２の多結晶シリコン膜20、第５の絶
縁膜19及び第１の多結晶シリコン膜17を選択的にエッチ
ング除去する。
なお、以上の実施例では、第１の絶縁膜を酸化膜とし第
２の絶縁膜を窒化膜としていたがこれを逆にしてもよ
い。
２の絶縁膜を窒化膜としていたがこれを逆にしてもよ
い。
［発明の効果］ 以上説明した様に本発明は、素子分離領域の第２の絶縁
膜14の側壁に第３の絶縁膜15を形成するものであるの
で、本発明によって形成された半導体装置は、半導体基
板の溝の上端部が露出する事がなく、絶縁耐圧が向上し
ている。即ち、第３図に示す様に、半導体基板１の溝の
上端部の角の部分の絶縁膜膜厚d1が、形成された第４の
絶縁膜16の膜厚ｄより厚くなっているので、この部分で
の絶縁耐圧が向上している。
膜14の側壁に第３の絶縁膜15を形成するものであるの
で、本発明によって形成された半導体装置は、半導体基
板の溝の上端部が露出する事がなく、絶縁耐圧が向上し
ている。即ち、第３図に示す様に、半導体基板１の溝の
上端部の角の部分の絶縁膜膜厚d1が、形成された第４の
絶縁膜16の膜厚ｄより厚くなっているので、この部分で
の絶縁耐圧が向上している。
また、浮遊ゲート電極となる第１の多結晶シリコン膜17
の分離は、素子分離領域の第２の絶縁膜14に対して自己
整合的に行われるので、素子分離領域となる溝の幅には
位置合わせ余裕の必要はなく、溝の幅と同じ最小の分離
幅とすることが出来る。すなわち、第３図に示す様に素
子分離領域となる溝の幅も浮遊ゲート電極となる第１の
多結晶シリコン膜17の分離幅も最小の分離幅L1に出来
る。
の分離は、素子分離領域の第２の絶縁膜14に対して自己
整合的に行われるので、素子分離領域となる溝の幅には
位置合わせ余裕の必要はなく、溝の幅と同じ最小の分離
幅とすることが出来る。すなわち、第３図に示す様に素
子分離領域となる溝の幅も浮遊ゲート電極となる第１の
多結晶シリコン膜17の分離幅も最小の分離幅L1に出来
る。
さらに、浮遊ゲート電極である第１の多結晶シリコン膜
17の断面形状が、第１図（ｉ）に示す様に、凹状になっ
ている為に、制御ゲート電極である第２の多結晶シリコ
ン膜との対向面積が大きくなり装置の記憶スピードが速
くなるという効果もある。
17の断面形状が、第１図（ｉ）に示す様に、凹状になっ
ている為に、制御ゲート電極である第２の多結晶シリコ
ン膜との対向面積が大きくなり装置の記憶スピードが速
くなるという効果もある。
第１図（ａ）〜（ｉ）は本発明の一実施例の製造工程を
示す縦断面図、第２図（ａ）〜（ｇ）は従来例の製造工
程を示す縦断面図、第３図は第１図（ｉ）の要部拡大
図、第４図は第２図（ｇ）の要部拡大図である。 11、21……半導体基板、12、22……第１の絶縁膜、13、
23……フォトレジスト、14、24……第２の絶縁膜、15…
…第３の絶縁膜、16、26……第４の絶縁膜、17、27……
第１の多結晶シリコン膜、18……平坦化物質、19、29…
…第５の絶縁膜、20、30……第２の多結晶シリコン膜。
示す縦断面図、第２図（ａ）〜（ｇ）は従来例の製造工
程を示す縦断面図、第３図は第１図（ｉ）の要部拡大
図、第４図は第２図（ｇ）の要部拡大図である。 11、21……半導体基板、12、22……第１の絶縁膜、13、
23……フォトレジスト、14、24……第２の絶縁膜、15…
…第３の絶縁膜、16、26……第４の絶縁膜、17、27……
第１の多結晶シリコン膜、18……平坦化物質、19、29…
…第５の絶縁膜、20、30……第２の多結晶シリコン膜。
Claims (1)
- 【請求項１】半導体基板表面に第１の絶縁膜を形成する
工程と、前記第１の絶縁膜及び前記半導体基板を選択的
にエッチングして素子分離用の溝を形成する工程と、全
面に第２の絶縁膜を形成した後該膜をエッチバックし前
記溝を前記第２の絶縁膜で埋め込む工程と、前記第１の
絶縁膜を除去する工程と、全面に第３の絶縁膜を形成し
該膜をエッチバックして前記第２の絶縁膜の側壁にのみ
前記第３の絶縁膜を残存させる工程と、前記半導体基板
表面に第４の絶縁膜を形成した後に全面に多結晶シリコ
ン４と平坦化物質膜を形成する工程と、前記平坦化物質
膜と前記多結晶シリコン膜を前記第２の絶縁膜が露出す
る迄エッチバックして浮遊ゲート電極を形成する工程
と、残余の平坦化膜を除去する工程とを具備することを
特徴とする不揮発性半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63305338A JPH0732205B2 (ja) | 1988-12-02 | 1988-12-02 | 不揮発性半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63305338A JPH0732205B2 (ja) | 1988-12-02 | 1988-12-02 | 不揮発性半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02151074A JPH02151074A (ja) | 1990-06-11 |
| JPH0732205B2 true JPH0732205B2 (ja) | 1995-04-10 |
Family
ID=17943911
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63305338A Expired - Lifetime JPH0732205B2 (ja) | 1988-12-02 | 1988-12-02 | 不揮発性半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0732205B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000051188A1 (en) * | 1999-02-23 | 2000-08-31 | Actrans System, Inc. | Flash memory cell with self-aligned gates and fabrication process |
| JP2001189439A (ja) * | 2000-01-05 | 2001-07-10 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置の製造方法及び不揮発性半導体記憶装置 |
-
1988
- 1988-12-02 JP JP63305338A patent/JPH0732205B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02151074A (ja) | 1990-06-11 |
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