JPH0732236B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0732236B2 JPH0732236B2 JP61004910A JP491086A JPH0732236B2 JP H0732236 B2 JPH0732236 B2 JP H0732236B2 JP 61004910 A JP61004910 A JP 61004910A JP 491086 A JP491086 A JP 491086A JP H0732236 B2 JPH0732236 B2 JP H0732236B2
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- conductive layer
- integrated circuit
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Magnetic Heads (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置に関するものであり、特
に、静電気破壊防止回路を有する半導体集積回路装置に
適用して有効な技術に関するものである。
に、静電気破壊防止回路を有する半導体集積回路装置に
適用して有効な技術に関するものである。
MISFETを有する半導体集積回路装置は、人為的な取扱い
により誘発される急峻で非常に高い過大電圧でその入力
段回路を構成するゲート絶縁膜が破壊される所謂静電気
破壊を生じ易い。このため、過大電圧が入力する外部入
力端子と入力段回路との間に、静電気破壊防止回路（保
護回路）を設けている。
により誘発される急峻で非常に高い過大電圧でその入力
段回路を構成するゲート絶縁膜が破壊される所謂静電気
破壊を生じ易い。このため、過大電圧が入力する外部入
力端子と入力段回路との間に、静電気破壊防止回路（保
護回路）を設けている。
静電気破壊防止回路は、例えば、特願昭59−216181号に
記載されるように、一般的に、保護抵抗素子とクランプ
用MISFETとで構成されている。
記載されるように、一般的に、保護抵抗素子とクランプ
用MISFETとで構成されている。
保護抵抗素子は、n+型の半導体領域で構成されており、
内部回路を構成するMISFETのソース領域又はドレイン領
域と同一製造工程で形成することができる特徴がある。
クランプ用MISFETは、保護抵抗素子と同様に、内部回路
を構成するMISFETと同一製造工程で形成することができ
る特徴がある。
内部回路を構成するMISFETのソース領域又はドレイン領
域と同一製造工程で形成することができる特徴がある。
クランプ用MISFETは、保護抵抗素子と同様に、内部回路
を構成するMISFETと同一製造工程で形成することができ
る特徴がある。
このように構成される静電気破壊防止回路の保護抵抗素
子は、外部入力端子に入力する過大電圧をなまらせ又ブ
レークダウンで基板側に流すことができる。また、クラ
ンプ用MISFETは、保護抵抗素子緩和和された過大重圧の
ピーク値を低下することができる。
子は、外部入力端子に入力する過大電圧をなまらせ又ブ
レークダウンで基板側に流すことができる。また、クラ
ンプ用MISFETは、保護抵抗素子緩和和された過大重圧の
ピーク値を低下することができる。
本発明者は、前述の技術における検討の結果、次のよう
な問題点を見出した。
な問題点を見出した。
外部入力端子に入力する過大電圧は、基板抵抗が10〔Ω
cm〕程度と高いために、保護抵抗素子のブレークダウン
で基板側に充分に流れない。このため、過大電流が略直
接クランプ用MISFETのドレイン領域に入力するので、ク
ランプ用MISFETが破壊される。
cm〕程度と高いために、保護抵抗素子のブレークダウン
で基板側に充分に流れない。このため、過大電流が略直
接クランプ用MISFETのドレイン領域に入力するので、ク
ランプ用MISFETが破壊される。
本発明の目的は、静電気破壊防止回路を有する半導体集
積回路装置において、静電気破壊に対する電気的信頼性
を向上することが可能な技術を提供することにある。
積回路装置において、静電気破壊に対する電気的信頼性
を向上することが可能な技術を提供することにある。
本発明の他の目的は、静電気破壊防止回路を有する半導
体集積回路装置において、静電気破壊防止回路の占有面
積を縮小し、集積度を向上することが可能な技術を提供
することにある。
体集積回路装置において、静電気破壊防止回路の占有面
積を縮小し、集積度を向上することが可能な技術を提供
することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。
要を簡単に説明すれば、下記のとおりである。
すなわち、静電気破壊防止回路を有する半導体集積回路
装置であって、保護抵抗素子を構成する半導体領域に近
接した位置の半導体基板又はウエル領域の主面に、それ
と電気的に接続する低抵抗値の導電層を設ける。
装置であって、保護抵抗素子を構成する半導体領域に近
接した位置の半導体基板又はウエル領域の主面に、それ
と電気的に接続する低抵抗値の導電層を設ける。
上記した手段によれば、保護抵抗素子のブレークダウン
で半導体基板又はウエル領域に流れる過大電流を、前記
導電層で形成される寄生容量に即座に充電することがで
きるので、クランプ用MISFET又は次段回路に流れる過大
電流を低減し、その破壊を防止することができる。すな
わち、静電気破壊防止回路又は次段回路の静電気破壊に
対する電気的信頼性を向上することができる。
で半導体基板又はウエル領域に流れる過大電流を、前記
導電層で形成される寄生容量に即座に充電することがで
きるので、クランプ用MISFET又は次段回路に流れる過大
電流を低減し、その破壊を防止することができる。すな
わち、静電気破壊防止回路又は次段回路の静電気破壊に
対する電気的信頼性を向上することができる。
本実施例Ｉは、相補型のMISFET（以下、CMOSという）を
備えた半導体集積回路装置に本発明を適用した実施例で
ある。
備えた半導体集積回路装置に本発明を適用した実施例で
ある。
本発明の実施例Ｉである静電気破壊防止回路を有する半
導体集積回路装置の入力部を第１図（等価回路図）で示
す。
導体集積回路装置の入力部を第１図（等価回路図）で示
す。
なお、実施例の全図において、同一機能を有するものは
同一符号を付け、そのくり返しの説明は省略する。
同一符号を付け、そのくり返しの説明は省略する。
第１図で示すように、外部入力端子（ボンディングパッ
ト）BPと内部回路の入力段回路Ｉは、静電気破壊防止回
路IIを介在させて電気的に接続されている。
ト）BPと内部回路の入力段回路Ｉは、静電気破壊防止回
路IIを介在させて電気的に接続されている。
入力段回路Ｉは、ｎチャネルMISFETQnとｐチャネルMISF
ETQpとからなるCMOSインバータ回路で構成されている。
ETQpとからなるCMOSインバータ回路で構成されている。
Vssは基準電圧（例えば、回路の接地電圧０［Ｖ］用端
子、Vccは電源電圧（例えば、回路の動作電圧５［Ｖ］
用端子である。Voutはインバータ回路の出力信号用端子
である。
子、Vccは電源電圧（例えば、回路の動作電圧５［Ｖ］
用端子である。Voutはインバータ回路の出力信号用端子
である。
静電気破壊防止回路IIは、保護抵抗素子Ｒとｎチャネル
型のクランプ用MISFETQcで構成されている。保護抵抗素
子Ｒは、一端部が外部入力端子BPに接続され、他端がMI
SFETQcのドレイン領域を介して入力段回路Ｉに接続され
ている。MISFETQcのソース領域及びゲート電極は、基準
電圧用端子Vssに接続されている。
型のクランプ用MISFETQcで構成されている。保護抵抗素
子Ｒは、一端部が外部入力端子BPに接続され、他端がMI
SFETQcのドレイン領域を介して入力段回路Ｉに接続され
ている。MISFETQcのソース領域及びゲート電極は、基準
電圧用端子Vssに接続されている。
次に、本実施例の具体的な構成について説明する。
本発明の実施例Ｉである静電気破壊防止回路を有する半
導体集積回路装置の入力部を第２図（要部平面図）で示
し、第２図のIIIa−IIIa線及びIIIb−IIIb線で切った断
面を第３図で示す。なお、第２図は、本実施例の構成を
わかり易くするために、各導電層間に設けられるフィー
ルド絶縁膜以外の絶縁膜は図示しない。
導体集積回路装置の入力部を第２図（要部平面図）で示
し、第２図のIIIa−IIIa線及びIIIb−IIIb線で切った断
面を第３図で示す。なお、第２図は、本実施例の構成を
わかり易くするために、各導電層間に設けられるフィー
ルド絶縁膜以外の絶縁膜は図示しない。
第２図及び第３図において、１は単結晶シリコンからな
るp-型の半導体基板である。２はn-型のウエル領域であ
り、CMOSを構成するようになっている。
るp-型の半導体基板である。２はn-型のウエル領域であ
り、CMOSを構成するようになっている。
３はフィールド絶縁膜、４はｐ型のチャネルストッパ領
域であり、これらは半導体素子間の半導体基板１又はウ
エル領域２の主面に設けられている。
域であり、これらは半導体素子間の半導体基板１又はウ
エル領域２の主面に設けられている。
入力段回路Ｉを構成するMISFETQn又はQpは、フィールド
絶縁膜３で囲まれた領域の半導体基板１の主面又はウエ
ル領域２の主面に設けられている。すなわち、MISFETQn
は、半導体基板１、ゲート絶縁膜５、ゲート電極６、ソ
ース領域又はドレイン領域として使用される一対のn+型
の半導体領域7Aで構成されている、MISFETQpは、ウエル
領域２、ゲート絶縁膜５、ゲート電極６、ソース領域又
はドレイン領域として使用される一対のp+型の半導体領
域８で構成されている。
絶縁膜３で囲まれた領域の半導体基板１の主面又はウエ
ル領域２の主面に設けられている。すなわち、MISFETQn
は、半導体基板１、ゲート絶縁膜５、ゲート電極６、ソ
ース領域又はドレイン領域として使用される一対のn+型
の半導体領域7Aで構成されている、MISFETQpは、ウエル
領域２、ゲート絶縁膜５、ゲート電極６、ソース領域又
はドレイン領域として使用される一対のp+型の半導体領
域８で構成されている。
静電気破壊防止回路IIを構成するクランプ用MISFETQc
は、MISFETQnと同様に、半導体基板１、ゲート絶縁膜
５、ゲート電極６及び一対のn+型の半導体領域7Bで構成
されている。
は、MISFETQnと同様に、半導体基板１、ゲート絶縁膜
５、ゲート電極６及び一対のn+型の半導体領域7Bで構成
されている。
静電気破壊防止回路IIを構成する保護抵抗素子Ｒは、n+
型の半導体領域7Cで構成されている。保護抵抗素子Ｒ
は、一端部がMISFETQcのドレイン領域として使用される
半導体領域7Bと一体に構成されている。
型の半導体領域7Cで構成されている。保護抵抗素子Ｒ
は、一端部がMISFETQcのドレイン領域として使用される
半導体領域7Bと一体に構成されている。
前記保護抵抗素子Ｒ及びMISFETQcは、内部回路を構成す
るMISFETQnと同一製造工程で構成されるようになってい
る。
るMISFETQnと同一製造工程で構成されるようになってい
る。
９は半導体素子を覆う層間絶縁膜である。10は接続孔で
あり、所定の半導体領域7A乃至7C,8又はゲート電極６の
上部の絶縁膜９を除去して設けられている。
あり、所定の半導体領域7A乃至7C,8又はゲート電極６の
上部の絶縁膜９を除去して設けられている。
11A乃至11Gは導電層であり、接続孔10を通して半導体領
域7A乃至7C,8、ゲート電極６又は半導体基板１の夫々と
電気的に接続されている。導電層11A乃至11Gは、例え
ば、アルミニウム膜又は所定の添加物が導入されたアル
ミニウム膜等の半導体基板１よりも極めて比抵抗値が小
さい導電性材料で構成されている。
域7A乃至7C,8、ゲート電極６又は半導体基板１の夫々と
電気的に接続されている。導電層11A乃至11Gは、例え
ば、アルミニウム膜又は所定の添加物が導入されたアル
ミニウム膜等の半導体基板１よりも極めて比抵抗値が小
さい導電性材料で構成されている。
導電層11Aは、外部入力端子BPを構成するようになって
おり、保護抵抗素子Ｒを構成する半導体領域7Cの他端部
と電気的に接続されている。
おり、保護抵抗素子Ｒを構成する半導体領域7Cの他端部
と電気的に接続されている。
導電層11Bは基準電圧Vss用の配線を構成し、誘電層11C
は電源電圧Vcc用の配線を構成するようになっている、
導電層11Dは出力信号用配線Voutを構成するようになっ
ている。導電層11EはMISFETQcのドイレイン領域として
使用される半導体領域7BとMISFETQn,Qpのゲート電極６
とを電気的に接続する配線を構成するようになってい
る。
は電源電圧Vcc用の配線を構成するようになっている、
導電層11Dは出力信号用配線Voutを構成するようになっ
ている。導電層11EはMISFETQcのドイレイン領域として
使用される半導体領域7BとMISFETQn,Qpのゲート電極６
とを電気的に接続する配線を構成するようになってい
る。
導電層11Fは、接続孔10を通して、一端部が保護抵抗素
子Ｒ（半導体領域7C）と近接した位置の半導体基板１の
主面に電気的に接続され、他端部がガードリングとして
使用される導電層11Gと電気的に接続されている。導電
層11Gは、半導体チップの周辺を延在して設けられてお
り、大きな容量値の寄生容量を形成するようになってい
る。導電層11Gは、半導体基板１の電位を基準電圧Vssに
保持するように構成されている。
子Ｒ（半導体領域7C）と近接した位置の半導体基板１の
主面に電気的に接続され、他端部がガードリングとして
使用される導電層11Gと電気的に接続されている。導電
層11Gは、半導体チップの周辺を延在して設けられてお
り、大きな容量値の寄生容量を形成するようになってい
る。導電層11Gは、半導体基板１の電位を基準電圧Vssに
保持するように構成されている。
このように、保護抵抗素子Ｒに近接した位置の半導体基
板１の主面と電気的に接続する導電層11Fを設けること
により、保護抵抗素子Ｒを構成する半導体領域7Cと半導
体基板１とのpn接合でブレークダウンを生じ、半導体基
板１側に流れる過大電流を、導電層11Fを通して導電層1
1Gで形成される寄生容量に即座に充電することができる
ので、MISFETQc又は入力段回路Ｉに流れる過大電流を低
減することができる。したがって、MISFETQc又は入力段
回路Ｉの破壊を防止し、静電気破壊に対する静電気破壊
防止回路II又は入力段回路Ｉの電気的信頼性を向上する
ことができる。
板１の主面と電気的に接続する導電層11Fを設けること
により、保護抵抗素子Ｒを構成する半導体領域7Cと半導
体基板１とのpn接合でブレークダウンを生じ、半導体基
板１側に流れる過大電流を、導電層11Fを通して導電層1
1Gで形成される寄生容量に即座に充電することができる
ので、MISFETQc又は入力段回路Ｉに流れる過大電流を低
減することができる。したがって、MISFETQc又は入力段
回路Ｉの破壊を防止し、静電気破壊に対する静電気破壊
防止回路II又は入力段回路Ｉの電気的信頼性を向上する
ことができる。
また、静電気破壊防止回路IIの電気的信頼性を向上する
ことができるので、保護抵抗素子Ｒを構成する半導体領
域C7の占有面積を縮小し、集積度を向上することができ
る。
ことができるので、保護抵抗素子Ｒを構成する半導体領
域C7の占有面積を縮小し、集積度を向上することができ
る。
なお、前記導電層11Fは、ガードリングとして使用され
る導電層11G以外に、例えば、半導体チップの周辺を延
在する基準電圧Vss用の配線に接続してもよい。
る導電層11G以外に、例えば、半導体チップの周辺を延
在する基準電圧Vss用の配線に接続してもよい。
また、導電層11Fと半導体基板１との接続は、外部入力
端子BP（導電層11A）側よりも、MISFETQc側に近接した
位置で行う方が好ましい。これは、保護抵抗素子Ｒであ
る程度緩和された過大電流がブレークダウンするので、
ブレークダウン時のpn接合部の熱破壊を防止することが
できるからである。
端子BP（導電層11A）側よりも、MISFETQc側に近接した
位置で行う方が好ましい。これは、保護抵抗素子Ｒであ
る程度緩和された過大電流がブレークダウンするので、
ブレークダウン時のpn接合部の熱破壊を防止することが
できるからである。
また、保護抵抗素子Ｒとして使用される半導体領域7C
は、半導体基板１との不純物濃度勾配を緩和するため
に、半導体基板１との間に低濃度のｎ型の半導体領域を
介在させてもよい。このｎ型の半導体領域は、例えば、
ｎ型のウエル領域で構成する。また、ｎ型の半導体領域
は、内部回路でダブルドレイン構造のMISFETを構成する
場合において、高濃度の半導体領域（ソース領域又はド
レイン領域）に沿って形成されるｎ型の低濃度の半導体
領域と同一製造工程で形成してもよい。
は、半導体基板１との不純物濃度勾配を緩和するため
に、半導体基板１との間に低濃度のｎ型の半導体領域を
介在させてもよい。このｎ型の半導体領域は、例えば、
ｎ型のウエル領域で構成する。また、ｎ型の半導体領域
は、内部回路でダブルドレイン構造のMISFETを構成する
場合において、高濃度の半導体領域（ソース領域又はド
レイン領域）に沿って形成されるｎ型の低濃度の半導体
領域と同一製造工程で形成してもよい。
本実施例IIは、保護抵抗素子に近接した位置に設ける導
電層と基板（又はウエル領域）との接触抵抗値を低減し
た本発明の他の実施例である。
電層と基板（又はウエル領域）との接触抵抗値を低減し
た本発明の他の実施例である。
本発明の実施例IIである静電気破壊防止回路を有する半
導体集積回路装置の入力部を第４図（要部断面図）で示
す。
導体集積回路装置の入力部を第４図（要部断面図）で示
す。
本実施例IIは、第４図に示すように、n-型の半導体基板
１にP-型のウエル領域２が設けられている。そして、保
護抵抗素子Ｒとして使用される半導体領域7Cに近接した
位置に設けられた導電層11Fは、P+型の半導体領域8Aを
介してウエル領域２と電気的に接続している、半導体領
域8Aは、例えば、MISFETQpの半導体領域８と同一の製造
工程で形成する。
１にP-型のウエル領域２が設けられている。そして、保
護抵抗素子Ｒとして使用される半導体領域7Cに近接した
位置に設けられた導電層11Fは、P+型の半導体領域8Aを
介してウエル領域２と電気的に接続している、半導体領
域8Aは、例えば、MISFETQpの半導体領域８と同一の製造
工程で形成する。
このように、半導体領域8Aを介して、導電層11Fとウエ
ル領域２とを電気的に接続することにより、それらを直
接々続した場合に比べて接触抵抗値を低減することがで
きるので、ブレークダウンでウエル領域２に流れる過大
電流を、導電層11Fで形成される寄生容量により即座に
充電することができる。
ル領域２とを電気的に接続することにより、それらを直
接々続した場合に比べて接触抵抗値を低減することがで
きるので、ブレークダウンでウエル領域２に流れる過大
電流を、導電層11Fで形成される寄生容量により即座に
充電することができる。
以上、本発明者によってなされた発明を、前記実施例に
もとづき具体的に説明したが、本発明は、前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲に
おいて、種々変形し得ることは勿論である。
もとづき具体的に説明したが、本発明は、前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲に
おいて、種々変形し得ることは勿論である。
例えば、本発明は、静電気破壊防止回路IIを保護抵抗素
子Ｒだけで構成してもよい。
子Ｒだけで構成してもよい。
また、本発明は、保護抵抗素子Ｒに近接した位置の半導
体基板１の主面に、ゲート電極６と同一製造工程で形成
される導電層を電気的に接続してもよい。
体基板１の主面に、ゲート電極６と同一製造工程で形成
される導電層を電気的に接続してもよい。
また、本発明は、外部出力端子に接続される静電気破壊
防止回路の保護抵抗素子に適用してもよい。
防止回路の保護抵抗素子に適用してもよい。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
静電気破壊防止回路を有する半導体集積回路装置であっ
て、保護抵抗素子を構成する半導体領域に近接した位置
の半導体基板又はウエル領域の主面に、それと電気的に
接続する導電層を設けたことにより、保護抵抗素子のブ
レークダウンで半導体基板又はウエル領域に流れる過大
電流を、前記導電層で形成される寄生容量に充電するこ
とができるので、クランプ用MISFETや次段回路に流れる
過大電流を低減し、その破壊を防止することができる。
したがって、静電気破壊に対する静電気破壊防止回路又
は次段回路の電気的信頼性を向上することができる。
て、保護抵抗素子を構成する半導体領域に近接した位置
の半導体基板又はウエル領域の主面に、それと電気的に
接続する導電層を設けたことにより、保護抵抗素子のブ
レークダウンで半導体基板又はウエル領域に流れる過大
電流を、前記導電層で形成される寄生容量に充電するこ
とができるので、クランプ用MISFETや次段回路に流れる
過大電流を低減し、その破壊を防止することができる。
したがって、静電気破壊に対する静電気破壊防止回路又
は次段回路の電気的信頼性を向上することができる。
第１図は、本発明の実施例Ｉである静電気破壊防止回路
を有する半導体集積回路装置の入力部の等価回路図、 第２図は、本発明の実施例Ｉである静電気破壊防止回路
を有する半導体集積回路装置の入力部の要部平面図、 第３図は、第２図のIIIa−IIIa線及びIIIb−IIIb線で切
った断面図、 第４図は、本発明の実施例IIである静電気破壊防止回路
を有する半導体集積回路装置の入力部の要部断面図であ
る。 図中、BP……外部入力端子、Ｉ……入力段回路、II……
静電気破壊防止回路、Ｑ……MISFET、Ｒ……保護抵抗素
子、１……半導体基板、２……ウエル領域、３……フィ
ールド絶縁膜、４……チャネルストッパ領域、５……ゲ
ート絶縁膜、６……ゲート電極、7A〜7C,8,8A……半導
体領域、９……絶縁膜、10……接続孔、11A〜11G……導
電層である。
を有する半導体集積回路装置の入力部の等価回路図、 第２図は、本発明の実施例Ｉである静電気破壊防止回路
を有する半導体集積回路装置の入力部の要部平面図、 第３図は、第２図のIIIa−IIIa線及びIIIb−IIIb線で切
った断面図、 第４図は、本発明の実施例IIである静電気破壊防止回路
を有する半導体集積回路装置の入力部の要部断面図であ
る。 図中、BP……外部入力端子、Ｉ……入力段回路、II……
静電気破壊防止回路、Ｑ……MISFET、Ｒ……保護抵抗素
子、１……半導体基板、２……ウエル領域、３……フィ
ールド絶縁膜、４……チャネルストッパ領域、５……ゲ
ート絶縁膜、６……ゲート電極、7A〜7C,8,8A……半導
体領域、９……絶縁膜、10……接続孔、11A〜11G……導
電層である。
Claims (4)
- 【請求項１】抵抗素子を有する静電気破壊防止回路を備
えた半導体集積回路装置であって、前記抵抗素子を、第
１導電型の半導体基板又はウエル領域の主面に設けた第
２導電型の半導体領域で構成し、該抵抗素子の近接した
位置の半導体基板又はウエル領域の主面に、それと電気
的に接続される導電層を構成したことを特徴とする半導
体集積回路装置。 - 【請求項２】前記導電層は、前記半導体基板又はウエル
領域と同一の第１導電型でかつそれよりも高い不純物濃
度の半導体領域を介して電気的に接続されていることを
特徴とする特許請求の範囲第１項に記載の半導体集積回
路装置。 - 【請求項３】前記導電層は、ガードリング等の寄生容量
値が大きな配線と電気的に接続されていることを特徴と
する特許請求の範囲第１項又は第２項に記載の半導体集
積回路装置。 - 【請求項４】前記導電層は、比抵抗値が小さなアルミニ
ウム膜等で構成されていることを特徴とする特許請求の
範囲第１項乃至第３項に記載のそれぞれの半導体集積回
路装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61004910A JPH0732236B2 (ja) | 1986-01-16 | 1986-01-16 | 半導体集積回路装置 |
| KR2019860012773U KR900006053Y1 (ko) | 1986-01-16 | 1986-08-22 | 자기 헤드용 코일 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61004910A JPH0732236B2 (ja) | 1986-01-16 | 1986-01-16 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62165353A JPS62165353A (ja) | 1987-07-21 |
| JPH0732236B2 true JPH0732236B2 (ja) | 1995-04-10 |
Family
ID=11596791
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61004910A Expired - Fee Related JPH0732236B2 (ja) | 1986-01-16 | 1986-01-16 | 半導体集積回路装置 |
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|---|---|
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Families Citing this family (2)
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- 1986-01-16 JP JP61004910A patent/JPH0732236B2/ja not_active Expired - Fee Related
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Also Published As
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