JPH0693498B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH0693498B2 JPH0693498B2 JP61197174A JP19717486A JPH0693498B2 JP H0693498 B2 JPH0693498 B2 JP H0693498B2 JP 61197174 A JP61197174 A JP 61197174A JP 19717486 A JP19717486 A JP 19717486A JP H0693498 B2 JPH0693498 B2 JP H0693498B2
- Authority
- JP
- Japan
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- insulating film
- misfet
- gate
- wiring
- clamp
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D8/00—Diodes
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置に関するものであり、特
に、MISFETの保護素子に適用して有効な技術に関するも
のである。
に、MISFETの保護素子に適用して有効な技術に関するも
のである。
MISFETの静電気等のサージ電圧から保護するために、ボ
ンディングパッドから内部の回路に向けて延在する配線
にはダイオード形態に構成したクランプMISFETが接続さ
れる。このダイオード形態に構成されるクランプMISFET
の一例として、離隔して設けた２つの半導体領域と、こ
の間の素子分離絶縁膜と、この素子分離絶縁膜上の層間
絶縁膜と、この層間絶縁膜上に設けられたアルミニウム
膜とからなるゲート電極とで構成したものがある（例え
ば、特願昭59−194668号。
ンディングパッドから内部の回路に向けて延在する配線
にはダイオード形態に構成したクランプMISFETが接続さ
れる。このダイオード形態に構成されるクランプMISFET
の一例として、離隔して設けた２つの半導体領域と、こ
の間の素子分離絶縁膜と、この素子分離絶縁膜上の層間
絶縁膜と、この層間絶縁膜上に設けられたアルミニウム
膜とからなるゲート電極とで構成したものがある（例え
ば、特願昭59−194668号。
本発明者は前記クランプMISFETを検討した結果、次の問
題点を見出した。
題点を見出した。
前記ダイオード形態に構成されるMISFETのゲート絶縁膜
は、素子分離絶縁膜とこの上の層間絶縁膜からなる。し
きい電圧は10〜20V程度である。それに反して、内部回
路を構成するMISFETの破壊される電圧は、微細化に伴っ
て下げられる。このため、前記クランプMISFETでは、内
部回路のMISFETを過大な電荷から保護することが困難と
なる。
は、素子分離絶縁膜とこの上の層間絶縁膜からなる。し
きい電圧は10〜20V程度である。それに反して、内部回
路を構成するMISFETの破壊される電圧は、微細化に伴っ
て下げられる。このため、前記クランプMISFETでは、内
部回路のMISFETを過大な電荷から保護することが困難と
なる。
本発明の目的は、保護回路の信頼性を向上することにあ
る。
る。
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。
要を簡単に説明すれば、下記のとおりである。
すなわち、ダイオード形態のMISFETを、ゲート絶縁膜は
導電層間を絶縁する層間絶縁膜と同一の絶縁膜によって
構成し、２つのうちの一方の半導体領域は前記外部電極
から延在する配線に接続し、他方の半導体領域は回路に
電源電位を供給する配線に接続し、ゲート電極は前記外
部電極から延在する配線に接続して構成する。これによ
り、保護回路の信頼性が向上する。
導電層間を絶縁する層間絶縁膜と同一の絶縁膜によって
構成し、２つのうちの一方の半導体領域は前記外部電極
から延在する配線に接続し、他方の半導体領域は回路に
電源電位を供給する配線に接続し、ゲート電極は前記外
部電極から延在する配線に接続して構成する。これによ
り、保護回路の信頼性が向上する。
上記した手段によれば、ダイオード形態のMISFETのしき
い電圧を、内部回路のMISFETに印加されるハイレベルの
動作電圧程度にすることができるので、過大な電荷を迅
速に放出することができる。
い電圧を、内部回路のMISFETに印加されるハイレベルの
動作電圧程度にすることができるので、過大な電荷を迅
速に放出することができる。
以下、本発明を実施例とともに説明する。
第１図は、本実施例における保護回路の等価回路であ
る。
る。
第１図において、BPは例えば第１層目と第２層目のアル
ミニウム膜からなるボンディングパッド、Q1、Q2、Q3、
Q4はＮチャネルMISFETをダイオード形態に構成したクラ
ンプMISFET、Ｒは抵抗素子、Ｄはダイオードである。ダ
イオードＤは、クランプMISFETQ4のドレイン領域と半導
体基板の間で構成されたものである。Ｐ−MISはＰチャ
ネルMISFETであり、Ｎ−MISは、ＮチャネルMISFETであ
る。抵抗素子Ｒの一端には、ボンディングパッドBPから
延びる配線８が接続し、他端には内部回路に接続する配
線８が接続している。ボンディングパッドBPと抵抗素子
Ｒの間の配線８に、クランプMISFETQ1のソース又はドレ
インの一方が接続している。ソース、ドレインの他方
は、電源電位Vcc例えば5Vに接続される。ゲート電極を
電源電位Vccに接続することによってダイオード形態を
成している。クランプMISFETQ2は、ソース又はドレイン
の一方を配線８に接続し、他方を回路の接地電位Vss例
えばOVに接続し、ゲート電極を配線８に接続することに
よってダイオード形態を成している。これらクランプMI
SFETQ1、Q2は抵抗素子ＲとホンディングパッドBPの間に
接続している。クランプMISFETQ3のソース、ドレインの
一方が、抵抗素子Ｒから内部回路に延びる配線８に接続
している。ソース、ドレインの他方は、電源電位Vccに
接続している。ゲート電極を配線８に接続することによ
ってダイオード形態を成している。クランプMISFETQ
4は、ソース、ドレインの一方を配線８に接続し、他方
を回路の接続電位Vssに接続し、ゲート電極を回路の接
地電位Vssに接続することによってダイオード形態を成
している。
ミニウム膜からなるボンディングパッド、Q1、Q2、Q3、
Q4はＮチャネルMISFETをダイオード形態に構成したクラ
ンプMISFET、Ｒは抵抗素子、Ｄはダイオードである。ダ
イオードＤは、クランプMISFETQ4のドレイン領域と半導
体基板の間で構成されたものである。Ｐ−MISはＰチャ
ネルMISFETであり、Ｎ−MISは、ＮチャネルMISFETであ
る。抵抗素子Ｒの一端には、ボンディングパッドBPから
延びる配線８が接続し、他端には内部回路に接続する配
線８が接続している。ボンディングパッドBPと抵抗素子
Ｒの間の配線８に、クランプMISFETQ1のソース又はドレ
インの一方が接続している。ソース、ドレインの他方
は、電源電位Vcc例えば5Vに接続される。ゲート電極を
電源電位Vccに接続することによってダイオード形態を
成している。クランプMISFETQ2は、ソース又はドレイン
の一方を配線８に接続し、他方を回路の接地電位Vss例
えばOVに接続し、ゲート電極を配線８に接続することに
よってダイオード形態を成している。これらクランプMI
SFETQ1、Q2は抵抗素子ＲとホンディングパッドBPの間に
接続している。クランプMISFETQ3のソース、ドレインの
一方が、抵抗素子Ｒから内部回路に延びる配線８に接続
している。ソース、ドレインの他方は、電源電位Vccに
接続している。ゲート電極を配線８に接続することによ
ってダイオード形態を成している。クランプMISFETQ
4は、ソース、ドレインの一方を配線８に接続し、他方
を回路の接続電位Vssに接続し、ゲート電極を回路の接
地電位Vssに接続することによってダイオード形態を成
している。
次に、クランプMISFETQ1、Q2、Q3、Q4の具体的な構造を
第２図乃至第６図を用いて説明する。
第２図乃至第６図を用いて説明する。
第２図乃至第６図は、クランプMISFETQ1、Q2、Q3、Q4の
平面図及び断面図である。なお、第２図及び第３図の平
面図は、構成を見易くするために、フィールド絶縁膜以
外の絶縁膜を図示していない。
平面図及び断面図である。なお、第２図及び第３図の平
面図は、構成を見易くするために、フィールド絶縁膜以
外の絶縁膜を図示していない。
第２図及びそのＡ−Ａ切断線における断面図である第４
図に示すように、クランプMISFETQ1は、p-型単結晶シリ
コンからなる半導体基板１に構成してある。半導体基板
１には、その表面の選択酸化による酸化シリコン膜から
なるフィールド絶縁膜２が、半導体素子の領域を規定す
るように形成してある。また、フィールド絶縁膜２の下
部にはｐ型チャネルストッパ領域３が形成してある。
図に示すように、クランプMISFETQ1は、p-型単結晶シリ
コンからなる半導体基板１に構成してある。半導体基板
１には、その表面の選択酸化による酸化シリコン膜から
なるフィールド絶縁膜２が、半導体素子の領域を規定す
るように形成してある。また、フィールド絶縁膜２の下
部にはｐ型チャネルストッパ領域３が形成してある。
クランプMISFETQ1は、半導体基板１の表面のn+型半導体
領域４、フィールド絶縁膜２、ｐ型チャネルストッパ領
域３、半導体基板１のフィールド絶縁膜２から露出して
いる表面の薄い酸化シリコン膜10、半導体基板１上に例
えばCVDによる酸化シリコン膜、リンシリケートガラス
（PSG）膜を下から積層して構成した絶縁膜５、例えば
スパッタによるアルミニウム膜からなるゲート電極7G、
アルミニウム膜からなる導電層７及び８からなってい
る。２つのn+半導体領域４をフィールド絶縁膜２及びｐ
型チャネルストッパ領域３が分離している。このｐ型チ
ャネルストッパ領域３は、クランプMISFETQ1のチャネル
領域として用いられる。ゲート絶縁膜は、フィールド絶
縁膜２と絶縁膜５からなっている。薄い酸化シリコン膜
10は、内部回路を構成するMISFETのゲート絶縁膜を形成
する際に形成されたものである。導電層７は、電源電位
Vcc例えば5Vに接続されるものであり、接続孔６を通し
て２つのうちの一方n+型半導体領域４に接続している。
ゲート電極7Gは、一方のn+型半導体領域４の上から他方
のn+型半導体領域４の上まで設けられており、また導電
層７と一体に形成されてクランプMISFETQ1をダイオード
形態に構成している。２つのうちの一方のn+型半導体領
域４上には配線８の一部が設けられており、それが接続
孔６を通して接続している。
領域４、フィールド絶縁膜２、ｐ型チャネルストッパ領
域３、半導体基板１のフィールド絶縁膜２から露出して
いる表面の薄い酸化シリコン膜10、半導体基板１上に例
えばCVDによる酸化シリコン膜、リンシリケートガラス
（PSG）膜を下から積層して構成した絶縁膜５、例えば
スパッタによるアルミニウム膜からなるゲート電極7G、
アルミニウム膜からなる導電層７及び８からなってい
る。２つのn+半導体領域４をフィールド絶縁膜２及びｐ
型チャネルストッパ領域３が分離している。このｐ型チ
ャネルストッパ領域３は、クランプMISFETQ1のチャネル
領域として用いられる。ゲート絶縁膜は、フィールド絶
縁膜２と絶縁膜５からなっている。薄い酸化シリコン膜
10は、内部回路を構成するMISFETのゲート絶縁膜を形成
する際に形成されたものである。導電層７は、電源電位
Vcc例えば5Vに接続されるものであり、接続孔６を通し
て２つのうちの一方n+型半導体領域４に接続している。
ゲート電極7Gは、一方のn+型半導体領域４の上から他方
のn+型半導体領域４の上まで設けられており、また導電
層７と一体に形成されてクランプMISFETQ1をダイオード
形態に構成している。２つのうちの一方のn+型半導体領
域４上には配線８の一部が設けられており、それが接続
孔６を通して接続している。
クランプMISFETQ2のチャネル方向における断面構造は、
図示していないが、前記クランプMISFETQ1と同様になっ
ている。平面的な構造は、ゲート電極8Gが配線８と一体
に形成してある。２つのうちの一方のn+型半導体領域４
に配線８の一部が、他方のn+型半導体領域４に回路の接
地電位Vss例えばOVを供給するためのアルミニウム膜か
らなる配線９がそれぞ接続孔６を通して接続している。
図示していないが、前記クランプMISFETQ1と同様になっ
ている。平面的な構造は、ゲート電極8Gが配線８と一体
に形成してある。２つのうちの一方のn+型半導体領域４
に配線８の一部が、他方のn+型半導体領域４に回路の接
地電位Vss例えばOVを供給するためのアルミニウム膜か
らなる配線９がそれぞ接続孔６を通して接続している。
なお、配線８は絶縁膜５上を延在して図示していない抵
抗素子Ｒに接続している。抵抗素子Ｒは、例えば半導体
基板１の表面にイオン打込みによってｎ型不純物例えば
ヒ素（As）を導入して形成されるn+型半導体領域からな
る。あるいは、例えばCVDによってフィールド絶縁膜２
上に形成した多結晶シリコン膜を用いて構成される。
抗素子Ｒに接続している。抵抗素子Ｒは、例えば半導体
基板１の表面にイオン打込みによってｎ型不純物例えば
ヒ素（As）を導入して形成されるn+型半導体領域からな
る。あるいは、例えばCVDによってフィールド絶縁膜２
上に形成した多結晶シリコン膜を用いて構成される。
前記クランプMISFETQ1、Q2のしきい電圧は、10〜20V程
度である。
度である。
第１図に示したクランプMISFETQ3は、第３図及びそのＡ
−Ａ切断線における断面図である第５図に示すように、
半導体基板１の表面に離隔して形成された一対のn+型半
導体領域４、半導体基板１の表面の薄い酸化シリコン膜
10、半導体基板１上の絶縁膜５、絶縁膜５上のアルミニ
ウム膜からなるゲート電極8G、抵抗素子Ｒに接続してい
るアルミニウム膜からなる導電層８、電源電位Vcc例え
ば5Vに接続しているアルミニウム膜からなる導電層７か
らなっている。２つのn+型半導体領域４は、例えばレジ
スト膜からなるマスクによって規定して離隔したもので
ある。半導体基板１の表面の２つのn+半導体領域４の間
が、クランプMISFETQ3のチャネル領域である。ゲート電
極8Gは、一方のn+型半導体領域４の上から他方のn+型半
導体領域４の上まで設けられている。導電層８の一部が
２つのうちの一方のn+型半導体領域４上に設けられてお
り、接続孔６を通してn+型半導体領域４に接続してい
る。このn+型半導体領域４上の導電層８とゲート電極8G
が一体に形成されてダイオード形態を成している。他方
のn+型半導体領域４に、電源電位Vcc例えば5Vに接続し
ている配線７が接続孔６を通して接続している。絶縁膜
５がゲート絶縁膜として用いられる。クランプMISFETQ3
のしきい電圧は、３〜5V程度になっている。
−Ａ切断線における断面図である第５図に示すように、
半導体基板１の表面に離隔して形成された一対のn+型半
導体領域４、半導体基板１の表面の薄い酸化シリコン膜
10、半導体基板１上の絶縁膜５、絶縁膜５上のアルミニ
ウム膜からなるゲート電極8G、抵抗素子Ｒに接続してい
るアルミニウム膜からなる導電層８、電源電位Vcc例え
ば5Vに接続しているアルミニウム膜からなる導電層７か
らなっている。２つのn+型半導体領域４は、例えばレジ
スト膜からなるマスクによって規定して離隔したもので
ある。半導体基板１の表面の２つのn+半導体領域４の間
が、クランプMISFETQ3のチャネル領域である。ゲート電
極8Gは、一方のn+型半導体領域４の上から他方のn+型半
導体領域４の上まで設けられている。導電層８の一部が
２つのうちの一方のn+型半導体領域４上に設けられてお
り、接続孔６を通してn+型半導体領域４に接続してい
る。このn+型半導体領域４上の導電層８とゲート電極8G
が一体に形成されてダイオード形態を成している。他方
のn+型半導体領域４に、電源電位Vcc例えば5Vに接続し
ている配線７が接続孔６を通して接続している。絶縁膜
５がゲート絶縁膜として用いられる。クランプMISFETQ3
のしきい電圧は、３〜5V程度になっている。
第１図に示したクランプMISFETQ4は、第３図及びそのＢ
−Ｂ切断線における断面図である第６図に示すように、
半導体基板１の表面の酸化による酸化シリコン膜からな
るゲート絶縁膜10、例えばCVDによる多結晶シリコン膜
からなるゲート電極11、ゲート電極11によって離隔距離
を規定した一対のn+型半導体領域４からなっている。２
つのうちの一方のn+型半導体領域４に接続孔６を通して
アルミニウム膜からなる導電層８が接続している。他方
のn+型半導体領域４には、回路の接地電位Vss例えばOV
を供給するための配線９が接続孔６を通して接続してい
る。また、配線９が接続孔６を通してゲート電極11に接
続することにより、ダイオード形態を成している。
−Ｂ切断線における断面図である第６図に示すように、
半導体基板１の表面の酸化による酸化シリコン膜からな
るゲート絶縁膜10、例えばCVDによる多結晶シリコン膜
からなるゲート電極11、ゲート電極11によって離隔距離
を規定した一対のn+型半導体領域４からなっている。２
つのうちの一方のn+型半導体領域４に接続孔６を通して
アルミニウム膜からなる導電層８が接続している。他方
のn+型半導体領域４には、回路の接地電位Vss例えばOV
を供給するための配線９が接続孔６を通して接続してい
る。また、配線９が接続孔６を通してゲート電極11に接
続することにより、ダイオード形態を成している。
ボンディングパッドBPにプラス（＋）の過大な電荷が流
入すると、クランプMISFETQ2の一対のn+型半導体領域４
間が導通状態となり、その過大な電荷の一部を配線９へ
放出する。過大な電荷のその他の部分は、抵抗素子Ｒに
よって減衰された後クランプMISFETQ3に達する。する
と、クランプMISFETQ3の一対のn+型半導体領域４間が導
通状態となる。このとき、クランプMISFETQ3のしきい電
圧が、３〜5V程度と低いため、内部回路のMISFETが破壊
に至る前に前記過大な電荷を迅速に配線７に放出するこ
とができ、また放出することができる電流容量も増大す
る。なお、ダイオードＤもブレイクダウンして過大な電
荷の一部を半導体基板１に放出する。
入すると、クランプMISFETQ2の一対のn+型半導体領域４
間が導通状態となり、その過大な電荷の一部を配線９へ
放出する。過大な電荷のその他の部分は、抵抗素子Ｒに
よって減衰された後クランプMISFETQ3に達する。する
と、クランプMISFETQ3の一対のn+型半導体領域４間が導
通状態となる。このとき、クランプMISFETQ3のしきい電
圧が、３〜5V程度と低いため、内部回路のMISFETが破壊
に至る前に前記過大な電荷を迅速に配線７に放出するこ
とができ、また放出することができる電流容量も増大す
る。なお、ダイオードＤもブレイクダウンして過大な電
荷の一部を半導体基板１に放出する。
マイナス（−）の過大な電荷がボンディングパッドBPか
ら配線８に流入すると、クランプMISFETQ2の配線８に接
続している側のn+型半導体領域４と半導体基板１の間が
ブレイクダウンを起して、前記過大な電荷の一部を放出
する。
ら配線８に流入すると、クランプMISFETQ2の配線８に接
続している側のn+型半導体領域４と半導体基板１の間が
ブレイクダウンを起して、前記過大な電荷の一部を放出
する。
一方、マイナスの過大な電荷によってクランプMISFETQ1
の一対のn+型半導体領域４間が導通状態となり、その電
荷の一部を配線７に放出する。
の一対のn+型半導体領域４間が導通状態となり、その電
荷の一部を配線７に放出する。
前記マイナスの過大な電荷は、抵抗素子Ｒによってさら
に減衰させた後に、クランプMISFETQ4のソース、ドレイ
ン間すなわち一対のn+型半導体領域４間が導通して配線
９に放出される。
に減衰させた後に、クランプMISFETQ4のソース、ドレイ
ン間すなわち一対のn+型半導体領域４間が導通して配線
９に放出される。
このように、ボンディングパッドBPと抵抗素子Ｒの間に
クランプMISFETQ1を増設していることによって、過大な
電荷の減衰を速めることができる。
クランプMISFETQ1を増設していることによって、過大な
電荷の減衰を速めることができる。
また、抵抗素子Ｒの後に、しきい電圧の低いクランプMI
SFETQ3を設けることによって、プラス（＋）の過大な電
荷を速く減衰させることができる。これれのことから、
内部の回路を構成しているMISFETの過大な電荷による破
壊を防止することができる。
SFETQ3を設けることによって、プラス（＋）の過大な電
荷を速く減衰させることができる。これれのことから、
内部の回路を構成しているMISFETの過大な電荷による破
壊を防止することができる。
以上、本発明を前記実施例にもとずき具体的に説明した
が、本発明は前記実施例に限定されるものではなく、そ
の要旨を逸脱しない範囲において種々変更可能であるこ
とはいうまでもない。
が、本発明は前記実施例に限定されるものではなく、そ
の要旨を逸脱しない範囲において種々変更可能であるこ
とはいうまでもない。
本願によって開示された発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、次のとおりであ
る。
て得られる効果を簡単に説明すれば、次のとおりであ
る。
すなわち、過大な電荷の減衰量を増大させることができ
るので、保護回路の信頼性を向上することができる。
るので、保護回路の信頼性を向上することができる。
第１図は、保護回路の等価回路、 第２図は、クランプMISFETQ1、Q2の平面図、 第３図は、クランプMISFETQ3、Q4の平面図、 第４図は、第２図のＡ−Ａ切断線における断面図、 第５図は、第３図のＡ−Ａ切断線における断面図、 第６図は、第３図のＢ−Ｂ切断線における断面図であ
る。 BP…ボンディングパッド、Ｒ…抵抗素子、Ｄ…ダイオー
ド、Q1、Q2、Q3、Q4…クランプMISFET、１…半導体基
板、２…フィード絶縁膜、３…チャネルストッパ領域、
４…n+型半導体領域、５、10…絶縁膜（PSG）、６…接
続孔、７、８、９…アルミニウム配線、7G、8G、9G…ゲ
ート電極（アルミニウム膜）、11…ゲート電極（多結晶
シリコン膜）。
る。 BP…ボンディングパッド、Ｒ…抵抗素子、Ｄ…ダイオー
ド、Q1、Q2、Q3、Q4…クランプMISFET、１…半導体基
板、２…フィード絶縁膜、３…チャネルストッパ領域、
４…n+型半導体領域、５、10…絶縁膜（PSG）、６…接
続孔、７、８、９…アルミニウム配線、7G、8G、9G…ゲ
ート電極（アルミニウム膜）、11…ゲート電極（多結晶
シリコン膜）。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 久保寺 正明 東京都小平市上水本町1448番地 日立超エ ル・エス・アイエンジニアリング株式会社 内 (72)発明者 山本 昌 東京都小平市上水本町1450番地 株式会社 日立製作所武蔵工場内 (56)参考文献 特開 昭61−44471（ＪＰ，Ａ)
Claims (1)
- 【請求項１】半導体基板主面に選択的に比較的厚い厚さ
のフィールド絶縁膜が形成され、上記半導体基板主面の
上記フィールド絶縁膜によって囲まれた主面部分に内部
回路を構成するMISFETが形成されてなり、上記半導体基
板主面上に導体層間を絶縁する層間絶縁膜が形成され、
かつ上記半導体基板主面上に形成された外部端子と上記
内部回路のMISFETのゲートとの間に設けられてなる保護
素子が、ゲート・ドレインが接続された状態をもって上
記外部端子と電源電圧供給の電源配線との間に設けられ
た第1MISFETと、ゲート・ドレインが接続された状態を
もって上記外部端子と接地電位供給の接地配線との間に
設けられた第2MISFETと、上記外部端子と上記内部回路
のMISFETのゲートとの間に設けられた抵抗素子と、ゲー
ト・ソースが接続された状態をもって上記内部回路のMI
SFETの上記ゲートと上記電源配線との間に設けられた第
3MISFETと、ゲート・ソースが接続された状態をもって
上記内部回路のMISFETのゲートと上記接地配線との間に
設けられた第4MISFETとから構成され、上記第１及び第2
MISFETが上記フィールド絶縁膜と上記層間絶縁膜と同層
の絶縁膜との積層の絶縁膜をそのゲート絶縁膜とした構
成にされて、上記第３、第4MISFETが上記内部回路を構
成するMISFETのゲート絶縁膜と上記層間絶縁膜と同層の
積層の絶縁膜をそのゲート絶縁膜とした構成とされてな
ることを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61197174A JPH0693498B2 (ja) | 1986-08-25 | 1986-08-25 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61197174A JPH0693498B2 (ja) | 1986-08-25 | 1986-08-25 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
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| JPS6354762A JPS6354762A (ja) | 1988-03-09 |
| JPH0693498B2 true JPH0693498B2 (ja) | 1994-11-16 |
Family
ID=16370027
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61197174A Expired - Lifetime JPH0693498B2 (ja) | 1986-08-25 | 1986-08-25 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0693498B2 (ja) |
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-
1986
- 1986-08-25 JP JP61197174A patent/JPH0693498B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6354762A (ja) | 1988-03-09 |
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