JPH0732254B2 - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
- Publication number
- JPH0732254B2 JPH0732254B2 JP61032199A JP3219986A JPH0732254B2 JP H0732254 B2 JPH0732254 B2 JP H0732254B2 JP 61032199 A JP61032199 A JP 61032199A JP 3219986 A JP3219986 A JP 3219986A JP H0732254 B2 JPH0732254 B2 JP H0732254B2
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- JP
- Japan
- Prior art keywords
- insulating film
- gate insulating
- forming
- electrode
- thin film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
Description
【発明の詳細な説明】 〔概要〕 絶縁基板上に活性層とゲート絶縁膜を層形成した後、ゲ
ート絶縁膜をチャネル形成部のみを残してエッチング
し、この両側にソース電極とドレイン電極とを形成した
後にチャネル形成部の汚染した表面層をドライエッチン
グし、引き続いて同一装置内でゲート絶縁膜を形成し、
この上にゲート電極を形成する工程をとることによりチ
ャネル形成部の汚染をなくし、特性の優れた薄膜トラン
ジスタを形成する方法。
ート絶縁膜をチャネル形成部のみを残してエッチング
し、この両側にソース電極とドレイン電極とを形成した
後にチャネル形成部の汚染した表面層をドライエッチン
グし、引き続いて同一装置内でゲート絶縁膜を形成し、
この上にゲート電極を形成する工程をとることによりチ
ャネル形成部の汚染をなくし、特性の優れた薄膜トラン
ジスタを形成する方法。
本発明は特性の劣化および不安定性を無くした薄膜トラ
ンジスタの製造方法に関する。
ンジスタの製造方法に関する。
薄膜トランジスタ（以下略してTFT）は化学気相成長法
（Chemical Vapor Deposition略称CVD法）や真空蒸着法
などの方法で絶縁基板上に半導体層を形成し、これを用
いてトランジスタを形成したものであり、薄膜形成技術
と写真蝕刻技術（ホトリソグラフィ）を使用することに
より広い面積に亙ってトランジスタアレイを形成できる
ことからアクティブマトリックス形の液晶表示パネルや
プラズマ表示パネルにおけるスイッチング素子として使
用されている。
（Chemical Vapor Deposition略称CVD法）や真空蒸着法
などの方法で絶縁基板上に半導体層を形成し、これを用
いてトランジスタを形成したものであり、薄膜形成技術
と写真蝕刻技術（ホトリソグラフィ）を使用することに
より広い面積に亙ってトランジスタアレイを形成できる
ことからアクティブマトリックス形の液晶表示パネルや
プラズマ表示パネルにおけるスイッチング素子として使
用されている。
こゝでTFTにはコプレナー形とスタガード形とがある
が、両者を比較するとコプレナー形はソース電極および
ドレイン電極がチャネル形成面に形成されるために寄生
抵抗が少なく、そのためスタガード形に比べて有利であ
り、また絶縁基板上に直接に半導体活性層（以下略して
活性層）が作られているためスタガード形にみられるよ
うに絶縁膜や活性層の形成に当たって熱処理温度により
電極形成金属が拡散して特性を劣化させると云う問題が
ない。
が、両者を比較するとコプレナー形はソース電極および
ドレイン電極がチャネル形成面に形成されるために寄生
抵抗が少なく、そのためスタガード形に比べて有利であ
り、また絶縁基板上に直接に半導体活性層（以下略して
活性層）が作られているためスタガード形にみられるよ
うに絶縁膜や活性層の形成に当たって熱処理温度により
電極形成金属が拡散して特性を劣化させると云う問題が
ない。
然し、ソース電極とドレイン電極とが活性層とゲート絶
縁膜との間に存在する構造であるために一度減圧を破っ
て取り出して形成する必要があり、その際にチャネル面
が汚染され、特性の安定したTFTができにくいと云う問
題がある。
縁膜との間に存在する構造であるために一度減圧を破っ
て取り出して形成する必要があり、その際にチャネル面
が汚染され、特性の安定したTFTができにくいと云う問
題がある。
本発明は特性の不安定性を改良したコプレナー形TFTの
製造方法に関するものである。
製造方法に関するものである。
第２図は従来のコプレナー形TFTの製造工程を示す断面
図である。
図である。
絶縁基板（例えばガラス基板）１の上にプラズマCVD法
（以下略してP-CVD法）でアモルファス・シリコン（略
称a-Si）からなる活性層２を形成する。（以上同図Ａ関
連） 次に減圧状態を破って絶縁基板１を取り出し、真空蒸着
法などの方法でアルミニウム（Al）などの電極形成金属
の薄膜を形成し、写真蝕刻技術を用いてパターン形成を
行い、ソース電極３およびドレイン電極４を形成する。
（以上同図Ｂ関連） 次にP-CVD法で例えば窒化シリコン（SiN）からなるゲー
ト絶縁膜５を堆積する。（以上同図Ｃ関連） 最後にこのゲート絶縁膜５の上に真空蒸着法などの方法
により例えばクローム（Cr）などの電極形成金属の薄膜
を形成し、これをパターン形成してゲート電極６を作
り、これによりTFTが完成している。（以上同図Ｄ） 然し、このような従来の工程では同図（Ｂ）に示すよう
にソース電極３とドレイン電極４のパターン形成の段階
でこの両電極3,4の間の活性層２に形成されるチャネル
形成部７が空気に曝され、この際に汚染され易いために
特性の劣化したものができ易く、そのために製造方法の
改良が必要であった。
（以下略してP-CVD法）でアモルファス・シリコン（略
称a-Si）からなる活性層２を形成する。（以上同図Ａ関
連） 次に減圧状態を破って絶縁基板１を取り出し、真空蒸着
法などの方法でアルミニウム（Al）などの電極形成金属
の薄膜を形成し、写真蝕刻技術を用いてパターン形成を
行い、ソース電極３およびドレイン電極４を形成する。
（以上同図Ｂ関連） 次にP-CVD法で例えば窒化シリコン（SiN）からなるゲー
ト絶縁膜５を堆積する。（以上同図Ｃ関連） 最後にこのゲート絶縁膜５の上に真空蒸着法などの方法
により例えばクローム（Cr）などの電極形成金属の薄膜
を形成し、これをパターン形成してゲート電極６を作
り、これによりTFTが完成している。（以上同図Ｄ） 然し、このような従来の工程では同図（Ｂ）に示すよう
にソース電極３とドレイン電極４のパターン形成の段階
でこの両電極3,4の間の活性層２に形成されるチャネル
形成部７が空気に曝され、この際に汚染され易いために
特性の劣化したものができ易く、そのために製造方法の
改良が必要であった。
以上記したようにコプレナー形TFTは活性層とゲート絶
縁膜とが層形成されている間にソース電極とドレイン電
極が存在する構造であり、製造手段が異なるために電極
形成の際に被処理基板を大気中に取り出して別の装置に
移すことが必要で、この際に活性層が汚染し、形成され
るTFTの特性が劣化し易いことが問題である。
縁膜とが層形成されている間にソース電極とドレイン電
極が存在する構造であり、製造手段が異なるために電極
形成の際に被処理基板を大気中に取り出して別の装置に
移すことが必要で、この際に活性層が汚染し、形成され
るTFTの特性が劣化し易いことが問題である。
上記の問題はコプレナー形薄膜TFTを製造する工程が、
絶縁基板の上に活性層とゲート絶縁膜とを層形成する工
程と、ゲート絶縁膜をチャネル形成部のみを残してエッ
チングし、この両側にソース電極とドレイン電極とを形
成する工程と、前記チャネル形成部のゲート絶縁膜の表
面をドライエッチングして後、同一装置内でゲート絶縁
膜を層形成する工程と、チャネル形成部のゲート絶縁膜
の上にゲート電極を形成する工程と、を含んでなること
を特徴とする薄膜TFTの製造方法を用いる方法により解
決することができる。
絶縁基板の上に活性層とゲート絶縁膜とを層形成する工
程と、ゲート絶縁膜をチャネル形成部のみを残してエッ
チングし、この両側にソース電極とドレイン電極とを形
成する工程と、前記チャネル形成部のゲート絶縁膜の表
面をドライエッチングして後、同一装置内でゲート絶縁
膜を層形成する工程と、チャネル形成部のゲート絶縁膜
の上にゲート電極を形成する工程と、を含んでなること
を特徴とする薄膜TFTの製造方法を用いる方法により解
決することができる。
第２図に示す従来のコプレナー形TFTの製造工程におい
て特性の劣化したものができ易い理由はP-CVD製造装置
を用いて絶縁基板１の上にa-Si活性層２を形成した後、
ソース電極３とドレイン電極４をパターン形成するため
に装置より取り出し、これを真空蒸着装置に移す際と、
Alなどの電極形成金属を蒸着した後に写真蝕刻技術を用
いてソース電極３とドレイン電極４をパターン形成する
際にチャネル形成部７が汚染されるからである。
て特性の劣化したものができ易い理由はP-CVD製造装置
を用いて絶縁基板１の上にa-Si活性層２を形成した後、
ソース電極３とドレイン電極４をパターン形成するため
に装置より取り出し、これを真空蒸着装置に移す際と、
Alなどの電極形成金属を蒸着した後に写真蝕刻技術を用
いてソース電極３とドレイン電極４をパターン形成する
際にチャネル形成部７が汚染されるからである。
すなわち酸素（O2）の吸着や塵埃の付着によって漏洩電
流が増加し、また電子や正孔の易動度が減少する。
流が増加し、また電子や正孔の易動度が減少する。
この原因はP-CVD装置から取り出し活性層２を大気に曝
すところにある。
すところにある。
そこで本発明は活性層とゲート絶縁膜とを予め層形成し
た後、チャネル形成部のゲート絶縁膜の部分のみを残し
て除去し、この残ったゲート絶縁膜の両側にソース電極
とドレイン電極とを形成する。
た後、チャネル形成部のゲート絶縁膜の部分のみを残し
て除去し、この残ったゲート絶縁膜の両側にソース電極
とドレイン電極とを形成する。
次に残っているゲート絶縁膜の表面はエッチング処理な
ど今までの工程で汚染されているのでP-CVD装置内で浅
くドライエッチングして表面層を除いた後、同一装置内
でこの上にゲート絶縁膜を形成することにより汚染がな
く、また等質のゲート絶縁膜を作ることができる。
ど今までの工程で汚染されているのでP-CVD装置内で浅
くドライエッチングして表面層を除いた後、同一装置内
でこの上にゲート絶縁膜を形成することにより汚染がな
く、また等質のゲート絶縁膜を作ることができる。
次に、この上にゲート電極の形成を行う。
このようにするとチャネル形成部は全く大気に接するこ
とがないので汚染を受ける恐れはなく、従って良質のTF
Tを作ることができる。
とがないので汚染を受ける恐れはなく、従って良質のTF
Tを作ることができる。
第１図は本発明に係るコプレナー形TFTの製造工程を示
すものである。
すものである。
すなわち、従来と同様にガラスよりなる絶縁基板１の上
にa-Siよりなる活性層２をP-CVD法により形成した後、
減圧を破らずに引き続いてこの上に窒化珪素（SiN）ゲ
ート絶縁膜８を形成する。
にa-Siよりなる活性層２をP-CVD法により形成した後、
減圧を破らずに引き続いてこの上に窒化珪素（SiN）ゲ
ート絶縁膜８を形成する。
ここで活性層２の形成は水素（H2）とシラン（SiH4）を
熱分解することにより行い、またゲート絶縁膜８の形成
はSiH4とアンモニア（NH3）を供給して熱分解すること
により行なう。（以上同図Ａ） 次にゲート絶縁膜８をチャネル形成部７の部分を除いて
エッチングする。
熱分解することにより行い、またゲート絶縁膜８の形成
はSiH4とアンモニア（NH3）を供給して熱分解すること
により行なう。（以上同図Ａ） 次にゲート絶縁膜８をチャネル形成部７の部分を除いて
エッチングする。
ここでSiNのエッチングは緩衝弗酸（BHF）を用いて行っ
た。（以上同図Ｂ） 次に真空蒸着法によりアルミニウム（Al）を蒸着した
後、写真蝕刻技術によりソース電極３とドレイン電極４
をパターン形成する。（以上同図Ｃ） 次にこの状態ではチャネル形成部７のSiNからなるゲー
ト絶縁膜８は汚染されているので、先ずP-CVD装置にセ
ットし、三弗化窒素（NF3）を供給してドライエッチン
グを行う。
た。（以上同図Ｂ） 次に真空蒸着法によりアルミニウム（Al）を蒸着した
後、写真蝕刻技術によりソース電極３とドレイン電極４
をパターン形成する。（以上同図Ｃ） 次にこの状態ではチャネル形成部７のSiNからなるゲー
ト絶縁膜８は汚染されているので、先ずP-CVD装置にセ
ットし、三弗化窒素（NF3）を供給してドライエッチン
グを行う。
ここでドライエッチング条件は例えば気圧0.1torr,エッ
チング時間は20秒であり、これにより約100ÅのSiN膜を
除去することができる。
チング時間は20秒であり、これにより約100ÅのSiN膜を
除去することができる。
次にコックを切り換えてSiH4とNH3とを供給し、P-CVD法
によりSiNを堆積させ、ゲート絶縁膜９を形成した。
（以上同図Ｄ） 次にこの上に従来と同様にクローム（Cr）を真空蒸着
し、これをパターン形成してゲート電極６を形成しTFT
が完成した。（以上同図Ｅ） このようにしてコプレナー形TFTを形成するとチャネル
形成部７が大気に曝されることがなく、従って良質のTF
Tの製造が可能となる。
によりSiNを堆積させ、ゲート絶縁膜９を形成した。
（以上同図Ｄ） 次にこの上に従来と同様にクローム（Cr）を真空蒸着
し、これをパターン形成してゲート電極６を形成しTFT
が完成した。（以上同図Ｅ） このようにしてコプレナー形TFTを形成するとチャネル
形成部７が大気に曝されることがなく、従って良質のTF
Tの製造が可能となる。
このように本発明はコプレナー形TFTの製造に当たって
チャネル形成部を大気に曝すことなく行うもので、これ
によりO2の吸着や汚染がなく、特性の良いTFTを作るこ
とができる。
チャネル形成部を大気に曝すことなく行うもので、これ
によりO2の吸着や汚染がなく、特性の良いTFTを作るこ
とができる。
すなわち従来のコプレナー形TFTの電流ON/OFF比は汚染
の影響により104程度であったが、本発明の実施により1
05程度に増加し、またエージングにおける特性の劣化を
抑制することが可能になった。
の影響により104程度であったが、本発明の実施により1
05程度に増加し、またエージングにおける特性の劣化を
抑制することが可能になった。
第１図（Ａ）〜（Ｅ）は本発明に係るコプレナー形TFT
の製造工程を示す断面図、 第２図（Ａ）〜（Ｄ）は従来のコプレナー形TFTの製造
工程を示す断面図、 である。 図において、 ２は活性層、３はソース電極、４はドレイン電極、5,8,
9はゲート絶縁膜、６はゲート電極、７はチャネル形成
部、である。
の製造工程を示す断面図、 第２図（Ａ）〜（Ｄ）は従来のコプレナー形TFTの製造
工程を示す断面図、 である。 図において、 ２は活性層、３はソース電極、４はドレイン電極、5,8,
9はゲート絶縁膜、６はゲート電極、７はチャネル形成
部、である。
Claims (1)
- 【請求項１】コプレナー形薄膜トランジスタを製造する
工程が、 絶縁基板（１）の上に活性層（２）とゲート絶縁膜
（８）とを層形成する工程と、 ゲート絶縁膜（８）をチャネル形成部（７）のみを残し
てエッチングし、この両側にソース電極（３）とドレイ
ン電極（４）とを形成する工程と、 前記チャネル形成部（７）のゲート絶縁膜（８）の表面
をドライエッチングして後、同一装置内でゲート絶縁膜
（９）を層形成する工程と、 チャネル形成部（７）のゲート絶縁膜（９）の上にゲー
ト電極（６）を形成する工程と、 を含んでなることを特徴とする薄膜トランジスタの製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61032199A JPH0732254B2 (ja) | 1986-02-17 | 1986-02-17 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61032199A JPH0732254B2 (ja) | 1986-02-17 | 1986-02-17 | 薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62189756A JPS62189756A (ja) | 1987-08-19 |
| JPH0732254B2 true JPH0732254B2 (ja) | 1995-04-10 |
Family
ID=12352234
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61032199A Expired - Lifetime JPH0732254B2 (ja) | 1986-02-17 | 1986-02-17 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0732254B2 (ja) |
-
1986
- 1986-02-17 JP JP61032199A patent/JPH0732254B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62189756A (ja) | 1987-08-19 |
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Legal Events
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|---|---|---|---|
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| R350 | Written notification of registration of transfer |
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