JPH0732261B2 - 半導体受光装置 - Google Patents
半導体受光装置Info
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- JPH0732261B2 JPH0732261B2 JP60075272A JP7527285A JPH0732261B2 JP H0732261 B2 JPH0732261 B2 JP H0732261B2 JP 60075272 A JP60075272 A JP 60075272A JP 7527285 A JP7527285 A JP 7527285A JP H0732261 B2 JPH0732261 B2 JP H0732261B2
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- receiving device
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- Light Receiving Elements (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体受光装置に係り、特にフォトダイオード
とオペアンプとを用いて測光を行う半導体受光装置に関
する。
とオペアンプとを用いて測光を行う半導体受光装置に関
する。
従来の半導体受光装置について図を用いて説明を行う。
第５図は従来の半導体受光装置の構成図であり、第６図
は従来の半導体受光装置に用いられるオペアンプの初段
の回路図である。
は従来の半導体受光装置に用いられるオペアンプの初段
の回路図である。
第５図において、14はフォトダイオードであり、12は非
直線素子で、ここでは対数圧縮用ダイオードを用いる。
13はオペアンプである。オペアンプ13の反転入力端子
（−）とオペアンプ13の出力との間に、対数圧縮用ダイ
オード12が接続され、反転入力端子（−）と非反転入力
端子（＋）との間にはフォトダイオード14が接続されて
いる。
直線素子で、ここでは対数圧縮用ダイオードを用いる。
13はオペアンプである。オペアンプ13の反転入力端子
（−）とオペアンプ13の出力との間に、対数圧縮用ダイ
オード12が接続され、反転入力端子（−）と非反転入力
端子（＋）との間にはフォトダイオード14が接続されて
いる。
第６図において1,2は能動素子で、ここではMOS型FETで
ある。MOS型FET1,2は差動入力を形成する。3,4は能動素
子で、ここではNPN型トランジスタである。NPN型トラン
ジスタ3,4はMOS型FET1,2のアクティブ負荷を形成する。
5,6はオフセット低減用抵抗素子で、その抵抗値は等し
い。７はバイアス電流を供給する定電流源である。８は
オフセット調整用抵抗で、外部端子9,10に取り付けられ
る。
ある。MOS型FET1,2は差動入力を形成する。3,4は能動素
子で、ここではNPN型トランジスタである。NPN型トラン
ジスタ3,4はMOS型FET1,2のアクティブ負荷を形成する。
5,6はオフセット低減用抵抗素子で、その抵抗値は等し
い。７はバイアス電流を供給する定電流源である。８は
オフセット調整用抵抗で、外部端子9,10に取り付けられ
る。
以上、従来の半導体受光装置のオペアンプ13において
は、製造上のばらつきから生じるオペアンプ13のオフセ
ット電圧の零調整用として８のオフセット調整用抵抗を
取り付け、個々に調整しなければならない繁雑さがあっ
た。
は、製造上のばらつきから生じるオペアンプ13のオフセ
ット電圧の零調整用として８のオフセット調整用抵抗を
取り付け、個々に調整しなければならない繁雑さがあっ
た。
本発明の目的は上記従来技術の問題点に鑑み、オフセッ
ト調整用抵抗による外部調整をなくし、低コストで、実
装密度が高く、製造工程が簡易で、かつ高感度な半導体
受光装置を提供する事にある。
ト調整用抵抗による外部調整をなくし、低コストで、実
装密度が高く、製造工程が簡易で、かつ高感度な半導体
受光装置を提供する事にある。
上記の目的はオペアンプの差動入力端子間にフォトダイ
オードが接続され、該差動入力端子の一方は対数圧縮ダ
イオードを介して該オペアンプの出力端子に接続されて
いる半導体受光装置において、 該オペアンプには、差動入力を形成する一対のトランジ
スタに接続され該一対のトランジスタに流れる電流値を
異ならしめるための負荷が設けられ、該電流値に基づい
て発生した該オペアンプの出力が該対数圧縮ダイオード
を介して帰還され該差動入力端子間に電位差を生ぜしめ
る回路構成により、該フォトダイオードに逆バイアス電
圧を印加することを特徴とする本発明の半導体受光装置
によって達成される。
オードが接続され、該差動入力端子の一方は対数圧縮ダ
イオードを介して該オペアンプの出力端子に接続されて
いる半導体受光装置において、 該オペアンプには、差動入力を形成する一対のトランジ
スタに接続され該一対のトランジスタに流れる電流値を
異ならしめるための負荷が設けられ、該電流値に基づい
て発生した該オペアンプの出力が該対数圧縮ダイオード
を介して帰還され該差動入力端子間に電位差を生ぜしめ
る回路構成により、該フォトダイオードに逆バイアス電
圧を印加することを特徴とする本発明の半導体受光装置
によって達成される。
以下、本発明の実施例を図面を用いて詳細に説明する。
第１図は本発明の半導体受光装置のオペアンプの初段の
第１実施例の回路図である。なお本発明の半導体受光装
置はオペアンプの構成を除くと第５図に示した従来の半
導体受光装置と同様のものである。
第１実施例の回路図である。なお本発明の半導体受光装
置はオペアンプの構成を除くと第５図に示した従来の半
導体受光装置と同様のものである。
第１図において1,2は能動素子で、ここではMOS型FETで
ある。MOS型FET1,2は差動入力を形成する。3,4は能動素
子で、ここではNPN型トランジスタである。NPN型トラン
ジスタ3,4はMOS型FETのアクティブ負荷を形成する。5,6
はオフセット低減用抵抗素子で、その抵抗値は等しい。
７はバイアス電流を供給する定電流源である。11はオフ
セット低減用抵抗素子5,6とは別に形成された抵抗素子
である。
ある。MOS型FET1,2は差動入力を形成する。3,4は能動素
子で、ここではNPN型トランジスタである。NPN型トラン
ジスタ3,4はMOS型FETのアクティブ負荷を形成する。5,6
はオフセット低減用抵抗素子で、その抵抗値は等しい。
７はバイアス電流を供給する定電流源である。11はオフ
セット低減用抵抗素子5,6とは別に形成された抵抗素子
である。
まず、一般的なオペアンプの動作について説明する。第
５図を参照するに、MOS型FET2のゲートは基準電圧が与
えられるのでMOS型FET2がオンする。この時MOS型FET1の
ゲート電圧は不定であるが、オペアンプの入力端子間に
電位差（ΔV0）が生じているとすると、この電圧差に基
づいてオペアンプから増幅された電圧が出力される。こ
の電圧はダイオード12を介してMOS型FET1のゲートに与
えられるのでMOS型FET1もオンすることになる。オペア
ンプの特性上少しでもΔＶが存在すると出力電圧が飽和
してしまうので、ΔＶ＝０即ちMOS型FET1,2両方のゲー
ト電圧が等しくなる状態が平衡状態となる。
５図を参照するに、MOS型FET2のゲートは基準電圧が与
えられるのでMOS型FET2がオンする。この時MOS型FET1の
ゲート電圧は不定であるが、オペアンプの入力端子間に
電位差（ΔV0）が生じているとすると、この電圧差に基
づいてオペアンプから増幅された電圧が出力される。こ
の電圧はダイオード12を介してMOS型FET1のゲートに与
えられるのでMOS型FET1もオンすることになる。オペア
ンプの特性上少しでもΔＶが存在すると出力電圧が飽和
してしまうので、ΔＶ＝０即ちMOS型FET1,2両方のゲー
ト電圧が等しくなる状態が平衡状態となる。
次に、第１図を基に本発明のオペアンプの平衡状態での
動作について説明する。11の抵抗素子の挿入により、従
来のオペアンプでは等しい値であった電流値が、本発明
では入力端子間に電位差がなくても等しくなくなり、MO
S型FET1を流れる電流値の方がMOS型FET2を流れる電流値
よりも大きくなる。この結果、電流の不均等を満足すべ
く、差動入力を形成するMOS型FET1の入力端電圧がMOS型
FET2の入力端電圧よりも低下し、その入力端間に接続さ
れるフォトダイオード14に逆バイアス電圧が印加され
る。即ち、本発明においては逆バイアス電圧分の電位差
が生じている状態がオペアンプの平衡状態となる。以
下、本装置におけるMOS型FETの動作について説明する。
MOS型FETは飽和領域で動作しているのでドレイン電流ID
は一般に となる。ここでVGSはゲート電圧、VTはゲートしきい値
電圧である。
動作について説明する。11の抵抗素子の挿入により、従
来のオペアンプでは等しい値であった電流値が、本発明
では入力端子間に電位差がなくても等しくなくなり、MO
S型FET1を流れる電流値の方がMOS型FET2を流れる電流値
よりも大きくなる。この結果、電流の不均等を満足すべ
く、差動入力を形成するMOS型FET1の入力端電圧がMOS型
FET2の入力端電圧よりも低下し、その入力端間に接続さ
れるフォトダイオード14に逆バイアス電圧が印加され
る。即ち、本発明においては逆バイアス電圧分の電位差
が生じている状態がオペアンプの平衡状態となる。以
下、本装置におけるMOS型FETの動作について説明する。
MOS型FETは飽和領域で動作しているのでドレイン電流ID
は一般に となる。ここでVGSはゲート電圧、VTはゲートしきい値
電圧である。
今、 とすると式は となる。式を変形すると となる。
今、オペアンプの入力MOS型FET1のゲート電圧をVGS1，
ドレイン電流をID1及びMOS型FET2のゲート電圧をVGS2，
ドレイン電流をID2とすると となる。
ドレイン電流をID1及びMOS型FET2のゲート電圧をVGS2，
ドレイン電流をID2とすると となる。
入力端電圧差V0は式と式との差であるから となる。電流IDのみに着目しVT1＝VT2，K1＝K2＝Ｋとす
ると式は となる。ここでID1とID2の差をΔIDとすると 式、式を式に代入して高次の項を無視すると すなわちMOS型FET1,2を流れる電流値の値により入力端
に電圧差V0が生ずる事になる。
ると式は となる。ここでID1とID2の差をΔIDとすると 式、式を式に代入して高次の項を無視すると すなわちMOS型FET1,2を流れる電流値の値により入力端
に電圧差V0が生ずる事になる。
NPN型トランジスタ３の電流値をNPN型トランジスタ４の
電流値よりも増加させる手段としては前述した抵抗素子
11を付加する方法の他に、第２図に示すように抵抗素子
5,11を除き抵抗素子６だけ挿入する事によっても行う事
ができ、又第３図に示すように抵抗素子5,6,11のかわり
にNPN型トランジスタ３とNPN型トランジスタ４との（エ
ミッタ）の面積比をかえる事によっても行う事ができ
る。
電流値よりも増加させる手段としては前述した抵抗素子
11を付加する方法の他に、第２図に示すように抵抗素子
5,11を除き抵抗素子６だけ挿入する事によっても行う事
ができ、又第３図に示すように抵抗素子5,6,11のかわり
にNPN型トランジスタ３とNPN型トランジスタ４との（エ
ミッタ）の面積比をかえる事によっても行う事ができ
る。
以上の本発明の半導体受光装置のオペアンプにより差動
入力端子間に接続されたフォトダイオードに逆バイアス
電圧を印加する事ができる。第４図は本発明の半導体受
光装置のオペアンプによって印加されるバイアス電圧の
出力特性を示す。曲線Ｉはバイアス電圧が順バイアスの
時の特性であり、曲線IIはバイアス電圧が零の時の特性
である。又、曲線IIIはバイアス電圧が逆バイアスの時
の特性であり、曲線IVはバイアス電圧がIIIよりもさら
に大きい逆バイアスの時の特性を示す。第４図からバイ
アス電圧が逆バイアスの方向に向うに従って出力のリニ
アリティが改善され、高感度な半導体受光装置を提供で
きる事がわかる。また第１図〜第３図に示した逆バイア
ス電圧発生用の抵抗素子の抵抗値または能動素子の（エ
ミッタ）面積を適当に設定して、逆バイアス電圧値がオ
ペアンプの製造上のばらつきで生ずる正の最大オフセッ
ト電圧以上で、かつオペアンプの動作が損なわれる電圧
よりも下に設定すれば、オペアンプのオフセット調整用
の外付け抵抗を省く事ができる。
入力端子間に接続されたフォトダイオードに逆バイアス
電圧を印加する事ができる。第４図は本発明の半導体受
光装置のオペアンプによって印加されるバイアス電圧の
出力特性を示す。曲線Ｉはバイアス電圧が順バイアスの
時の特性であり、曲線IIはバイアス電圧が零の時の特性
である。又、曲線IIIはバイアス電圧が逆バイアスの時
の特性であり、曲線IVはバイアス電圧がIIIよりもさら
に大きい逆バイアスの時の特性を示す。第４図からバイ
アス電圧が逆バイアスの方向に向うに従って出力のリニ
アリティが改善され、高感度な半導体受光装置を提供で
きる事がわかる。また第１図〜第３図に示した逆バイア
ス電圧発生用の抵抗素子の抵抗値または能動素子の（エ
ミッタ）面積を適当に設定して、逆バイアス電圧値がオ
ペアンプの製造上のばらつきで生ずる正の最大オフセッ
ト電圧以上で、かつオペアンプの動作が損なわれる電圧
よりも下に設定すれば、オペアンプのオフセット調整用
の外付け抵抗を省く事ができる。
以上詳細に説明したように、本発明の半導体受光装置に
よれば、任意の逆バイアス電圧を発生させる事ができ、
オフセット調整用抵抗を必要としない、出力のリニアリ
ティのよい、高感度な半導体受光装置を提供する事がで
きる。
よれば、任意の逆バイアス電圧を発生させる事ができ、
オフセット調整用抵抗を必要としない、出力のリニアリ
ティのよい、高感度な半導体受光装置を提供する事がで
きる。
第１図は本発明の半導体受光装置のオペアンプの初段の
第１実施例の回路図である。 第２図は本発明の半導体受光装置のオペアンプの初段の
第２実施例の回路図である。 第３図は本発明の半導体受光装置のオペアンプの初段の
第３実施例の回路図である。 第４図は本発明の半導体受光装置の効果を示す照度−出
力特性図である。 第５図は従来の半導体受光装置の構成図である。 第６図は従来の半導体受光装置のオペアンプの初段の回
路図である。 1,2……MOS型FET、3,4……NPN型トランジスタ、5,6……
オフセット低減用抵抗素子、11……抵抗素子。
第１実施例の回路図である。 第２図は本発明の半導体受光装置のオペアンプの初段の
第２実施例の回路図である。 第３図は本発明の半導体受光装置のオペアンプの初段の
第３実施例の回路図である。 第４図は本発明の半導体受光装置の効果を示す照度−出
力特性図である。 第５図は従来の半導体受光装置の構成図である。 第６図は従来の半導体受光装置のオペアンプの初段の回
路図である。 1,2……MOS型FET、3,4……NPN型トランジスタ、5,6……
オフセット低減用抵抗素子、11……抵抗素子。
Claims (1)
- 【請求項１】オペアンプの差動入力端子間にフォトダイ
オードが接続され、該差動入力端子の一方は対数圧縮ダ
イオードを介して該オペアンプの出力端子に接続されて
いる半導体受光装置において、 該オペアンプには、差動入力を形成する一対のトランジ
スタに接続され該一対のトランジスタに流れる電流値を
異ならしめるための負荷が設けられ、該電流値に基づい
て発生した該オペアンプの出力が該対数圧縮ダイオード
を介して帰還され該差動入力端子間に電位差を生ぜしめ
る回路構成により、該フォトダイオードに逆バイアス電
圧を印加することを特徴とする半導体受光装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60075272A JPH0732261B2 (ja) | 1985-04-11 | 1985-04-11 | 半導体受光装置 |
| US07/243,250 US4853530A (en) | 1985-04-11 | 1988-09-09 | Reverse biased photosensing semiconductor and op amp arrangement wherein the two load resistors of the operational amplifier unbalance the two transistors |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60075272A JPH0732261B2 (ja) | 1985-04-11 | 1985-04-11 | 半導体受光装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61234576A JPS61234576A (ja) | 1986-10-18 |
| JPH0732261B2 true JPH0732261B2 (ja) | 1995-04-10 |
Family
ID=13571428
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60075272A Expired - Fee Related JPH0732261B2 (ja) | 1985-04-11 | 1985-04-11 | 半導体受光装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4853530A (ja) |
| JP (1) | JPH0732261B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2233525B (en) * | 1989-06-09 | 1994-02-16 | Stc Plc | Optical receivers |
| US5287340A (en) * | 1992-02-13 | 1994-02-15 | International Business Machines Corporation | Differential amplifier for optical detectors in an optical data storage system |
| US5281805A (en) * | 1992-11-18 | 1994-01-25 | Nippon Sheet Glass Co., Ltd. | Optical-input latch-circuit cell array |
| US5345073A (en) * | 1993-04-12 | 1994-09-06 | Bell Communications Research, Inc. | Very high speed optical receiver with a cascadable differential action feedback driver |
| EP0905900B1 (en) * | 1994-04-22 | 2002-03-13 | Canon Kabushiki Kaisha | Driving circuit for light emitting diode |
| JPH09200031A (ja) * | 1996-01-19 | 1997-07-31 | Canon Inc | 相補型トランジスタ出力回路 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1528201A (en) * | 1975-02-24 | 1978-10-11 | Rca Corp | Differential amplifier |
| US3852679A (en) * | 1972-12-26 | 1974-12-03 | Rca Corp | Current mirror amplifiers |
| US3840819A (en) * | 1972-12-29 | 1974-10-08 | Rca Corp | Signal combining circuit |
| US4075575A (en) * | 1977-03-09 | 1978-02-21 | Rca Corporation | Input stage for fast-slewing amplifier |
| US4074205A (en) * | 1977-03-09 | 1978-02-14 | Rca Corporation | Input stage for fast-slewing amplifier |
| JPS6031249B2 (ja) * | 1977-07-29 | 1985-07-20 | 株式会社日立製作所 | 測光増幅回路 |
| DE2748647C2 (de) * | 1977-10-29 | 1986-06-19 | Ernst Leitz Wetzlar Gmbh, 6330 Wetzlar | Verstärker für elektrische Signale |
| US4158178A (en) * | 1978-05-15 | 1979-06-12 | Rca Corporation | Anti-latch circuit for amplifier stage including bipolar and field-effect transistors |
| JPS59185432A (ja) * | 1983-04-05 | 1984-10-22 | Sumitomo Electric Ind Ltd | 光受信回路 |
| DE3321503A1 (de) * | 1983-06-15 | 1984-12-20 | Ernst Leitz Wetzlar Gmbh, 6330 Wetzlar | Verfahren und schaltungsanordnungen zur verstaerkung eines eingangsstroms |
| US4591725A (en) * | 1983-10-26 | 1986-05-27 | Bryant Jack A | System for amplifying all frequencies detected from a flame detector |
| US4614866A (en) * | 1984-03-06 | 1986-09-30 | Pain Suppression Labs, Inc. | Pulsed light detection circuit |
| US4731589A (en) * | 1986-07-25 | 1988-03-15 | Rca Corporation | Constant current load and level shifter circuitry |
-
1985
- 1985-04-11 JP JP60075272A patent/JPH0732261B2/ja not_active Expired - Fee Related
-
1988
- 1988-09-09 US US07/243,250 patent/US4853530A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61234576A (ja) | 1986-10-18 |
| US4853530A (en) | 1989-08-01 |
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