JPH0732352B2

JPH0732352B2 - デジタルフイルタ

Info

Publication number: JPH0732352B2
Application number: JP60260485A
Authority: JP
Inventors: 隆志川崎; 富美夫南
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1985-11-20
Filing date: 1985-11-20
Publication date: 1995-04-10
Anticipated expiration: 2010-04-10
Also published as: JPS62120711A

Description

【発明の詳細な説明】〔発明の技術分野〕この発明はデジタルフィルタに関する。

〔発明の技術的背景〕

近年、デジタル回路技術の発展に伴ない、テレビジョン
信号もデジタル化して処理する回路が開発されている。
また、テレビジョン信号の伝送周波数帯域をデジタル技
術により圧縮して伝送するオフセット標本化伝送方式が
提案され、このデジタル回路においてはデジタルフィル
タが重要な役割を持っている。

第５図はテレビジョン信号のオフセット標本化伝送シス
テムの全体ブロックを示している。アナログビデオ信号
AVは、入力端子11を介して低域フィルタ12に供給され帯
域制限を受け、次に、アナログデジタル変換器13に供給
される。アナログデジタル変換器13では、２ｓのクロ
ックでサンプルが行なわれる。アナログデジタル変換器
13からのデジタルビデオ信号は、２次元周波数座標でみ
ると、第６図（ａ）の斜線で示す領域に存在する。横軸
は水平周波方向の周波数、縦軸は垂直方向の周波数であ
る。ここでデジタルビデオ信号は、帯域圧縮のために２
次元フィルタ14に供給される。この２次元フィルタ14の
特性は、第６図（ｂ）に示すように設定されている。こ
れは人間の目の感覚が斜め方向には解像度が低いという
点を考慮したもので、このような特性を用いても画面上
は大きな問題とならないことを利用している。

次に、この２次元フィルタ14の出力は、サブサンプリン
グ回路15に供給され、ラインオフセットが行なわれる。
ラインオフセットされたデータ配列を示すと、第６図
（ｃ）に示すようになる。○印がデータ点、×印が零デ
ータ点つまり伝送されないデータである。サブサンプル
は、周波数ｓのクロックで行なわれる。この処理を行
なうと、第６図（ｄ）に示すように、の点で折り返しが生じる。従って、この信号を、デジタ
ルアナログ変換器16に通して伝送するようにすれば、
ｓの帯域をに圧縮して伝送することになる。デジタルアナログ変換
器16の出力は、低域フィルタ17、出力端子18を介して伝
送される。

受信側では、入力端子19の受信信号を低域フィルタ20を
介して抽出し、アナログデジタル変換器21に供給する。
従って、このアナログデジタル変換器21からは、第６図
（ｄ）に示すような帯域の信号があらわれる。そして、
この信号を、第６図（ｂ）に示すような特性の信号に戻
すために、２次元フィルタ22に供給する。つまり、送信
時とは逆の過程をたどることになる。次に、２次元フィ
ルタ22の出力（第６図（ｂ），（ｃ））がデジタルアナ
ログ変換器23に供給され、アナログビデオ信号に復元さ
れる。そして、このアナログビデオ信号は、低域フィル
タ24を介して出力端子25に導出される。

ところで、上記の受信側における２次元フィルタ22とし
ては、例えば、第７図に示す構成のものが用いられる。
この例は、垂直方向５ライン、水平方向７タップの信号
に順次フィルタ処理を行なう回路である。

アナログデジタル変換器21の出力信号は、入力端子221
を介して、水平方向トランスパーサルフィルタ27、１水
平ライン（以下1Hと称する）遅延器261に供給される。1
H遅延線261,262,263,264は直列接続され、各1H遅延線26
1,262,263,264の出力は、それぞれ水平方向トランスバ
ーサルフィルタ271,272,273,274に供給される。従っ
て、図に破線で囲むブロックには、垂直方向５ライン分
のデータが確保され、各ラインのデータは、７タップ分
のフィルタ処理を順次行なう水平方向トランスバーサル
フィルタ270〜274に供給されることになる。各水平方向
トランスバーサルフィルタ270〜274でそれぞれ重み付け
された出力データは、加算器280で加算され出力端子222
に導出される。1H遅延器を用いるのは、第６図（ｂ）に
示したように、斜め方向の特性を設定しているためであ
る。

ここで、水平方向トランスバーサルフィルタ270を取り
上げてその構成を第８図に示す。

即ち、入力端子29に加えられる信号に対しては、補間回
路30によって、零データが１サンプルおきに挿入され
る。これによって、ｓのデータレートが２ｓのデー
タレートとされる。補間回路30の出力は、７個の遅延素
子311〜317が直列接続された遅延器31に供給される。こ
こで、各タップの信号に対して係数を乗じてフィルタ処
理を行なうために、例えば、遅延素子311,317の出力が
加算器321で合成され係数乗算回路33に入力され、遅延素子312,316の出力が加算器322で合成され係数乗算
回路34に入力され、遅延素子313,315の出力が加算器323で合成されて係数乗
算回路35に入力される。また遅延素子315の出力は、直
接係数乗算回路36に供給される。各係数乗算回路33〜36
の出力は、加算器37で加算され出力端子に導出される。
ここで、第８図の回路では、データレートが２ｓにな
っている。従って係数乗算回路33〜36におてそれぞれ係
数を乗算するには動作速度が速すぎる。

従って、動作速度を落すために、第９図に示すように２
相構造の乗算回路が使用される。係数乗算回路33を取出
して説明する。加算器321からの入力信号は、入力端子3
31を介して遅延素子332に供給され、1/2sのレートで
遅延され、次段の遅延素子333に供給される。

ここで、遅延素子332,333の出力は、1/sのレートで駆
動される遅延素子334〜335にそれぞれ供給され、この遅
延素子334,335の出力が係数器336,337にそれぞれ供給さ
れる。従って、係数器336,337においては、1/sの係数
乗算期間が確保される。係数器336〜337の出力は、それ
ぞれ、1/sのレートで駆動される遅延素子338,339を介
したのち、1/sのレートで駆動されるマルチプレクサ3
40に供給され、最終的に２ｓのデータレートに復元さ
れる。

〔背景技術の問題点〕

上記した２次元フィルタによると、遅延素子数を多く必
要とし、特に水平方向トランスバーサルフィルタ内部が
極めて複雑化している。このため、ハードウェア規模が
大きくなり、その改善が望まれている。また、係数乗算
回路の各々において、動作速度を落すために２相構造を
採用することは、ハードウェア規模に多大な影響を与え
る。

〔発明の目的〕

この発明は上記の事情に対処すべくなされたもので、回
路規模を大幅に縮小することができ集積化に有効なデジ
タルフィルタを提供することを目的とする。

〔発明の概要〕

この発明は、例えば第１図，第２図に示すようにサブサ
ンプルされた周波数ｓのデータを受ける遅延素子41〜
44の各素子に２個のデータ（１個は零データ）が存在す
るものとみなして、２ｓのデータを想定し、フィルタ
演算回路を形成するものである。

〔発明の実施例〕

以下この発明の実施例を図面を参照して説明する。

第１図，第２図はこの発明のデジタルフィルタの基本原
理を示す。伝送されてくるデータは、１サンプルおきに
サブサンプルされたデータである。今、○印の点が実際
のデータであり、×印の点が零データであるものとす
る。

伝送データは帯域圧縮されて、実際にはｓのサンプル
レートであるが、この発明では信号を再生するに当って
は零データが内挿されているものと考え、第１図のよう
に○印と×印の点のデータを１組として扱い、この１組
を１つの遅延素子に対応させる。

第２図は、上記の伝送データに対してフィルタ処理を行
なうデジタルフィルタであり、入力端子40に供給される
データは、遅延素子41に入力される。遅延素子41,42,4
3,44は、直列接続されており、ｓのクロックで駆動さ
れる。このフィルタは、２ｓレートのデータを７タッ
プの遅延出力から導き出して処理するのと等価的に同じ
作用を奏する。

次に、遅延素子41,44の出力は加算器45に供給され、そ
の加算出力はラッチ回路50に入力される。また、遅延素
子42,43の出力は加算器46に供給され、その加算出力は
ラッチ回路49に供給される。更に、遅延素子42,44の出
力は加算器47に供給され、その加算出力はラッチ回路48
に供給される。そして、係数を乗算すべき信号の出力端
子51,52,53,54は、ラッチ回路48、遅延素子44、ラッチ
回路49,50から導出される。

次に、上記の回路の原理を第１図のデータを参照しなが
ら説明する。

今、第１図（ａ）の破線で囲むブロックのデータが、各
遅延素子41〜44に存在するものとする。また、フィルタ
の中心点のデータをa0とし、左右対称（時間軸方向）に
配列したデータを中心からa1,a2,a3とする。第１図
（ａ）のデータ配列のもとでは、加算器45、ラッチ回路
50の系統では、データa3（奇数番目）の合成信号が得ら
れ、加算器46、ラッチ回路49の系統では、データa1の合
成信号が得られる。また、加算器47、ラッチ回路48の系
統では、上記のペアのデータは、1/2s期間で１サンプ
ル分シフトするものとみなしたから（同図（ｂ））、デ
ータa2（偶数番目）の合成信号として抽出することがで
きる。また、データa0に関しては、同図（ｂ）に示すよ
うに、遅延素子43から取り出してラッチすれば良いが、
そのタイミングは、遅延素子44で得られるので、この遅
延素子44の出力を端子52に導けば良い。

上記の回路の遅延動作、ラッチ動作の周波数はｓであ
り、出力端子51〜54にあらわれる信号に係数を乗算する
には、充分な時間的余裕が生じる。

以上の原理に基づくデジタルフィルタは、第３図のよう
に構成される。第２図と対応する箇所には、同一符号を
付して説明する。

データa2,a0,a1,a3は、それぞれ係数器61,62,63,64に供
給され、この係数器61〜64の出力はそれぞれ周波数ｓ
で駆動されるラッチ回路65,66,67,68に供給される。次
に、ラッチ回路65,66の出力が加算器69で加算され、そ
の加算出力がラッチ回路71でラッチされる。また、ラッ
チ回路67,68の出力が加算器70で加算され、その加算出
力がラッチ回路72でラッチされる。従って、ラッチ回路
71,72からは、第１図（ａ）の状態を想定した合成信号
と、第１図（ｂ）の状態を想定した合成信号とがそれぞ
れ得られ、セレクタ73に供給される。これらの信号は、
周波数ｓで切換え選択されて、ラッチ回路74に供給さ
れる。このラッチ回路74は、２ｓの周波数で駆動され
ている。従って、ラッチ回路74からは、第６図（ｂ）に
示す特性の再生データが得られる。

上記デジタルフィルタ（第２図）の場合、この回路ブロ
ック１つで水平方向トランスバーサルフィルタとしての
機能を持つことになる。従って、第８図，第９図の回路
を合わせた水平方向トランスバーサルフィルタに比べて
格段に遅延素子数は低減されることになる。第１図で
は、機能をあらわすために、ラッチ回路48〜50,65〜68,
71,72,74として表現したがこれは、遅延素子41と同じ構
成のものである。

この発明のデジタルフィルタを第７図の水平方向トラン
スバーサルフィルタ270〜274にそれぞれ用いれば、２次
元フィルタの回路規模は格段と低減される。

第４図は、この発明を、水平方向トランスバーサルフィ
ルタ88〜90に用いた２次元フィルタである。1H遅延線81
〜84は、５ラインの各部分データを用いてフィルタ処理
を行なえるように配列されている。入力端子80と1H遅延
線84の出力を加算器85で加算し、1H遅延線81,83の出力
を加算器86で加算し、また1H遅延線82の出力と固定デー
タを加算器87で加算している。これは、1H遅延線82の出
力を中心データとみなし、垂直方向に対称となるペアの
データは、同じ係数を掛けても良いからである。トラン
スバーサルフィルタ88〜90の出力データは、入力データ
のサンプルレートの２倍のレートになっており、加算器
91で加算されて出力される。

〔発明の効果〕

以上説明したように、この発明は回路規模を大幅に低減
できるデジタルフィルタを提供できる。

【図面の簡単な説明】第１図，第２図はこの発明の基本原理を説明するのに示
したデータ列と回路を示す図、第３図はこの発明の一実
施例を示す回路図、第４図はこの発明を用いた２次元フ
ィルタの例を示す図、第５図は、テレビジョン信号のオ
フセット標本化伝送システムのブロック図、第６図
（ａ）〜（ｄ）はそれぞれ第５図の各部回路の出力特性
を示す説明図、第７図は第５図の２次元フィルタの構成
を示す回路図、第８図は第７図の水平方向トランスバー
サルフィルタの構成を示す回路図、第９図は第８図の係
数乗算回路の構成を示す回路図である。 41〜44……遅延素子、45〜47……加算器 48〜50……ラッチ回路、61〜64……係数器

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開昭47−12061（ＪＰ，Ａ) 特公平３−42527（ＪＰ，Ｂ２) 特公昭55−28446（ＪＰ，Ｂ２)

Claims

【特許請求の範囲】

【請求項１】ｎ個の遅延素子が直列接続され、初段には
サンプルされた入力データが入力され、かつ前記データ
のサンプルレートで駆動される遅延器と、前記ｎ個の遅延素子のそれぞれの中に２個のデータが存
在するものとみなし、かつこのデータ列の中心の第１の
データが、（n/2）個目の第１の遅延素子に存在するも
のとみなし、前記第１のデータを中心に時間軸方向の前
と後に対称に存在する奇数番目のペアとなるデータ同志
を加算し、各ペアとなるデータの加算結果及び前記第１
のデータにそれぞれ係数を掛ける複数の第１の演算手段
と、前記第１の演算手段の出力を加算する第１の加算手段
と、前記ｎ個の遅延素子のそれぞれに設定した２個のデータ
が、時間軸方向へ１個分シフトしたものとみなし、前記
第１のデータのシフト位置を中心にして時間軸方向の前
と後に対称に存在する偶数番目のペアとなるデータ同志
を加算し、各ペアとなるデータの加算結果にそれぞれ係
数を掛ける複数の第２の演算手段と、前記第２の演算手段の出力を加算する第２の加算手段
と、前記第１、第２の加算手段の出力を前記サンプルレート
で交互に選択導出するセレクタ手段と、前記セレクタ手段の出力を前記サンプルレートの２倍の
速さでサンプルして前記入力データの２倍のサンプルレ
ートの出力データを出力する手段とを具備したことを特
徴とするデジタルフィルタ。