JPH0732362B2 - Ｔｔｌ型ゲート用可変スピードアツプ回路 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は電子回路に関するもので、とくにTTL型ゲート
の出力遷移を選択的に調節しうるようにしたスピードア
ツプ回路に係わるものである。

［従来の技術］ ある電圧レベルから別の電圧レベルに電圧が急速に遷移
することが重要である電子装置として多くの回路が一般
に使用されている。例えば内部ロジツクのSTLレベルを
回路の出力ピンに必要なTTLレベルに変換するのには、
各種の出力回路が用いられている。このようなTTLゲー
ト用の出力回路の典型的な例においては、通常は入力電
圧として低レベルの電圧を、出力電圧として高レベルの
電圧を用いる。この場合、入力に高レベルの電圧が印加
されたときには、当該出力回路はきわめて急速に出力電
圧を低レベルとすることが重要である。このような出力
回路としてはまた、大容量負荷を駆動しうるものである
ことが重要である。

［発明が解決しようとする問題点］ これまでに開発されたTTLゲート用の出力回路は、いわ
ゆる「スピードアツプ」素子をそなえたもので、出力遷
移時にはこのスピードアツプ素子により付加的なスピー
ドアツプ電流を出力トランジスタに印加するようにして
いる。しかしながら、このような従来のスピードアツプ
回路は、スピードアツプ電流を供給を停止するためのス
レシヨルド電圧値が固定されているものであつた。この
ため、相当の期間にわたつてスピードアツプ電流を供給
して急速な出力の遷移を可能とするのみならず、ターン
オフ電流の存続時間を容易に変更して印加するようにし
たスピードアツプ回路に対する要望が生じている。

［問題点を解決しようとするための手段］ このような目的を達成すべく本発明は、上述のような従
来のスピードアツプ回路に付随する各種の問題を解消な
いしは最小限とした遷移状態スピードアツプ回路を提供
するものである。本発明の一側面による遷移状態スピー
ドアップ回路は、入力電圧の遷移を受け取り、該遷移に
応答して駆動電流を発生する入力トランジスタと；出力
ノードとグランドとの間と、かつ、上記入力トランジス
タとに接続され、該入力トランジスタからの駆動電流を
受け取り、それに応答して電流を上記出力ノードからグ
ランドに流すように動作するプルダウントランジスタ
と；上記出力ノードと高電圧源との間に接続されたプル
アップトランジスタであって、このプルアップトランジ
スタのベースに与えられたプルアップベース電流に応答
して、電流を上記高電圧源から上記出力ノードに流すよ
うに動作する上記プルアップトランジスタと；このプル
アップトランジスタのベースに接続された出力を有し、
該プルアップトランジスタへの電流駆動を提供する電流
増幅器と；上記プルアップトランジスタの上記ベースか
ら上記入力トランジスタに接続された一方向伝導素子で
あって、上記入力電圧遷移に応答し付加的駆動電流を上
記入力トランジスタを介し上記プルダウントランジスタ
に、該プルダウントランジスタの出力電圧が所定の電圧
レベルに降下するまで印加する上記一方向伝導素子と；
上記プルアップトランジスタの上記ベースから上記出力
ノードへの可調整コンダクタンス路であって、最終的低
出力電圧レベルが上記所定電圧レベルよりどれだけ低い
かの量を調整可能に設定する上記可調整コンダクタンス
路と、を備えている。

本発明の別の側面による遷移状態スピードアップ回路は
まず入力電圧の遷移を受信するための入力トランジスタ
と、この入力トランジスタに接続し、前期入力電圧の遷
移に応答してインピーダンス状態を変化させる出力トラ
ンジスタとを有する。さらに前記入力トランジスタには
スピードアップ増幅素子を接続して、このスピードアッ
プ増幅素子により、入力電圧の遷移に応答して上記入力
トランジスタを介して前記出力トランジスタに付加的な
駆動電流を印加し、その際、前記出力トランジスタの出
力における電圧が所定の電圧レベルにまで降下するま
で、前記付加的な駆動電流を前記出力トランジスタに印
加し続けるようにする。かくして本回路においては、前
記所定の電圧レベルを可変として前記出力トランジスタ
のインピーダンス状態の変化時間を適宜設定することと
する。

本発明による遷移状態スピードアツプ回路は該回路の他
の側面において、可変入力電圧を受け取るべくベースを
接続した入力トランジスタと、この入力トランジスタの
エミツタにベースを接続してターンオン電流を受け取る
ようにした出力トランジスタを有する。前記入力トラン
ジスタのコレクタには第１のダイオードのカソードを接
続し、このダイオードのアノードには抵抗を接続する。
さらに、スピードアツプ電流を供給するスピードアツプ
トランジスタは、そのエミツタを前記入力トランジスタ
のコレクタに接続した該入力トランジスタを介して前記
出力トランジスタにスピードアツプ電流を供給するとと
もに、第２のダイオードのアノードを前記スピードアツ
プトランジスタのベースに接続し、カソードを前記第１
のダイオードと前記抵抗との間の接続点に接続する。か
くて前記スピードアツプトランジスタは、前記出力トラ
ンジスタのコレクタにおける電圧が前記抵抗の端子電圧
により定まるレベルにまで降下したときに、前記スピー
ドアツプ電流の供給を停止するように動作する。

［従来技術のさらに具体的な説明］ 第１図は従来のスピードアツプ回路に１例を示す概略図
で、入力端子10における高レベルまたは低レベルの電圧
が、ダイオード12を介して入力トランジスタ14のベース
に印加される。このトランジスタ14のエミツタは、出力
トランジスタ16のベースに接続されている。該トランジ
スタ16のコレクタは出力端子18に接続されて、所望の電
圧をTTL回路に供給する。

上記入力トランジスタ14と出力トランジスタ16との間に
は、スピードアツプ用シヨツトキダイオード20が接続さ
れている。このダイオード20はトランジスタ14のターン
オン時に付加的な電流、すなわちスピードアツプ電流を
入力トランジスタ14を介して出力トランジスタ16のベー
スに印加することにより、入力端子10に生じた電圧遷移
状態に応答してトランジスタ16をより急速に導通させ
る。

このような第１図に示す従来のスピードアツプ回路は、
STLゲートにより駆動することがよくあるが、このSTLゲ
ートは駆動力が十分でないため、アクデイブターンオフ
トランジスタ22を、トランジスタ24,26を介して前記出
力トランジスタ16のベースに接続することがある。さら
に通常のターンオフ回路の一部として、ダーリントン接
続のトランジスタ回路を設けて、その一方のトランジス
タ28のエミツタはこれを出力端子18に、他方のトランジ
スタ30はこれを該トランジスタ28のベース・コレクタ間
に接続する。このトランジスタ30のエミツタと上記入力
トランジスタ14のコレクタとの間には、シヨツトキダイ
オード32が接続され、またダイオード20,32のアノード
端子の間には抵抗34が接続されている。なお図示の抵抗
36,38,40は、当該回路の各トランジスタに適切なバイア
スを与えるためのものである。

上記のようにして構成された従来の回路（第１図）にお
いて、いま入力電圧端子10に印加された入力電圧が低レ
ベルで、かつ出力端子18における出力電圧が高レベルで
あるとする。このとき、前記トランジスタ14,16,22はい
ずれも非導通である。ここで入力端子10に印加された入
力電圧が高レベルになると、トランジスタ14が導通状態
となつてそのエミツタから出力トランジスタ16のベース
に電流が印加され、さらにダイオード20も導通を開始し
て、このダイオード20からトランジスタ14を介して出力
トランジスタ16にスピードアツプ用のベース電流が印加
される。このスピードアツプベース電流に応答して、出
力トランジスタ16が導通を開始し、出力電圧端子18にお
ける出力電圧がやがて前記ダイオード20が非導通となる
まで降下する。この結果、トランジスタ16のベースに印
加される初期のスピードアツプ電流が減少することとな
る。この時点においては、出力トランジスタ16に印加さ
れるターンオン電流の唯一の供給源は、抵抗38およびト
ランジスタ14を通る電流である。上記ダイオード20は、
端子18における出力電圧が出力トランジスタ16のベース
・エミツタ電圧と入力トランジスタ14にかかる電圧とダ
イオード20のダイオード電圧の和に等しくなつたとき
に、導通を停止する。この場合、入力トランジスタ14に
かかる電圧は、該トランジスタのベース・エミツタ電圧
とダイオード20の電圧の差にほぼ等しいため、該ダイオ
ード20をターンオフさせるための出力電圧は出力トラン
ジスタ16のベース・エミツタ電圧の約２倍であるとして
よい。言い換えれば、ダイオード20は、端子18における
出力電圧が出力トランジスタ16のベース・エミツタ電圧
のほぼ２倍に達したときに非導通となつて、スピードア
ツプ電流の供給を停止するのである。ちなみに、図示の
構成とした典型的な回路例の場合、上記ターンオフ電流
が停止するスレシヨルド電圧は約1.7ボルトである。

このような従来のスピードアツプ回路における上記スレ
シヨルド電圧値は、出力トランジスタ16に対するスピー
ドアツプ電流の印加時間が十分でないために、回路のタ
ーンオフタイムが最適動作を行なうのには長すぎてい
る。さらに、このトランジスタ16に印加される付加的な
スピードアツプ電流は、入力トランジスタ14のh_FE値
（直流電流増幅率）によつて制限されるということもあ
る。またトランジスタ14は、通常の状態では抵抗34を介
して出力トランジスタ16にダイオード電流を供給するも
のであるため、スピードアツプ電流が制限されることに
よつて、トランジスタ16に対する付加的なターンオン電
流が減少することともなる。

［実施例］ 第２図は上述のような従来の問題点を解消すべく構成し
た本発明の実施例を示すもので、第１図と同じ符号を付
した部分は上記と同等の回路要素を示すものである。す
なわち第２図に示す実施例も第１図の構成と同様、電圧
入力端子10と、入力ダイオード12と、入力トランジスタ
14を有する。このトランジスタ14のエミッタは出力トラ
ンジスタ16のベースに接続され、該トランジスタ16のコ
レクタは出力端子18に接続されて出力電圧を（例えばTT
L回路に）供給する。さらにトランジスタ22は、そのベ
ースおよびコレクタがそれぞれ抵抗24,26を介してトラ
ンジスタ16のベースに接続されている。このトランジス
タ16のコレクタには、トランジスタ28,30により形成さ
れたダーリントン接続トランジスタ回路が接続されてい
る。抵抗36,38,40は第１図の場合と同様、バイアス供給
用の抵抗である。

この第２図に示す実施例においては、第１図の回路にお
けるスピードアツプダイオード20を取り除き、これに代
えてスピードアツプトランジスタ42を設けて、そのエミ
ツタを入力トランジスタ14のコレクタに接続する。この
スピードアツプトランジスタ42のベースはシヨツトキダ
イオード44のアノードに接続され、該ダイオードのカソ
ードはトランジスタ28のベースおよびシヨツトキダイオ
ード32のアノードに接続されている。前記ダイオード44
のカソードはさらにこれを可変抵抗46にも接続し、この
可変抵抗46はこれを出力端子18に直接接続する。さらに
バイアス電圧Vccとトランジスタ42のベースおよびダイ
オード44のアノードとの間には、抵抗48を接続してあ
る。

上述のように構成した本発明によるスピードアツプ回路
はその動作時において、いま入力端子10に印加された入
力電圧が低レベルで、かつ出力端子18における出力電圧
が高レベルであるとする。このとき、前記トランジスタ
14,16,22,42はいずれも非導通である。このような状態
で入力端子10に高レベルの入力電圧が印加されると、ト
ランジスタ14が導通状態となつて出力トランジスタ16の
ベースに駆動電流を印加する。このとき上記ダイオード
44,32の各端子電圧は低く、トランジスタ42を非導通と
するには至らないため、トランジスタ42が導通となる。
このトランジスタ42が導通となることによつて、付加的
な電流、すなわちスピードアツプ駆動電流がトランジス
タ14を介してトランジスタ16のベースに供給される。か
くしてトランジスタはより急速に導通状態とされること
となる。

前記トランジスタ16が導通状態となるのにともない、出
力端子18における電圧が降下する。この出力電圧値が当
該回路の時定数により定まるスレシヨルド値に達する
と、抵抗46を流れる電流によりトランジスタ42のベース
駆動電流が転流してトランジスタ42を非導通する。これ
によリトランジスタ16へのスピードアツプ電流の流れが
止まり、残存するベースターンオフ電流はトランジスタ
14により生成されたもののみとなるため、出力電圧の勾
配がより低速のターンオフ勾配に変ることとなる。

さきの従来性におけるターンオフ出力回路について述べ
たように、付加的なターンオフ電流が生成されるスレシ
ョルド電圧は、トランジスタ16のベース・エミッタ電圧
の２倍の出力電圧値、すなわち約1.7ボルトにほぼ等し
い。これに対して第２図の回路の場合は、前記スピード
アツプトランジスタ42が非導通となるスレシヨルド電圧
値Vtは次のように与えられる。

Vt＝V_BE(16)＋V_ON(14)＋V_BE(42)−Vf₍₄₄₎−V_R(46) この式から、抵抗46の端子電圧はスレシヨルド電圧値が
上記ベースエミツタ電圧の２倍以下と低くなるように調
節することが可能であり、ターンオフタイム特性が前述
の従来例の場合にくらべて実質的に向上することが理解
される。例えばいま、前記抵抗46の端子電圧が約0.4ボ
ルトに設定されているとして、トランジスタ16のベース
・エミツタ電圧が約0.8ボルトに等しいとした場合、ト
ランジスタ14がオンとなる電圧は約0.2ボルトに等し
く、またダイオード44の電圧は約0.6ボルト等しくな
り、このとき回路のスレシヨルド電圧値は約0.8ボル
ト、すなわち前述の従来例におけるスレシヨルド電圧値
の半分以下に低下することとなる。また前記ダイオード
44をベース・エミツタ型のダイオードに変更した場合に
は、スレシヨルド電圧値はさらに減少して約0.6ボルト
となる。

上述の実施例における可変抵抗46の抵抗値は、上記スピ
ードアツプ電流が印加される出力スレシヨルド電圧値を
変化させるように、これを変化させればよく、この結
果、回路のターンオフ特性を選択的に変化させることが
可能となる。

また前記抵抗46はその一端が出力端子18に接続されるも
のとして図示したが、この抵抗46の該一端を接地しても
回路は有効に動作する。さらに前記トランジスタ42のコ
レクタには、電流制限用の抵抗を付加してもよい。ある
いはまた、第２図に示す回路は、１個または直列接続し
た２個のダイオードを用いることにより、トランジスタ
42が非導通となるスレシヨルド電圧値を可変として、オ
ープンコレクタ型の出力回路とともに用いることも可能
である。

［発明の効果］ 以上記載したように、本発明による遷移状態スピードア
ツプ回路は、可変入力電圧を受け取るべくベースを接続
した入力トランジスタ14と、この入力トランジスタ14の
エミツタにベースを接続してターンオン電流を受け取る
ようにした出力トランジスタ16を有する。前記入力トラ
ンジスタ14のコレクタには第１のダイオード32のカソー
ドを接続し、このダイオード32のアノードと出力端子18
には抵抗46を接続する。さらに、スピードアツプ電流を
供給するスピードアツプトランジスタ42は、そのエミツ
タを前記入力トランジスタ14のコレクタに接続して、該
入力トランジスタ14を介して前記出力トランジスタ16に
スピードアツプ電流を供給するとともに、第２のタイオ
ードのアノードを前記スピードアツプトランジスタ42の
ベースに接続し、カソードを前記第１のダイオード32と
前記抵抗46との間の接続点に接続する。かくて前記スピ
ードアツプトランジスタは、前記出力トランジスタのコ
レクタ、すなわち前記出力端子18における電圧が前記抵
抗46の抵抗値により定まるレベルにまで降下したとき
に、前記スピードアツプ電流の供給を停止するように動
作する。

かくて本発明によるスピードアツプ回路は、従来にくら
べて長時間にわたつてスピードアツプ電流を供給するこ
とが可能であり、これによつてTTL出力回路における出
力トランジスタの遷移動作を高速化することができるよ
うになる。本発明はさらに、スピードアツプ素子のター
ンオフ動作が行なわれるスレシヨルド電圧値を実質的に
低下させるものである。また、従来のダイオードに代え
てトランジスタ42等の活性利得（アクテイブゲイン）型
の素子を用いたことによつてスピードアツプ電流を増幅
し、これによりさらに回路のターンオフタイムを短縮す
ることができるとともに、可変型の抵抗46を用いること
によつて回路のターンオフ特性を選択的に可変とするこ
とも可能としたものである。

以上の説明に関連してさらに以下の項を開示する。

（１） 入力電圧を受け取るための入力トランジスタ
と、この入力トランジスタに接続され、前記入力電圧の
遷移に応答してインピーダンス状態を変化させる出力ト
ランジスタと、前記入力トランジスタに接続され、入力
電圧の遷移に応答して該入力トランジスタを介して前記
出力トランジスタに付加的な駆動電流を印加するに当つ
て、前記出力トランジスタの出力における電圧が所定の
電圧レベルにまで降下するまで該付加的な駆動電流を前
記出力トランジスタに印加し続けるようにしたスピード
アツプ増幅素子と、前記所定の電圧レベルを設定して前
記出力トランジスタのインピーダンス状態の変化時間を
設定する手段とからなることを特徴とする遷移状態スピ
ードアツプ回路。

（２） 前記スピードアツプ増幅素子は前記出力トラン
ジスタに接続されて前記付加的駆動電流を供給するよう
にしたスピードアツプトランジスタを含んでなる第１項
に記載のスピードアツプ回路。

（３） 前記所定の電圧レベルを設定する手段は前記ス
ピードアツプトランジスタの接続された抵抗を含み、こ
の抵抗の抵抗値により前記所定の電圧レベルを設定する
ようにした第２項に記載のスピードアツプ回路。

（４） 前記スピードアツプトランジスタと前記抵抗と
の間に一方向伝導素子を設けてなる第３項に記載のスピ
ードアツプ回路。

（５） 前記スピードアツプのエミツタは前記入力トラ
ンジスタのコレクタに接続されるようにした第２項に記
載のスピードアツプ回路。

（６） 第１の電極に入力電圧を受け取る出力トランジ
スタと、この入力トランジスタの第２の電極に接続さ
れ、該入力トランジスタからの電流を受け取つてインピ
ーダンス状態を変化させる出力トランジスタと、前記入
力トランジスタの第３の電極に接続され、該入力トラン
ジスタを介して前記出力トランジスタにスピードアツプ
電流を供給するスピードアツプトランジスタと、前記ス
ピードアツプトランジスタに接続されて該スピードアツ
プトランジスタが前記スピードアツプ電流の供給を停止
する出力電圧を制御する手段とからなることを特徴とす
る遷移状態スピードアツプ回路。

（７） 前記スピードアツプトランジスタはそのエミツ
タが前記出力トランジスタに、またそのベースが前記出
力電圧制御手段に接続されるようにしてなる第６項に記
載のスピードアツプ回路。

（８） 前記出力電圧制御手段は抵抗を含んでなる第６
項に記載のスピードアツプ回路。

（９） 前記スピードアツプトランジスタと前記抵抗と
の間に一方向伝導素子を設けてなる第８項に記載のスピ
ードアツプ回路。

（10） 前記抵抗は前記出力トランジスタに接続されて
なる第６項に記載のスピードアツプ回路。

（11） 前記抵抗はこれが接地されるようにしてなる第
６項に記載のスピードアツプ回路。

（12） 前記スピードアツプ電流の供給が停止する出力
電圧はトランジスタのベース・エミツタ電圧の２倍以下
となるようにした第６項に記載のスピードアツプ回路。

（13） 可変入力電圧を受け取るべくベースが接続され
た入力トランジスタと、この入力トランジスタのエミツ
タにベースが接続されてターンオン電流を受け取るよう
にした出力トランジスタと、カソードが前記入力トラン
ジスタのコレクタに接続された第１のダイオードと、こ
のダイオードのアノードに接続された抵抗と、前記入力
トランジスタのコレクタにエミツタが接続されて該入力
トランジスタを介して前記出力トランジスタにスピート
アツプ電流を供給するスピードアツプトランジスタと、
アノードが前記スピードアツプトランジスタのベースに
接続され、カソードが前記第１ののダイオードと前記抵
抗との間の接続点に接続された第２のダイオードとから
なり、前記スピードアツプトランジスタは前記出力トラ
ンジスタのコレクタにおける電圧が前記抵抗の端子電圧
により定まるレベルにまで降下したときに前記スピード
アツプ電流の供給を停止するようにしたことを特徴とす
る遷移状態スピードアツプ回路。

（14） 前記抵抗は前記出力トランジスタのコレクタに
接続されるようにした第13項に記載の遷移状態スピード
アツプ回路。

（15） 前記抵抗はこれが接地されるようにしてなる第
13項に記載の遷移状態スピードアツプ回路。

以上、本発明の一実施例につき記載してきたが、本発明
によるスピードアツプ回路はこの実施例に対して、適宜
追加ないし変更を行なつて実施してもよい。

【図面の簡単な説明】

第１図はTTLゲートとともに用いるスピードアツプ回路
の従来例を示す結線図、第２図は本発明によるスピード
アツプ回路の一実施例を示す結線図である。 10……入力端子、 12,32,44……ダイオード、 14……入力トランジスタ、 16……出力トランジスタ、 18……出力端子、 22,28,30,42……トランジスタ、 24,26,40,48……抵抗、 46……可変抵抗。

Claims (1)

【特許請求の範囲】
1. 【請求項１】入力端子に接続されたベースと、コレクタ
   及びエミッタを有する入力トランジスタと、 前記入力トランジスタの前記コレクタに接続された第１
   の端子と、電圧源に接続された第２の端子とを有する第
   １の抵抗と、 前記入力トランジスタの前記エミッタに接続されたベー
   スと、出力端子に接続されたコレクタと、基準電位に接
   続されたエミッタとを有するプルダウン出力トランジス
   タと、 前記出力端子に接続されたエミッタと、ベース及びコレ
   クタを有するプルアップ出力トランジスタと、 前記電圧源に接続された第１の端子と、前記プルアップ
   出力トランジスタの前記コレクタに接続された第２の端
   子とを有する第２の抵抗と、 前記プルアップ出力トランジスタの前記ベースに接続さ
   れたアノードと、前記入力トランジスタの前記コレクタ
   に接続されたカソードとを有する第１のダイオードと、 前記出力端子に接続された第１の端子と、前記プルアッ
   プ出力トランジスタの前記ベースに接続された第２の端
   子とを有する第３の抵抗と、 前記プルアップ出力トランジスタの前記ベースに接続さ
   れたカソードと、アノードを有する第２のダイオード
   と、 前記第２のダイオードの前記アノードに接続された第１
   の端子と、前記電圧源に接続された第２の端子とを有す
   る第４の抵抗と、 前記プルアップ出力トランジスタの前記コレクタに接続
   されたコレクタと、前記プルアップ出力トランジスタの
   前記ベースに接続されたエミッタと、前記入力トランジ
   スタの前記コレクタに接続されたベースとを有するプル
   アップ増幅トランジスタと、 前記電圧源に接続されたコレクタと、前記入力トランジ
   スタの前記コレクタに接続されたエミッタと、前記第２
   のダイオードの前記アノードに接続されたベースとを有
   するスピードアップ・トランジスタと、 を備えたことを特徴とする遷移状態スピードアップ回
   路。