JPH0732363B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0732363B2 JPH0732363B2 JP3092114A JP9211491A JPH0732363B2 JP H0732363 B2 JPH0732363 B2 JP H0732363B2 JP 3092114 A JP3092114 A JP 3092114A JP 9211491 A JP9211491 A JP 9211491A JP H0732363 B2 JPH0732363 B2 JP H0732363B2
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Description
【０００１】
【産業上の利用分野】この発明は、半導体集積回路に関
し、特に、論理回路の所定位置のノードを観測する機能
を有する半導体集積回路において、ノード観測のために
必要な配線等に使用される領域の低減を図ったものであ
る。
し、特に、論理回路の所定位置のノードを観測する機能
を有する半導体集積回路において、ノード観測のために
必要な配線等に使用される領域の低減を図ったものであ
る。
【０００２】
【従来の技術】従来から、例えばＦＰＧＡ（Field Prog
rammable Gate Array ）等のように、ユーザーが使用条
件に応じて自身で論理回路を設計し且つ配線できる汎用
性の高い半導体集積回路にあっては、ユーザーがどのよ
うな論理回路に配線しても正常に動作することが保証さ
れるように、メーカーでは、多くの使用状況を想定して
テストを行う必要があるが、通常容易される外部ピンだ
けでは充分なテストが行えないので、内部ノード観測の
ための専用の配線を設けることにより、ユーザー領域の
配線等の内部ノードを直接観測するようにしている。
rammable Gate Array ）等のように、ユーザーが使用条
件に応じて自身で論理回路を設計し且つ配線できる汎用
性の高い半導体集積回路にあっては、ユーザーがどのよ
うな論理回路に配線しても正常に動作することが保証さ
れるように、メーカーでは、多くの使用状況を想定して
テストを行う必要があるが、通常容易される外部ピンだ
けでは充分なテストが行えないので、内部ノード観測の
ための専用の配線を設けることにより、ユーザー領域の
配線等の内部ノードを直接観測するようにしている。
【０００３】従って、そのような半導体集積回路には、
予め内部ノードを観測するための配線等を作り込んでお
く必要があり、図２は、ユーザー領域の内部ノードを観
測する機能を有する半導体集積回路の一例を示す回路図
である。
予め内部ノードを観測するための配線等を作り込んでお
く必要があり、図２は、ユーザー領域の内部ノードを観
測する機能を有する半導体集積回路の一例を示す回路図
である。
【０００４】即ち、この半導体集積回路は、データの書
き換えが自由に行える記憶セル１を利用して論理回路の
配線を行うものであって、記憶セル１は、フリップフロ
ップ２の互いに拘束し合う二つの記憶ノードＱ1 ，Ｑ0
によって１ビットの情報を記憶することができる。
き換えが自由に行える記憶セル１を利用して論理回路の
配線を行うものであって、記憶セル１は、フリップフロ
ップ２の互いに拘束し合う二つの記憶ノードＱ1 ，Ｑ0
によって１ビットの情報を記憶することができる。
【０００５】二つの記憶ノードＱ1 ，Ｑ0 の内、一方の
記憶ノードＱ1 は、ＮＭＯＳトランジスタ（Ｎチャネル
ＭＯＳトランジスタ）Ｎ1 を介してビット線Ｂに接続さ
れ、そのＮＭＯＳトランジスタＮ1 のゲートは、ワード
線Ｗに接続されている。
記憶ノードＱ1 は、ＮＭＯＳトランジスタ（Ｎチャネル
ＭＯＳトランジスタ）Ｎ1 を介してビット線Ｂに接続さ
れ、そのＮＭＯＳトランジスタＮ1 のゲートは、ワード
線Ｗに接続されている。
【０００６】そして、他方の記憶ノードＱ0 は、ユーザ
ー領域内に設けられた論理回路を構成するＮＭＯＳトラ
ンジスタＮ2 のゲートに接続されている。従って、この
ＮＭＯＳトランジスタＮ2 は、記憶ノードＱ0 に記憶さ
れている情報に応じてオン又はオフとなり、また、記憶
ノードＱ0 に記憶されている情報は、記憶ノードＱ1 に
記憶されている情報を反転した情報であって、その記憶
ノードＱ1 の状態は、ワード線Ｗ及びビット線Ｂを図示
しないワード線ドライバやビット線ドライバ等で適宜制
御することにより自由に変更できるから、結局、このよ
うなＮＭＯＳトランジスタＮ2 を含む論理回路の状態は
ユーザーが自由に設定でき、所望の論理回路を構成する
ことができる。
ー領域内に設けられた論理回路を構成するＮＭＯＳトラ
ンジスタＮ2 のゲートに接続されている。従って、この
ＮＭＯＳトランジスタＮ2 は、記憶ノードＱ0 に記憶さ
れている情報に応じてオン又はオフとなり、また、記憶
ノードＱ0 に記憶されている情報は、記憶ノードＱ1 に
記憶されている情報を反転した情報であって、その記憶
ノードＱ1 の状態は、ワード線Ｗ及びビット線Ｂを図示
しないワード線ドライバやビット線ドライバ等で適宜制
御することにより自由に変更できるから、結局、このよ
うなＮＭＯＳトランジスタＮ2 を含む論理回路の状態は
ユーザーが自由に設定でき、所望の論理回路を構成する
ことができる。
【０００７】ここで、そのような論理回路が正常に動作
するためには、それを構成する個々のＮＭＯＳトランジ
スタＮ2 の入力側ＬINと出力側ＬOUT との間が、正確に
ＮＭＯＳトランジスタＮ2 のオン時に導通し且つオフ時
に切り離されることが必要不可欠である。
するためには、それを構成する個々のＮＭＯＳトランジ
スタＮ2 の入力側ＬINと出力側ＬOUT との間が、正確に
ＮＭＯＳトランジスタＮ2 のオン時に導通し且つオフ時
に切り離されることが必要不可欠である。
【０００８】そこで、ＮＭＯＳトランジスタＮ2 が正常
に動作しているか否かを確認できるように、その出力側
ＬOUT を、パストランジスタとしてのＮＭＯＳトランジ
スタＮ3 を介して内部ノード確認用のビット線Ｂt に接
続するとともに、そのＮＭＯＳトランジスタＮ3 のゲー
トを内部ノード確認用のワード線Ｗt に接続するという
構成を、論理回路内の要所毎に設けている。
に動作しているか否かを確認できるように、その出力側
ＬOUT を、パストランジスタとしてのＮＭＯＳトランジ
スタＮ3 を介して内部ノード確認用のビット線Ｂt に接
続するとともに、そのＮＭＯＳトランジスタＮ3 のゲー
トを内部ノード確認用のワード線Ｗt に接続するという
構成を、論理回路内の要所毎に設けている。
【０００９】そして、テストの際に、ワード線Ｗt を立
ち上げて出力側ＬOUT の電位をビット線Ｂt に転送し、
ビット線Ｂt の電位をセンスアンプで測定して出力側Ｌ
OUT の電位を認識し、その認識された電位に基づいて、
ＮＭＯＳトランジスタＮ2 が正常に動作しているか否か
を確認していた。
ち上げて出力側ＬOUT の電位をビット線Ｂt に転送し、
ビット線Ｂt の電位をセンスアンプで測定して出力側Ｌ
OUT の電位を認識し、その認識された電位に基づいて、
ＮＭＯＳトランジスタＮ2 が正常に動作しているか否か
を確認していた。
【００１０】
【発明が解決しようとする課題】しかしながら、図２に
示すような従来の構成では、記憶セル１への情報の書き
込み及び記憶セル１からの情報の読み出しのために使用
するワード線Ｗ及びビット線Ｂとは別に、論理回路の内
部ノードを確認するためのワード線Ｗt 及びビット線Ｂ
t を配線する必要があったため、集積回路内における配
線領域が大きくなってしまい、高集積度化を妨げる一つ
の要因となっていた。
示すような従来の構成では、記憶セル１への情報の書き
込み及び記憶セル１からの情報の読み出しのために使用
するワード線Ｗ及びビット線Ｂとは別に、論理回路の内
部ノードを確認するためのワード線Ｗt 及びビット線Ｂ
t を配線する必要があったため、集積回路内における配
線領域が大きくなってしまい、高集積度化を妨げる一つ
の要因となっていた。
【００１１】この発明は、このような従来の技術が有す
る未解決の課題に着目してなされたものであって、内部
ノードを直接確認する機能を備えた半導体集積回路を、
配線領域の増加を低く抑えつつ実現することを目的とし
ている。
る未解決の課題に着目してなされたものであって、内部
ノードを直接確認する機能を備えた半導体集積回路を、
配線領域の増加を低く抑えつつ実現することを目的とし
ている。
【００１２】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、記憶セルの記憶ノードをスイッチングト
ランジスタを介してビット線に接続し、前記スイッチン
グトランジスタのゲートをワード線に接続する構造を有
する半導体集積回路において、ソース・ドレインの一方
が任意のノードに接続されたパストランジスタと、内部
ノード観測モード選択時に前記ワード線と前記スイッチ
ングトランジスタのゲートとの間を切り離し且つ前記ワ
ード線と前記パストランジスタのゲートとの間を導通さ
せるワード線導通状態切換手段と、内部ノード観測モー
ド選択時に前記ビット線と前記スイッチングトランジス
タとの間を切り離し且つ前記ビット線と前記パストラン
ジスタのソース・ドレインの他方との間を導通させるビ
ット線導通状態切換手段と、を設けた。
に、本発明は、記憶セルの記憶ノードをスイッチングト
ランジスタを介してビット線に接続し、前記スイッチン
グトランジスタのゲートをワード線に接続する構造を有
する半導体集積回路において、ソース・ドレインの一方
が任意のノードに接続されたパストランジスタと、内部
ノード観測モード選択時に前記ワード線と前記スイッチ
ングトランジスタのゲートとの間を切り離し且つ前記ワ
ード線と前記パストランジスタのゲートとの間を導通さ
せるワード線導通状態切換手段と、内部ノード観測モー
ド選択時に前記ビット線と前記スイッチングトランジス
タとの間を切り離し且つ前記ビット線と前記パストラン
ジスタのソース・ドレインの他方との間を導通させるビ
ット線導通状態切換手段と、を設けた。
【００１３】
【作用】内部ノード観測モードが選択されていない時に
は、ワード線導通状態切換手段及びビット線導通状態切
換手段は所定の動作を行わないため、ワード線とスイッ
チングトランジスタのゲートとは導通状態にあり、ビッ
ト線とスイッチングトランジスタとは導通状態にある。
は、ワード線導通状態切換手段及びビット線導通状態切
換手段は所定の動作を行わないため、ワード線とスイッ
チングトランジスタのゲートとは導通状態にあり、ビッ
ト線とスイッチングトランジスタとは導通状態にある。
【００１４】従って、それらワード線及びビット線を適
宜制御することにより、記憶セルへの情報の書き込み又
は記憶セルからの情報の読み出しが行われる。そして、
内部ノード観測モードが選択されると、ワード線導通状
態切換手段によって、ワード線とスイッチングトランジ
スタのゲートとの間が切り離されるとともに、ワード線
とパストランジスタのゲートとの間が導通し、また、ビ
ット線導通状態切換手段によって、ビット線とスイッチ
ングトランジスタとの間が切り離されるとともに、ビッ
ト線とパストランジスタのソース・ドレインの他方との
間が導通する。
宜制御することにより、記憶セルへの情報の書き込み又
は記憶セルからの情報の読み出しが行われる。そして、
内部ノード観測モードが選択されると、ワード線導通状
態切換手段によって、ワード線とスイッチングトランジ
スタのゲートとの間が切り離されるとともに、ワード線
とパストランジスタのゲートとの間が導通し、また、ビ
ット線導通状態切換手段によって、ビット線とスイッチ
ングトランジスタとの間が切り離されるとともに、ビッ
ト線とパストランジスタのソース・ドレインの他方との
間が導通する。
【００１５】この状態では、ワード線の電位がパストラ
ンジスタのゲートに供給されることから、ワード線を制
御することによりパストランジスタがオン又はオフとな
り、そして、ビット線とパストランジスタのソース・ド
レインの他方とが導通していることから、パストランジ
スタがオンであれば、パストランジスタのソース・ドレ
インの一方に接続された任意のノードの電位は、パスト
ランジスタを介してビット線に転送される。
ンジスタのゲートに供給されることから、ワード線を制
御することによりパストランジスタがオン又はオフとな
り、そして、ビット線とパストランジスタのソース・ド
レインの他方とが導通していることから、パストランジ
スタがオンであれば、パストランジスタのソース・ドレ
インの一方に接続された任意のノードの電位は、パスト
ランジスタを介してビット線に転送される。
【００１６】
【実施例】以下、この発明の実施例を図面に基づいて説
明する。図１は、本発明の一実施例の構成を示す回路図
である。なお、上記従来の技術で説明した図２の構成と
同等の部位には、同じ符号を付し、その重複する説明は
省略する。
明する。図１は、本発明の一実施例の構成を示す回路図
である。なお、上記従来の技術で説明した図２の構成と
同等の部位には、同じ符号を付し、その重複する説明は
省略する。
【００１７】先ず、構成を説明すると、本実施例では、
記憶セル１とワード線Ｗとの間に、第１の切換回路３を
設けるとともに、記憶セル１とビット線Ｂとの間に、第
２の切換回路４を設けている。
記憶セル１とワード線Ｗとの間に、第１の切換回路３を
設けるとともに、記憶セル１とビット線Ｂとの間に、第
２の切換回路４を設けている。
【００１８】第１の切換回路３は、内部ノード観測モー
ド選択時に立ち上がるモード選択線Ｓの電位に応じて、
ワード線Ｗを、ＮＭＯＳトランジスタＮ1 のゲート又は
ＮＭＯＳトランジスタＮ3 のゲートの何れか一方に導通
させる回路であって、ＮＭＯＳトランジスタＮ1 のゲー
トとワード線Ｗとの間に介在するＮＭＯＳトランジスタ
Ｎ4 と、このＮＭＯＳトランジスタＮ4 と並列に配設さ
れ且つＮＭＯＳトランジスタＮ3 のゲートとワード線Ｗ
との間に介在するＮＭＯＳトランジスタＮ5とを有して
いる。
ド選択時に立ち上がるモード選択線Ｓの電位に応じて、
ワード線Ｗを、ＮＭＯＳトランジスタＮ1 のゲート又は
ＮＭＯＳトランジスタＮ3 のゲートの何れか一方に導通
させる回路であって、ＮＭＯＳトランジスタＮ1 のゲー
トとワード線Ｗとの間に介在するＮＭＯＳトランジスタ
Ｎ4 と、このＮＭＯＳトランジスタＮ4 と並列に配設さ
れ且つＮＭＯＳトランジスタＮ3 のゲートとワード線Ｗ
との間に介在するＮＭＯＳトランジスタＮ5とを有して
いる。
【００１９】そして、モード選択線Ｓの電位が、ＮＭＯ
ＳトランジスタＮ4のゲートにはインバータ５を介して
供給され、ＮＭＯＳトランジスタＮ5 のゲートには直接
供給されている。
ＳトランジスタＮ4のゲートにはインバータ５を介して
供給され、ＮＭＯＳトランジスタＮ5 のゲートには直接
供給されている。
【００２０】一方、第２の切換回路４は、モード選択線
Ｓの電位に応じて、ビット線Ｂを、ＮＭＯＳトランジス
タＮ1 又はＮＭＯＳトランジスタＮ3 の何れか一方に導
通させる回路であって、ＮＭＯＳトランジスタＮ1 とビ
ット線Ｂとの間に介在するＮＭＯＳトランジスタＮ
6 と、このＮＭＯＳトランジスタＮ6 と並列に配設され
且つＮＭＯＳトランジスタＮ3 とビット線Ｂとの間に介
在するＮＭＯＳトランジスタＮ7 とを有している。
Ｓの電位に応じて、ビット線Ｂを、ＮＭＯＳトランジス
タＮ1 又はＮＭＯＳトランジスタＮ3 の何れか一方に導
通させる回路であって、ＮＭＯＳトランジスタＮ1 とビ
ット線Ｂとの間に介在するＮＭＯＳトランジスタＮ
6 と、このＮＭＯＳトランジスタＮ6 と並列に配設され
且つＮＭＯＳトランジスタＮ3 とビット線Ｂとの間に介
在するＮＭＯＳトランジスタＮ7 とを有している。
【００２１】そして、モード選択線Ｓの電位が、ＮＭＯ
ＳトランジスタＮ6のゲートにはインバータ６を介して
供給され、ＮＭＯＳトランジスタＮ7 のゲートには直接
供給されている。
ＳトランジスタＮ6のゲートにはインバータ６を介して
供給され、ＮＭＯＳトランジスタＮ7 のゲートには直接
供給されている。
【００２２】次に、本実施例の作用を説明する。記憶セ
ル１への情報の書き込み又は記憶セル１からの情報の読
み出しを行う通常モード時には、モード選択線Ｓの電位
を低レベルのままとする。
ル１への情報の書き込み又は記憶セル１からの情報の読
み出しを行う通常モード時には、モード選択線Ｓの電位
を低レベルのままとする。
【００２３】すると、モード選択線Ｓの電位がインバー
タ５又は６を介して供給されるＮＭＯＳトランジスタＮ
4 及びＮ6 はオンとなるが、モード選択線Ｓの電位が直
接供給されるＮＭＯＳトランジスタＮ5 及びＮ7 はオフ
となるので、ワード線ＷとＮＭＯＳトランジスタＮ1 の
ゲートとの間及びビット線ＢとＮＭＯＳトランジスタＮ
1 との間のそれぞれが導通状態となる一方、ワード線Ｗ
とＮＭＯＳトランジスタＮ3 のゲートとの間及びビット
線ＢとＮＭＯＳトランジスタＮ3との間がそれぞれ切り
離された状態となる。
タ５又は６を介して供給されるＮＭＯＳトランジスタＮ
4 及びＮ6 はオンとなるが、モード選択線Ｓの電位が直
接供給されるＮＭＯＳトランジスタＮ5 及びＮ7 はオフ
となるので、ワード線ＷとＮＭＯＳトランジスタＮ1 の
ゲートとの間及びビット線ＢとＮＭＯＳトランジスタＮ
1 との間のそれぞれが導通状態となる一方、ワード線Ｗ
とＮＭＯＳトランジスタＮ3 のゲートとの間及びビット
線ＢとＮＭＯＳトランジスタＮ3との間がそれぞれ切り
離された状態となる。
【００２４】従って、ＮＭＯＳトランジスタＮ1 は、ワ
ード線Ｗの電位に応じてオン又はオフとなるから、通常
のスタティックＲＡＭと同様に、ワード線Ｗ及びビット
線Ｂを適宜制御することにより、記憶セル１への情報の
書き込み又は記憶セル１からの情報の読み出しが行われ
る。
ード線Ｗの電位に応じてオン又はオフとなるから、通常
のスタティックＲＡＭと同様に、ワード線Ｗ及びビット
線Ｂを適宜制御することにより、記憶セル１への情報の
書き込み又は記憶セル１からの情報の読み出しが行われ
る。
【００２５】そして、記憶セル１の記憶ノードＱ0 の電
位が高レベルであれば、ＮＭＯＳトランジスタＮ2 はオ
ンとなって、その入力側ＬIN及び出力側ＬOUT 間が導通
するし、記憶ノードＱ0 の電位が低レベルであれば、Ｎ
ＭＯＳトランジスタＮ2 はオフとなって、その入力側Ｌ
IN及び出力側ＬOUT 間は切り離されるから、記憶セル１
に記憶される情報を適宜書き換えることにより、論理回
路内の配線の接続状態が決定され、所望の論理回路が構
成される。
位が高レベルであれば、ＮＭＯＳトランジスタＮ2 はオ
ンとなって、その入力側ＬIN及び出力側ＬOUT 間が導通
するし、記憶ノードＱ0 の電位が低レベルであれば、Ｎ
ＭＯＳトランジスタＮ2 はオフとなって、その入力側Ｌ
IN及び出力側ＬOUT 間は切り離されるから、記憶セル１
に記憶される情報を適宜書き換えることにより、論理回
路内の配線の接続状態が決定され、所望の論理回路が構
成される。
【００２６】一方、ＮＭＯＳトランジスタＮ2 のオン又
はオフによってその入力側ＬIN及び出力側ＬOUT 間が正
確に接続又は遮断されているか否かを確認する内部ノー
ド観測モードが選択された時には、モード選択線Ｓが立
ち上がるため、今度は、モード選択線Ｓの電位が直接供
給されるＮＭＯＳトランジスタＮ5 及びＮ7 がオンとな
り、モード選択線Ｓの電位がインバータ５又は６を介し
て供給されるＮＭＯＳトランジスタＮ4 及びＮ6 がオフ
となる。
はオフによってその入力側ＬIN及び出力側ＬOUT 間が正
確に接続又は遮断されているか否かを確認する内部ノー
ド観測モードが選択された時には、モード選択線Ｓが立
ち上がるため、今度は、モード選択線Ｓの電位が直接供
給されるＮＭＯＳトランジスタＮ5 及びＮ7 がオンとな
り、モード選択線Ｓの電位がインバータ５又は６を介し
て供給されるＮＭＯＳトランジスタＮ4 及びＮ6 がオフ
となる。
【００２７】すると、ワード線ＷとＮＭＯＳトランジス
タＮ3 のゲートとの間及びビット線ＢとＮＭＯＳトラン
ジスタＮ3 との間がそれぞれ導通状態となる一方、ワー
ド線ＷとＮＭＯＳトランジスタＮ1 のゲートとの間及び
ビット線ＢとＮＭＯＳトランジスタＮ1 との間のそれぞ
れが切り離された状態となる。
タＮ3 のゲートとの間及びビット線ＢとＮＭＯＳトラン
ジスタＮ3 との間がそれぞれ導通状態となる一方、ワー
ド線ＷとＮＭＯＳトランジスタＮ1 のゲートとの間及び
ビット線ＢとＮＭＯＳトランジスタＮ1 との間のそれぞ
れが切り離された状態となる。
【００２８】従って、記憶セル１は、ワード線Ｗ及びビ
ット線Ｂから切り離されたことになるが、フリップフロ
ップ２に電源を投入している間は、記憶ノードＱ1 及び
Ｑ0 は互いに拘束し合って安定した状態を保つため、記
憶セル１に記憶されている情報が消去されてしまうよう
なことはない。
ット線Ｂから切り離されたことになるが、フリップフロ
ップ２に電源を投入している間は、記憶ノードＱ1 及び
Ｑ0 は互いに拘束し合って安定した状態を保つため、記
憶セル１に記憶されている情報が消去されてしまうよう
なことはない。
【００２９】よって、ＮＭＯＳトランジスタＮ2 は、記
憶セル１に記憶されている情報に応じて、オン状態又は
オフ状態を保持することができる。そして、ＮＭＯＳト
ランジスタＮ3 は、ワード線Ｗの電位に応じてオン又は
オフとなるから、ＮＭＯＳトランジスタＮ2 の出力側Ｌ
OUT のノードは、ワード線Ｗの電位を適宜制御すること
により、ビット線Ｂに転送することができる。
憶セル１に記憶されている情報に応じて、オン状態又は
オフ状態を保持することができる。そして、ＮＭＯＳト
ランジスタＮ3 は、ワード線Ｗの電位に応じてオン又は
オフとなるから、ＮＭＯＳトランジスタＮ2 の出力側Ｌ
OUT のノードは、ワード線Ｗの電位を適宜制御すること
により、ビット線Ｂに転送することができる。
【００３０】つまり、本実施例の構成であれば、論理回
路の内部ノードを、記憶セル１へのアクセスのために使
用するワード線Ｗ及びビット線Ｂを利用して読み出すこ
とができる。
路の内部ノードを、記憶セル１へのアクセスのために使
用するワード線Ｗ及びビット線Ｂを利用して読み出すこ
とができる。
【００３１】このため、従来のように、ワード線Ｗ及び
ビット線Ｂとは別個にワード線及びビット線を配線する
必要はなく、モード選択線Ｓを配線するとともに、第１
の切換回路３及び第２の切換回路４に必要なトランジス
タを作り込むだけで済む。
ビット線Ｂとは別個にワード線及びビット線を配線する
必要はなく、モード選択線Ｓを配線するとともに、第１
の切換回路３及び第２の切換回路４に必要なトランジス
タを作り込むだけで済む。
【００３２】そして、モード選択線Ｓは、この半導体集
積回路内に作り込まれた全ての切換回路（第１の切換回
路３，第２の切換回路４）で共通であるから一種類の配
線で済むし、集積回路内でトランジスタが占める面積は
配線が占める面積に比べて格段に小さくて済むから、結
局、本実施例のような構成を採ることにより、内部ノー
ドの観測のために必要な配線等に使用される面積が低減
し、集積度の向上が図られる。
積回路内に作り込まれた全ての切換回路（第１の切換回
路３，第２の切換回路４）で共通であるから一種類の配
線で済むし、集積回路内でトランジスタが占める面積は
配線が占める面積に比べて格段に小さくて済むから、結
局、本実施例のような構成を採ることにより、内部ノー
ドの観測のために必要な配線等に使用される面積が低減
し、集積度の向上が図られる。
【００３３】また、記憶セル１へのアクセスと、内部ノ
ードの読み出しとは、同時に行われることはないから、
本実施例のような構成にしても、特に不具合は生じな
い。ここで、本実施例では、ＮＭＯＳトランジスタＮ1
がスイッチングトランジスタに対応し、ＮＭＯＳトラン
ジスタＮ3 がパストランジスタに対応し、第１の切換回
路３がワード線導通状態切換手段に対応し、第２の切換
回路４がビット線導通状態切換手段に対応する。
ードの読み出しとは、同時に行われることはないから、
本実施例のような構成にしても、特に不具合は生じな
い。ここで、本実施例では、ＮＭＯＳトランジスタＮ1
がスイッチングトランジスタに対応し、ＮＭＯＳトラン
ジスタＮ3 がパストランジスタに対応し、第１の切換回
路３がワード線導通状態切換手段に対応し、第２の切換
回路４がビット線導通状態切換手段に対応する。
【００３４】なお、切換回路３及び４の構成は、上記実
施例に限定されるものではなく、要は、導通状態を切換
られる機能を有していればよい。例えば、インバータ５
及び６を共有することもできる。
施例に限定されるものではなく、要は、導通状態を切換
られる機能を有していればよい。例えば、インバータ５
及び６を共有することもできる。
【００３５】
【発明の効果】以上説明したように、本発明によれば、
内部ノードの観測を、記憶セルに対するアクセスのため
のワード線及びビット線によって行うことができるの
で、内部ノード観測のために必要な配線等に使用される
面積が低減し、半導体集積回路の集積度の向上が図られ
るという効果がある。
内部ノードの観測を、記憶セルに対するアクセスのため
のワード線及びビット線によって行うことができるの
で、内部ノード観測のために必要な配線等に使用される
面積が低減し、半導体集積回路の集積度の向上が図られ
るという効果がある。
【図１】本発明の一実施例の構成を示す回路図である。
【図２】従来例を示す回路図である。
１ 記憶セル ３ 第１の切換回路（ワード線導通状態切換
手段） ４ 第２の切換回路（ビット線導通状態切換
手段） ５，６ インバータ Ｗ ワード線 Ｂ ビット線 Ｓ モード選択線 Ｎ1 ＮＭＯＳトランジスタ（スイッチングト
ランジスタ） Ｎ3 ＮＭＯＳトランジスタ（パストランジス
タ） Ｑ1 ，Ｑ0 記憶ノード
手段） ４ 第２の切換回路（ビット線導通状態切換
手段） ５，６ インバータ Ｗ ワード線 Ｂ ビット線 Ｓ モード選択線 Ｎ1 ＮＭＯＳトランジスタ（スイッチングト
ランジスタ） Ｎ3 ＮＭＯＳトランジスタ（パストランジス
タ） Ｑ1 ，Ｑ0 記憶ノード
Claims (1)
- 【請求項１】 記憶セルの記憶ノードをスイッチングト
ランジスタを介してビット線に接続し、前記スイッチン
グトランジスタのゲートをワード線に接続する構造を有
する半導体集積回路において、ソース・ドレインの一方
が任意のノードに接続されたパストランジスタと、内部
ノード観測モード選択時に前記ワード線と前記スイッチ
ングトランジスタのゲートとの間を切り離し且つ前記ワ
ード線と前記パストランジスタのゲートとの間を導通さ
せるワード線導通状態切換手段と、内部ノード観測モー
ド選択時に前記ビット線と前記スイッチングトランジス
タとの間を切り離し且つ前記ビット線と前記パストラン
ジスタのソース・ドレインの他方との間を導通させるビ
ット線導通状態切換手段と、を設けたことを特徴とする
半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3092114A JPH0732363B2 (ja) | 1991-04-23 | 1991-04-23 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3092114A JPH0732363B2 (ja) | 1991-04-23 | 1991-04-23 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04324199A JPH04324199A (ja) | 1992-11-13 |
| JPH0732363B2 true JPH0732363B2 (ja) | 1995-04-10 |
Family
ID=14045409
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3092114A Expired - Fee Related JPH0732363B2 (ja) | 1991-04-23 | 1991-04-23 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0732363B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US12377581B2 (en) | 2018-08-29 | 2025-08-05 | Erema Engineering Recycling Maschinen Und Anlagen Gesellschaft, M.B.H. | Method and apparatus for processing and/or recycling of materials |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5627624B2 (ja) * | 2012-03-16 | 2014-11-19 | 株式会社東芝 | プログラマブルロジックデバイス |
-
1991
- 1991-04-23 JP JP3092114A patent/JPH0732363B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US12377581B2 (en) | 2018-08-29 | 2025-08-05 | Erema Engineering Recycling Maschinen Und Anlagen Gesellschaft, M.B.H. | Method and apparatus for processing and/or recycling of materials |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04324199A (ja) | 1992-11-13 |
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Legal Events
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|---|---|---|---|
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