JPS63241800A - メモリセルの検査回路装置および方法 - Google Patents
メモリセルの検査回路装置および方法Info
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- JPS63241800A JPS63241800A JP63059193A JP5919388A JPS63241800A JP S63241800 A JPS63241800 A JP S63241800A JP 63059193 A JP63059193 A JP 63059193A JP 5919388 A JP5919388 A JP 5919388A JP S63241800 A JPS63241800 A JP S63241800A
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/38—Response verification devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
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- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/36—Data generation devices, e.g. data inverters
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
- Measuring Or Testing Involving Enzymes Or Micro-Organisms (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、マトリックス状に配置されており、ワード線
と、それぞれ１つの評価回路を介して２つの等しいビッ
ト線半部に分割されているビット線とを介して駆動可能
であるメモリセルを検査するための回路装置および方法
に関するものである。
と、それぞれ１つの評価回路を介して２つの等しいビッ
ト線半部に分割されているビット線とを介して駆動可能
であるメモリセルを検査するための回路装置および方法
に関するものである。
半導体メモリのなかのメモリセルの数の増大に伴い、近
年、半導体メモリを検査するために非常に長い検査時間
を必要とするようになってきた。
年、半導体メモリを検査するために非常に長い検査時間
を必要とするようになってきた。
たとえば４ｋＢのメモリ容量を有するＤＲＡＭは以前は
（使用される検査パターンの種類および数ならびに他の
検査条件に関係して）３ないし２０秒の検査時間で十分
に検査可能であったが、最近のＩＭＢのＤＲＡＭの検査
時間は２０分のオーダーになっている。
（使用される検査パターンの種類および数ならびに他の
検査条件に関係して）３ないし２０秒の検査時間で十分
に検査可能であったが、最近のＩＭＢのＤＲＡＭの検査
時間は２０分のオーダーになっている。
検査時間を短縮するための種々の対策が既に知られてい
る。たとえばヨーロッパ特許第４０１８６０４０号明細
書には、１つの半導体メモリを内部で多数の同一のブロ
ックに分割しておき、これらを互いに並列に検査するこ
とが提案されている。それによって実際に検査時間は約
１／４ないし１／８に減少し得る。
る。たとえばヨーロッパ特許第４０１８６０４０号明細
書には、１つの半導体メモリを内部で多数の同一のブロ
ックに分割しておき、これらを互いに並列に検査するこ
とが提案されている。それによって実際に検査時間は約
１／４ないし１／８に減少し得る。
米国特許第４．０５５，７５４号明細書には、１つの完
全なワード線のそれぞれすべてのメモリセルを時間的に
互いに並列に検査すること、またそのために半導体メモ
リの内部にある特定の評価回路を利用することが提案さ
れている。この対策は、検査時間ｉｆｆ減の効果は大き
いが、少なくとも３つの論理ゲートから成り、これらの
ゲートのうちの２つが存在するワード線の数と等しい数
の入力端を必要とする評価回路が必要である点で不利で
ある。
全なワード線のそれぞれすべてのメモリセルを時間的に
互いに並列に検査すること、またそのために半導体メモ
リの内部にある特定の評価回路を利用することが提案さ
れている。この対策は、検査時間ｉｆｆ減の効果は大き
いが、少なくとも３つの論理ゲートから成り、これらの
ゲートのうちの２つが存在するワード線の数と等しい数
の入力端を必要とする評価回路が必要である点で不利で
ある。
この対策の実施は追加的な占有面積が非常に大きくなる
ことに通じ、このことは回路の小形化を目指す一般的な
要望に逆行する。
ことに通じ、このことは回路の小形化を目指す一般的な
要望に逆行する。
従って、本発明の課題は、冒頭に記載した種類の回路装
置であって、メモリセルの検査を短い時間および最小の
追加的占有面積で可能にする回路装置を提供することで
ある０本発明の他の課題はメモリセルの検査のための相
応の方法を提供することである。
置であって、メモリセルの検査を短い時間および最小の
追加的占有面積で可能にする回路装置を提供することで
ある０本発明の他の課題はメモリセルの検査のための相
応の方法を提供することである。
この課題は、本発明によれば、請求項１および７の特徴
部分に記載されている手段により解決される。本発明の
有利な実施態様は請求項２ないし６および８ないし１２
にあげられている。
部分に記載されている手段により解決される。本発明の
有利な実施態様は請求項２ないし６および８ないし１２
にあげられている。
以下、図面により本発明を一層詳細に説明する。
図面には、メモリセルＳｚを有するブロックＢが示され
ている。付属の半導体メモリは１つまたは多くのブロッ
クＢを有し得る。このことは公知であり、また図面を見
やすくするため図示されていない。メモリセルＳＺはマ
トリックス状に配置されている。それらはワード線Ｗ
Ｌ ｉ 、 Ｗ Ｌ １＋＋ 、−ｒにＷＬを介して、
またビット線を介してアドレス指定可能である。各ビッ
ト線に、一般に知られているように、評価回路ＢＷＳが
対応付けられている。
ている。付属の半導体メモリは１つまたは多くのブロッ
クＢを有し得る。このことは公知であり、また図面を見
やすくするため図示されていない。メモリセルＳＺはマ
トリックス状に配置されている。それらはワード線Ｗ
Ｌ ｉ 、 Ｗ Ｌ １＋＋ 、−ｒにＷＬを介して、
またビット線を介してアドレス指定可能である。各ビッ
ト線に、一般に知られているように、評価回路ＢＷＳが
対応付けられている。
評価回路ＢＷＳはビット線を２つの少なくとも近似的に
等しいビット線半部ＢＬ、Ｂ〒に分割している。一般に
両半部は評価回路ＢＷＳの作用の仕方を考慮して対称性
の理由から、テクノロジー上可能であるかぎり、正確に
等しい。
等しいビット線半部ＢＬ、Ｂ〒に分割している。一般に
両半部は評価回路ＢＷＳの作用の仕方を考慮して対称性
の理由から、テクノロジー上可能であるかぎり、正確に
等しい。
ビット線および評価回路ＢＷＳの配置に関しては当業者
に２種類のコンセプトが知られている。
に２種類のコンセプトが知られている。
古いほうのいわゆる“オーブン−ビット線コンセプドで
は、両ビット線半部が評価回路ＢＷＳに対して両側に配
置されている。すなわち、評価回路ＢＷＳはブロックＢ
のメモリセル領域を左側セル領域半部および右側セル領
域半部に分割している。“フォールデッド−ビット線コ
ンセプトパと呼ばれる新しいほうのビット線コンセプビ
では、両ビット線半部が評価回路ＢＷＳの単一の側に配
置されている。すなわち、評価回路ＢＷＳはこのコンセ
プトではセル領域の縁に位置している。本発明はこの２
つのビット線コンセプトにおいて実現可能である。
は、両ビット線半部が評価回路ＢＷＳに対して両側に配
置されている。すなわち、評価回路ＢＷＳはブロックＢ
のメモリセル領域を左側セル領域半部および右側セル領
域半部に分割している。“フォールデッド−ビット線コ
ンセプトパと呼ばれる新しいほうのビット線コンセプビ
では、両ビット線半部が評価回路ＢＷＳの単一の側に配
置されている。すなわち、評価回路ＢＷＳはこのコンセ
プトではセル領域の縁に位置している。本発明はこの２
つのビット線コンセプトにおいて実現可能である。
評価回路およびメモリセルも公知である。当業者に知ら
れている評価回路は、ゲートで交差結合されている２つ
のトランジスタから成り、共通の端子でたいていはスイ
ッチング可能または時間的経過を制御可能な電位に接続
されているものである。評価回路のトランジスタの自由
端はそれぞれビット線半部ＢＬ、ＢＬと接続されている
。公知の他の形態の評価回路を用いることも考えられる
。
れている評価回路は、ゲートで交差結合されている２つ
のトランジスタから成り、共通の端子でたいていはスイ
ッチング可能または時間的経過を制御可能な電位に接続
されているものである。評価回路のトランジスタの自由
端はそれぞれビット線半部ＢＬ、ＢＬと接続されている
。公知の他の形態の評価回路を用いることも考えられる
。
メモリセルも公知の技術により形成されている。
半導体メモリとしてのＤＲＡＭは一般に１トランジスタ
メモリセルである。スタティックメモリ（ＳＲＡＭ）に
もＥＰＲＯＭおよびＥＥＰＲＯＭ（７）ようなプログラ
ム可能なメモリにも本発明は同じく本質的な変更なしに
応用可能である。この実施例の場合にはＤＲＡＭの１ト
ランジスタメモリセルが示されている。メモリがいわゆ
るダミーセルを備えたものとして構成されているか否か
、また評価回路がいわゆるミッドーレベルーコンセプト
により動作するか否かは、本発明の応用にとって重要で
ない。
メモリセルである。スタティックメモリ（ＳＲＡＭ）に
もＥＰＲＯＭおよびＥＥＰＲＯＭ（７）ようなプログラ
ム可能なメモリにも本発明は同じく本質的な変更なしに
応用可能である。この実施例の場合にはＤＲＡＭの１ト
ランジスタメモリセルが示されている。メモリがいわゆ
るダミーセルを備えたものとして構成されているか否か
、また評価回路がいわゆるミッドーレベルーコンセプト
により動作するか否かは、本発明の応用にとって重要で
ない。
本発明による回路装置はさらにブロックＢごとに一対の
エラー線ＦＬＡ、ＦＬＢを含んでいる。
エラー線ＦＬＡ、ＦＬＢを含んでいる。
これらはたとえばその一端で（各任意の他の位置も考え
られる）予充電装置ＰＣと接続されている。
られる）予充電装置ＰＣと接続されている。
予充電装置ＰＣは、後でまた説明するように、寄生キャ
パシタンスＣＦＬ＾、ＣＦＬＩを含めてエラー線ＦＬＡ
、ＦＬＢを互いに相補性の論理レベルに予め充電する役
割をする。エラー線ＦＬＡ、ＦＬＢの対は比較回路ｖＧ
Ｌの入力端を形成する。比較回路ＶＣＬの出力は検査時
に生ずるエラーを指示する役割をする。
パシタンスＣＦＬ＾、ＣＦＬＩを含めてエラー線ＦＬＡ
、ＦＬＢを互いに相補性の論理レベルに予め充電する役
割をする。エラー線ＦＬＡ、ＦＬＢの対は比較回路ｖＧ
Ｌの入力端を形成する。比較回路ＶＣＬの出力は検査時
に生ずるエラーを指示する役割をする。
各ビット線においてそれらのビット線半部ＢＬ、ＢＬの
各々にスイッチングトランジスタＳＴが対応付けられて
いる。各スイッチングトランジスタＳＴのゲートはそれ
に対応付けられているビット線半部ＢＬ、ＢＬと接続さ
れている。すべてのスイッチングトランジスタＳＴのソ
ースは共通に、前記の両輪環レベルの一方の値に一致す
る値の電位と接続されている。これらの両輪環レベルは
、意味上、（検査）作動時に情報としてメモリセルのな
かに記憶されており、またメモリセルからの情報の続出
しの際に評価回路による評価および増幅により生じまた
たいてい供給電圧に本質的に等しい電位の論理レベルに
等しい。
各々にスイッチングトランジスタＳＴが対応付けられて
いる。各スイッチングトランジスタＳＴのゲートはそれ
に対応付けられているビット線半部ＢＬ、ＢＬと接続さ
れている。すべてのスイッチングトランジスタＳＴのソ
ースは共通に、前記の両輪環レベルの一方の値に一致す
る値の電位と接続されている。これらの両輪環レベルは
、意味上、（検査）作動時に情報としてメモリセルのな
かに記憶されており、またメモリセルからの情報の続出
しの際に評価回路による評価および増幅により生じまた
たいてい供給電圧に本質的に等しい電位の論理レベルに
等しい。
各ビット線において一方では、ゲートで第１のビット線
半部ＢＬと接続されているスイッチングトランジスタＳ
Ｔのドレインが第２のエラー線ＦＬＢと接続されており
、また他方では、ゲートで第２のビット線半部ＢＬと接
続されているスイッチングト、ランジスクＳＴのドレイ
ンが第１のエラー線ＦＬＢと接続されている。
半部ＢＬと接続されているスイッチングトランジスタＳ
Ｔのドレインが第２のエラー線ＦＬＢと接続されており
、また他方では、ゲートで第２のビット線半部ＢＬと接
続されているスイッチングト、ランジスクＳＴのドレイ
ンが第１のエラー線ＦＬＢと接続されている。
本発明の有利な実施例では、各スイッチングトランジス
タＳＴのソースが接続されている電位は、たいていは接
地電位と呼ばれる回路装置全体の共通基準電位に等しい
０本発明の他の有利な実施例では、各スイッチングトラ
ンジスタＳＴのソースが接続されている電位は、しばし
ばシンボルＶＤＤを付される回路装置全体の共通供給電
位に等しい。
タＳＴのソースが接続されている電位は、たいていは接
地電位と呼ばれる回路装置全体の共通基準電位に等しい
０本発明の他の有利な実施例では、各スイッチングトラ
ンジスタＳＴのソースが接続されている電位は、しばし
ばシンボルＶＤＤを付される回路装置全体の共通供給電
位に等しい。
本発明の１つの実施例では、予充電装置ＰＣは、２つの
通常の互いに相補性の出力端Ｑ、Ｑを有するＲＳフリッ
プフロップＦＦを有する。各出力端Ｑ、Ｑはエラー線Ｆ
ＬＡ、ＦＬＢの対と接続されている。別のスイッチング
トランジスタＷＳＴのゲートはクロック信号ＣＬと接続
されている。このクロック信号は検査時に予充電装置Ｐ
Ｃによるエラー線ＦＬＡＳＦＬＢの予充電を制御する。
通常の互いに相補性の出力端Ｑ、Ｑを有するＲＳフリッ
プフロップＦＦを有する。各出力端Ｑ、Ｑはエラー線Ｆ
ＬＡ、ＦＬＢの対と接続されている。別のスイッチング
トランジスタＷＳＴのゲートはクロック信号ＣＬと接続
されている。このクロック信号は検査時に予充電装置Ｐ
Ｃによるエラー線ＦＬＡＳＦＬＢの予充電を制御する。
第１の実施例における比較回路ＶＧＬがＸＯＲ回路であ
ることは有利である。
ることは有利である。
さらド、第２の実施例における比較回路ＶＧＬがＸＮＯ
Ｒ回路であることは有利である。
Ｒ回路であることは有利である。
説明を完全なものとするために言及すると、メモリセル
ＳＺのブロックＢは、一般に通常のように、列および行
デコーダを介して駆動され、さらにビット線の予充電の
役割をもし得る外部の（別の）増幅器が設けられており
、またたとえばアドレスおよびデータバッファのように
いずれにせよ通常存在している回路が存在している。し
かし、これらの回路は本発明による回路装置の説明にと
って重要ではない、従って、図面を見やすくするため、
外部増幅器ＡＭＰＬおよびビット線デコーダＤＥＣのみ
が図示されている。
ＳＺのブロックＢは、一般に通常のように、列および行
デコーダを介して駆動され、さらにビット線の予充電の
役割をもし得る外部の（別の）増幅器が設けられており
、またたとえばアドレスおよびデータバッファのように
いずれにせよ通常存在している回路が存在している。し
かし、これらの回路は本発明による回路装置の説明にと
って重要ではない、従って、図面を見やすくするため、
外部増幅器ＡＭＰＬおよびビット線デコーダＤＥＣのみ
が図示されている。
以上に説明した宥和な回路装置により、次に本発明によ
る方法を説明する。
る方法を説明する。
検査時にはワード線ＷＬごとに、このワード線ＷＬと接
続されているすべてのメモリセルＳＺが、ワード線ＷＬ
と接続されているすべてのメモリセルＳＺに対して等し
い論理レベルに充電される。
続されているすべてのメモリセルＳＺが、ワード線ＷＬ
と接続されているすべてのメモリセルＳＺに対して等し
い論理レベルに充電される。
論理レベルはメモリセルＳＺのなかに書込むべき情報を
代表している。論理レベルは個々のワード線において全
く相異なっていてよい（論理０または論理１）、１つの
ワード線の内部ですべてのメモリセルが等しい情報を書
込まれることのみが重要である。
代表している。論理レベルは個々のワード線において全
く相異なっていてよい（論理０または論理１）、１つの
ワード線の内部ですべてのメモリセルが等しい情報を書
込まれることのみが重要である。
それによって、可能な応用すべき検査パターンの選択は
、１つのワード線のすべてのメモリセルが等しい情報を
含んでいる検査パターンに制限されている。このような
検査パターンはたとえば“すべてＯ°゛、。すべて１”
、“交番行”、メモリセル領域の左半部“すべてＯｎ、
右半部“すべで１”、またはその逆である。たとえば、
周知のように１つのワード線のメモリセルのなかに記憶
されている情報がメモリセルからメモリセルへと交番す
る（１０１０”）検査パターン“チェッカーボード”は
可能でない、しかし、これはメモリがとにかく機能する
か否かに関する到来検査または粗検査のような簡単な機
能検査のためには完全に十分である。各ワード線のメモ
リセルを“情報：論理Ｏに等しい”に関しても“情報：
論理１に等しい”に関しても検査するならば、本発明に
よる方法により下記のエラーがあらゆる場合に見い出さ
れ得る。
、１つのワード線のすべてのメモリセルが等しい情報を
含んでいる検査パターンに制限されている。このような
検査パターンはたとえば“すべてＯ°゛、。すべて１”
、“交番行”、メモリセル領域の左半部“すべてＯｎ、
右半部“すべで１”、またはその逆である。たとえば、
周知のように１つのワード線のメモリセルのなかに記憶
されている情報がメモリセルからメモリセルへと交番す
る（１０１０”）検査パターン“チェッカーボード”は
可能でない、しかし、これはメモリがとにかく機能する
か否かに関する到来検査または粗検査のような簡単な機
能検査のためには完全に十分である。各ワード線のメモ
リセルを“情報：論理Ｏに等しい”に関しても“情報：
論理１に等しい”に関しても検査するならば、本発明に
よる方法により下記のエラーがあらゆる場合に見い出さ
れ得る。
ａ）ビット線が１つの（任意の）電位に“固着”してい
る。
る。
ｂ）（少なくとも）１つのメモリセルが１つの（任意の
）ｉｌｔ位に“固着”している。
）ｉｌｔ位に“固着”している。
下記のエラー形式はたいていの場合に検出され得る。
Ｃ）（少なくとも）１つのビット線デコーダおよび（ま
たは）ワード線デコーダがエラーのある動作をしている
。
たは）ワード線デコーダがエラーのある動作をしている
。
ｄ）（少なくとも）１つのワード線が１つの（任意の）
電位に“固着”している。
電位に“固着”している。
ｅ）（少なくとも）１つの評価回路がエラーのある動作
をしている。
をしている。
必要な検査時間は、通常のようになかんずく検査すべき
メモリセルＳＺの数により決定されずに、ワード線ＷＬ
の数により決定される。
メモリセルＳＺの数により決定されずに、ワード線ＷＬ
の数により決定される。
メモリセルＳＺの書込みと同時に、もしくはそれに続い
て、但し１つのワード線のメモリセルＳＺからの読出し
以前に、エラー線ＦＬＡＳＦＬＢの対が２つの互いに相
補性の論理レベルに充電される（論理Ｏ１論理１）、こ
れらの論理レベルは意味上、メモリセルのなかに情報と
して書込み可能である論理レベルに等しい、論理レベル
とエラー線ＦＬＡ、ＦＬＢの対の両線との対応付けはた
とえば、一般的に言って、エラー線ＦＬＡ、ＦＬＢのう
ち、それと接続されているスイッチング手段を介して付
属のメモリセルを検査されるべきビット線半部ＢＬ、Ｂ
Ｌと接続されているエラー線に対して、論理レベルがこ
のメモリセルＳＺが記憶された電荷の形態で情報として
有する論理レベルに対して相補性であるように行われる
。
て、但し１つのワード線のメモリセルＳＺからの読出し
以前に、エラー線ＦＬＡＳＦＬＢの対が２つの互いに相
補性の論理レベルに充電される（論理Ｏ１論理１）、こ
れらの論理レベルは意味上、メモリセルのなかに情報と
して書込み可能である論理レベルに等しい、論理レベル
とエラー線ＦＬＡ、ＦＬＢの対の両線との対応付けはた
とえば、一般的に言って、エラー線ＦＬＡ、ＦＬＢのう
ち、それと接続されているスイッチング手段を介して付
属のメモリセルを検査されるべきビット線半部ＢＬ、Ｂ
Ｌと接続されているエラー線に対して、論理レベルがこ
のメモリセルＳＺが記憶された電荷の形態で情報として
有する論理レベルに対して相補性であるように行われる
。
図面に示されている本発明による回路装置の具体的な場
合には、これは下記のことを意味する。
合には、これは下記のことを意味する。
（すぐ次の検査サイクルで）ワード線ＷＬと接続されて
いるメモリセルＳＺがすべて検査されるべきであると仮
定する。これらのメモリセルＳＺのなかには論理１が情
報として電荷の形態で記憶されているものとする。これ
らのメモリセルＳＺはすべて、それらに対応付けられて
いるビット線の第１のビット線半部ＢＬと接続されてい
る。ビット線のこれらの第１のビット線半部ＢＬの各々
はスイッチングトランジスタＳＴのゲートを駆動する。
いるメモリセルＳＺがすべて検査されるべきであると仮
定する。これらのメモリセルＳＺのなかには論理１が情
報として電荷の形態で記憶されているものとする。これ
らのメモリセルＳＺはすべて、それらに対応付けられて
いるビット線の第１のビット線半部ＢＬと接続されてい
る。ビット線のこれらの第１のビット線半部ＢＬの各々
はスイッチングトランジスタＳＴのゲートを駆動する。
スイッチングトランジスタＳＴは一般にスイッチング手
段として作用する。スイッチングトランジスタＳＴを介
して、前記のように、エラー線ＦＬＢへの制御のための
接続が生ずる。第２のビット線半部ＢＬは、スイッチン
グ手段として作用するスイッチングトランジスタＳＴを
介して、第１のエラー線ＦＬＡと接続されている。いま
検査すべきメモリセルＳＺは論理１を記憶されているも
のと仮定されているので、エラー線ＦＬＢは論理０に予
充電する必要がある。相応に、それに対して相補性の第
１のエラー線ＦＬＡは論理１に予充電する必要がある。
段として作用する。スイッチングトランジスタＳＴを介
して、前記のように、エラー線ＦＬＢへの制御のための
接続が生ずる。第２のビット線半部ＢＬは、スイッチン
グ手段として作用するスイッチングトランジスタＳＴを
介して、第１のエラー線ＦＬＡと接続されている。いま
検査すべきメモリセルＳＺは論理１を記憶されているも
のと仮定されているので、エラー線ＦＬＢは論理０に予
充電する必要がある。相応に、それに対して相補性の第
１のエラー線ＦＬＡは論理１に予充電する必要がある。
この例では、スイッチング手段が、すなわち図面に示さ
れている実施例ではスイッチングトランジスタＳＴが片
側で（たとえばそのソースで）回路装置全体の共通の基
準電位である接地電位と接続されている。
れている実施例ではスイッチングトランジスタＳＴが片
側で（たとえばそのソースで）回路装置全体の共通の基
準電位である接地電位と接続されている。
予充電自体は予充電装置ＰＣにより行われる。
予充電装置ＰＣがＲＳフリップフロップＦＦを有する場
合には、ＲＳフリップフロップが、そのエラー線ＦＬＡ
に対応付けられている出力Ｑが論理１を有し、またその
エラー線ＦＬＢに対応付けられている出力Ｑが論理０を
有するようにセットされる。予充電自体はこの実施例で
は別のスイッチングトランジスタＷＳＴにより行われる
。そのために、前記のように、メモリセルＳＺ内への情
報の書込みの間またはその後に、クロック信号ＣＬによ
り制御されて、別のスイッチングトランジスタＷＳＴが
導通状態に切り換えられ、また再び遮断状態に切り換え
られる。
合には、ＲＳフリップフロップが、そのエラー線ＦＬＡ
に対応付けられている出力Ｑが論理１を有し、またその
エラー線ＦＬＢに対応付けられている出力Ｑが論理０を
有するようにセットされる。予充電自体はこの実施例で
は別のスイッチングトランジスタＷＳＴにより行われる
。そのために、前記のように、メモリセルＳＺ内への情
報の書込みの間またはその後に、クロック信号ＣＬによ
り制御されて、別のスイッチングトランジスタＷＳＴが
導通状態に切り換えられ、また再び遮断状態に切り換え
られる。
それに基づいて、図面には示されておらずまた公知の構
成であってよいワード線デコーダにより制御されて、正
確に１つのワード線、たとえばワード線ＷＬＬが能動化
される。こうして、このワード線と接続されているすべ
てのメモリセルＳＺにおいて、記憶された情報がそのつ
どのメモリセルに対応付けられているビット線半部、た
とえば特に第１のビット線半部ＢＬに到達する。これに
より公知の仕方で各ビット線の電気的状態がそれに対応
付けられている評価回路ＢＷＳにより評価されかつ増幅
される。それにより各ビット線の両ビット線ＢＬＳＢＬ
、上に電気的に互いに区別可能なレベルを有する論理状
態０および１が生ずる。
成であってよいワード線デコーダにより制御されて、正
確に１つのワード線、たとえばワード線ＷＬＬが能動化
される。こうして、このワード線と接続されているすべ
てのメモリセルＳＺにおいて、記憶された情報がそのつ
どのメモリセルに対応付けられているビット線半部、た
とえば特に第１のビット線半部ＢＬに到達する。これに
より公知の仕方で各ビット線の電気的状態がそれに対応
付けられている評価回路ＢＷＳにより評価されかつ増幅
される。それにより各ビット線の両ビット線ＢＬＳＢＬ
、上に電気的に互いに区別可能なレベルを有する論理状
態０および１が生ずる。
いまの例では、論理ｌがメモリセルＳＺから読出される
ものと仮定された。いますべての読出されたメモリセル
ＳＺが正常であれば、各第１のビット線半部ＢＬに論理
１が、また各第２のビット線半部ＢＬに論理Ｏが生ずる
。それによって、それぞれビット線の第１の半部ＢＬと
接続されているすべてのスイッチングトランジスタは導
通状態に切換えられている０図面ではソースがそれぞれ
接地点と接続されている。これは論理Ｏに相当する。こ
れは導通状態に切換えられているスイッチングトランジ
スタＳＴの各々を介してエラー線ＦＬＢに与えられる。
ものと仮定された。いますべての読出されたメモリセル
ＳＺが正常であれば、各第１のビット線半部ＢＬに論理
１が、また各第２のビット線半部ＢＬに論理Ｏが生ずる
。それによって、それぞれビット線の第１の半部ＢＬと
接続されているすべてのスイッチングトランジスタは導
通状態に切換えられている０図面ではソースがそれぞれ
接地点と接続されている。これは論理Ｏに相当する。こ
れは導通状態に切換えられているスイッチングトランジ
スタＳＴの各々を介してエラー線ＦＬＢに与えられる。
比較装置ＶＧＬの一方の入力端には論理Ｏが与えられて
いる。
いる。
しかし、それぞれ１つのビット線の第２のビット線半部
ＢＬと接続されているスイッチングトランジスタＳＴは
、すべての第２のビット線半部ＢＬに評価回路により一
義的な論理０が与えられているので、すべて遮断状態に
ある。それによって、″ エラー線ＦＬＡ上に予充
電により与えられている論理１が維持される。この論理
１は比較回路ＶＧＬの他方の入力端における入力信号と
しての役割をする。こうして比較回路ＶＧＬは、その入
力端に種々の信号が与えられていること（このことば“
良好”を意味する）を認識する。相応のことをその出力
信号Ｘが指示する。
ＢＬと接続されているスイッチングトランジスタＳＴは
、すべての第２のビット線半部ＢＬに評価回路により一
義的な論理０が与えられているので、すべて遮断状態に
ある。それによって、″ エラー線ＦＬＡ上に予充
電により与えられている論理１が維持される。この論理
１は比較回路ＶＧＬの他方の入力端における入力信号と
しての役割をする。こうして比較回路ＶＧＬは、その入
力端に種々の信号が与えられていること（このことば“
良好”を意味する）を認識する。相応のことをその出力
信号Ｘが指示する。
しかし、少なくとも１つのエラーが生じている場合には
、エラーが生じているビット線の両ビット線半部ＢＬ、
ＢＬは前記の論理状態とは異なる論理状態を有する。す
なわち、少なくとも１つのビット線では、第１のビット
線半部ＢＬに対応付けられているスイッチングトランジ
スタが遮断状態になり、また相応して第２のビット線半
部１石に対応付けられているスイッチングトランジスタ
が導通状態になる。こうしてエラー線ＦＬＢはその（予
充電された）状態である論理０を維持するが、エラー線
ＦＬＡは論理０に切換えられる。比較回路ＶＧＬはその
入力端に等しい入力信号を受け、このことを比較回路Ｖ
ＧＬはエラーとして評価し、また相応してエラー信号と
してその出力信号Ｘをセットする。
、エラーが生じているビット線の両ビット線半部ＢＬ、
ＢＬは前記の論理状態とは異なる論理状態を有する。す
なわち、少なくとも１つのビット線では、第１のビット
線半部ＢＬに対応付けられているスイッチングトランジ
スタが遮断状態になり、また相応して第２のビット線半
部１石に対応付けられているスイッチングトランジスタ
が導通状態になる。こうしてエラー線ＦＬＢはその（予
充電された）状態である論理０を維持するが、エラー線
ＦＬＡは論理０に切換えられる。比較回路ＶＧＬはその
入力端に等しい入力信号を受け、このことを比較回路Ｖ
ＧＬはエラーとして評価し、また相応してエラー信号と
してその出力信号Ｘをセットする。
スイッチングトランジスタＳＴのソースが共通の供給電
圧と接続されている前記の実施例では、エラー線ＦＬＡ
、ＦＬＢの対は、検査すべきメモリセルＳＺのメモリ内
容が等しい際に前記の場合に対して逆向きに充電される
。その他の経過は前記の経過と相位である。
圧と接続されている前記の実施例では、エラー線ＦＬＡ
、ＦＬＢの対は、検査すべきメモリセルＳＺのメモリ内
容が等しい際に前記の場合に対して逆向きに充電される
。その他の経過は前記の経過と相位である。
比較回路による評価をＸＯＲ回路またはＸＮＯＲ回路に
より行うことは有利である。
より行うことは有利である。
“良好０な場合に１つのワード線ＷＬのメモリセルＳＺ
から続出すべき情報として論理Ｏを期待する場合は、上
記の説明により当業者により容易に理解されよう、従っ
て、その一層詳細な説明は省略する。
から続出すべき情報として論理Ｏを期待する場合は、上
記の説明により当業者により容易に理解されよう、従っ
て、その一層詳細な説明は省略する。
特別な検査および制御信号の発生に関しては、特に本件
特許出願人の同日付提出特許願（１）の明細書を参照さ
れたい、特別なデコーダの構成に関しては、特に本件特
許出願人の同日付提出特許願（５）および（６）の明細
書を参照されたい。
特許出願人の同日付提出特許願（１）の明細書を参照さ
れたい、特別なデコーダの構成に関しては、特に本件特
許出願人の同日付提出特許願（５）および（６）の明細
書を参照されたい。
図面は本発明の実施例の回路図である。
ＳＺ・・・メモリセル
Ｂ・・・メモリセルのブロック
Ｗ Ｌ 、 Ｗ Ｌ ！ 、Ｗ Ｌ ｔ−＋ ・・・ワ
ード線ＢＬ、ＢＬ・・・ビット線半部 ＢＷＳ・・・評価回路 ＦＬＡ％ＦＬＢ・・・エラー線 ＰＣ・・・予充電装置 ＣＦＬＡ ｓ ＣＦＬＩ・・・寄生キャパシタンスＶＧ
Ｌ・・・比較回路 ＳＴ・・・スイッチングトランジスタ ＦＦ・・・ＲＳフリップフロップ Ｑ、互・・・ＦＦ回路の出力端 ＷＳＴ・・・スイッチングトランジスタＣＬ・・・クロ
ック信号 Ａ、ＭＰＬ・・・外部増幅器 ＤＥＣ・・・ビット線デコーダ Ｘ・・・比較回路の出力信号
ード線ＢＬ、ＢＬ・・・ビット線半部 ＢＷＳ・・・評価回路 ＦＬＡ％ＦＬＢ・・・エラー線 ＰＣ・・・予充電装置 ＣＦＬＡ ｓ ＣＦＬＩ・・・寄生キャパシタンスＶＧ
Ｌ・・・比較回路 ＳＴ・・・スイッチングトランジスタ ＦＦ・・・ＲＳフリップフロップ Ｑ、互・・・ＦＦ回路の出力端 ＷＳＴ・・・スイッチングトランジスタＣＬ・・・クロ
ック信号 Ａ、ＭＰＬ・・・外部増幅器 ＤＥＣ・・・ビット線デコーダ Ｘ・・・比較回路の出力信号
Claims (1)
- 【特許請求の範囲】 １）マトリックス状に配置されており、ワード線と、そ
れぞれ１つの評価回路を介して２つの等しいビット線半
部に分割されているビット線とを介して駆動可能である
メモリセルを検査するための回路装置において、 一対のエラー線（ＦＬＡ、ＦＬＢ）が予充 電装置（ＰＣ）と接続されており、 エラー線（ＦＬＡ、ＦＬＢ）の対が比較回 路（ＶＧＬ）の入力端を形成し、 比較回路（ＶＧＬ）の出力信号（Ｘ）が検 査作動中にエラーの発生を指示し、 各ビット線においてそのビット線半部（Ｂ Ｌ、＠ＢＬ＠）の各々がスイッチングトランジスタ（Ｓ
Ｔ）のゲートと接続されており、 スイッチングトランジスタ（ＳＴ）の各々 のソースが、２つの互いに相補性の論理レベルのうちで
エラー線（ＦＬＡ、ＦＬＢ）の対が検査作動中にとる一
方の論理レベルに相応する電位と接続されており、 各ビット線に対して一方では、ゲートで第 ２のビット線半部（＠ＢＬ＠）と接続されているスイッ
チングトランジスタ（ＳＴ）のドレインがエラー線（Ｆ
ＬＡ、ＦＬＢ）の対の第１のエラー線（ＦＬＡ）と接続
されており、また他方では、ゲートで第１のビット線半
部（ＢＬ）と接続されているスイッチングトランジスタ
（ＳＴ）のドレインがエラー線（ＦＬＡ、ＦＬＢ）の対
の第２のエラー線（ＦＬＢ）と接続されている ことを特徴とするメモリセルの検査回路装 置。 ２）各スイッチングトランジスタ（ＳＴ）のソースが接
続されている電位が回路装置全体の基準電位（接地）に
等しいことを特徴とする請求項１記載の回路装置。 ３）各スイッチングトランジスタ（ＳＴ）のソースが接
続されている電位が回路装置全体の供給電位（ＶＤＤ）
に等しいことを特徴とする請求項１記載の回路装置。 ４）予充電装置（ＰＣ）が２つの互いに相補性の出力端
（Ｑ、＠Ｑ＠）を有するＲＳフリップフロップ（ＦＦ）
を有し、また出力端（Ｑ、＠Ｑ＠）が別のスイッチング
トランジスタ（ＷＳＴ）を介してエラー線（ＦＬＡ、Ｆ
ＬＢ）の対と接続されていることを特徴とする請求項１
ないし３の１つに記載の回路装置。 ５）比較回路（ＶＧＬ）がＸＯＲ回路であることを特徴
とする請求項１ないし４の１つに記載の回路装置。 ６）比較回路（ＶＧＬ）がＸＮＯＲ回路であることを特
徴とする請求項１ないし４の１つに記載の回路装置。 ７）マトリックス状に配置されており、ワード線と、そ
れぞれ１つの評価回路を介して２つの等しいビット線半
部に分割されているビット線とを介して駆動可能である
メモリセルを検査するための方法において、 検査時に１つのワード線（ＷＬ）と接続さ れているすべてのメモリセル（ＳＺ）が等しい論理レベ
ルに充電され、 一対のエラー線（ＦＬＡ、ＦＬＢ）が、メ モリセル（ＳＺ）のなかに電荷の形態で書込み可能であ
る論理レベルに等しい意味を有する２つの互いに相補性
の論理レベルに充電され、 １つのワード線（ＷＬ）が、それと接続さ れているメモリセルのなかに記憶された電荷がそれぞれ
付属のビット線半部（ＢＬ、＠ＢＬ＠）に達するように
能動化され、 評価回路（ＢＷＳ）がこうして読出された 電荷を評価し、またこうして読出された電荷に付属の論
理レベルを形成し、 論理レベルが、その駆動に相応して導通ま たは遮断するスイッチング手段（ＳＴ）を駆動し、 スイッチング手段のスイッチング挙動に応 じて両エラー線（ＦＬＡ、ＦＬＢ）がそれらの状態を持
続し、またはエラー線（ＦＬＡ；ＦＬＢ）の１つがその
状態を変更し、 比較回路（ＶＧＬ）を介して、エラー線が メモリセル（ＳＺ）の電荷の読出しおよび評価の後にな
お予充電により定められた互いに相補性の論理レベルを
有するか否かが検査される ことを特徴とするメモリセルの検査方法。 ８）予充電がＲＳフリップフロップ（ＦＦ）の使用のも
とに行われ、またＲＳフリップフロップ（ＦＦ）の出力
端（Ｑ、＠Ｑ＠）が予充電の後に別のスイッチング手段
（ＷＳＴ）によりエラー線（ＦＬＡ、ＦＬＢ）から切り
離されることを特徴とする請求項７記載の方法。 ９）比較回路（ＶＧＬ）による評価がＸＯＲ回路により
行われることを特徴とする請求項７または８記載の方法
。 １０）比較回路（ＶＧＬ）による評価がＸＮＯＲ回路に
より行われることを特徴とする請求項７または８記載の
方法。 １１）論理レベルとエラー線（ＦＬＡ、ＦＬＢ）の対の
両線との対応付けが、それと接続されているスイッチン
グ手段（ＳＴ）を介して１つの検査サイクル中に検査す
べきメモリセル（ＳＺ）と接続されているエラー線（Ｆ
ＬＡ；ＦＬＢ）に対して論理レベルが、検査すべきメモ
リセル（ＳＺ）が記憶された電荷の形態で“良好”な場
合に有する論理レベルに対して相補性であるように行わ
れることを特徴とする請求項７ないし１０の１つに記載
の方法。 １２）論理レベルとエラー線（ＦＬＡ、ＦＬＢ）の対の
両線との対応付けが、それと接続されているスイッチン
グ手段（ＳＴ）を介して１つの検査時に検査すべきメモ
リセル（ＳＺ）と接続されているエラー線（ＦＬＡ；Ｆ
ＬＢ）に対して論理レベルが、検査すべきメモリセル（
ＳＺ）が記憶された電荷の形態で“良好”な場合に有す
る論理レベルに等しいように行われることを特徴とする
請求項７ないし１０の１つに記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3708489.5 | 1987-03-16 | ||
| DE3708489 | 1987-03-16 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63241800A true JPS63241800A (ja) | 1988-10-07 |
| JP2609211B2 JP2609211B2 (ja) | 1997-05-14 |
Family
ID=6323185
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63059193A Expired - Lifetime JP2609211B2 (ja) | 1987-03-16 | 1988-03-11 | メモリセルの検査回路装置および方法 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US4896322A (ja) |
| EP (1) | EP0286852B1 (ja) |
| JP (1) | JP2609211B2 (ja) |
| KR (1) | KR950005578B1 (ja) |
| AT (1) | ATE64035T1 (ja) |
| DE (1) | DE3862990D1 (ja) |
| HK (1) | HK113293A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04212799A (ja) * | 1990-01-31 | 1992-08-04 | Nec Ic Microcomput Syst Ltd | テスト回路内蔵半導体メモリ |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3920871A1 (de) * | 1989-06-26 | 1991-01-03 | Siemens Ag | Integrierter halbleiterspeicher |
| WO1990009024A1 (de) * | 1989-01-26 | 1990-08-09 | Siemens Aktiengesellschaft | Integrierter halbleiterspeicher |
| KR920007909B1 (ko) * | 1989-11-18 | 1992-09-19 | 삼성전자 주식회사 | 램 테스트시 고속 기록방법 |
| JPH03252988A (ja) * | 1990-03-02 | 1991-11-12 | Nec Corp | ダイナミック型半導体メモリ |
| US5107501A (en) * | 1990-04-02 | 1992-04-21 | At&T Bell Laboratories | Built-in self-test technique for content-addressable memories |
| US5265100A (en) * | 1990-07-13 | 1993-11-23 | Sgs-Thomson Microelectronics, Inc. | Semiconductor memory with improved test mode |
| JP2647546B2 (ja) * | 1990-10-11 | 1997-08-27 | シャープ株式会社 | 半導体記憶装置のテスト方法 |
| US5367472A (en) * | 1991-10-16 | 1994-11-22 | Alps Electric Co., Ltd. | Keyboard testing methods and apparatus |
| DK77694A (da) * | 1994-06-29 | 1995-12-30 | Dansk Ind Syndikat | Fremgangsmåde og indretning til ved udstøbning mod tyngdekraften af støbeforme, især vådsandforme, med navnlig letoxiderbare metaller eller metallegeringer af afslutte støbeprocessen |
| JPH0991993A (ja) * | 1995-09-19 | 1997-04-04 | Texas Instr Japan Ltd | 半導体記憶装置の試験方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51147924A (en) * | 1975-06-13 | 1976-12-18 | Fujitsu Ltd | Memory unit |
| JPS5925319A (ja) * | 1982-07-30 | 1984-02-09 | Nitto Electric Ind Co Ltd | 気化性薬剤含有フイルムの製造方法 |
| JPS59175095A (ja) * | 1983-03-22 | 1984-10-03 | Mitsubishi Electric Corp | 半導体メモリ |
| JPS60115099A (ja) * | 1983-11-25 | 1985-06-21 | Fujitsu Ltd | 半導体記憶装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4055754A (en) * | 1975-12-22 | 1977-10-25 | Chesley Gilman D | Memory device and method of testing the same |
| KR900005666B1 (ko) * | 1984-08-30 | 1990-08-03 | 미쓰비시전기 주식회사 | 반도체기억장치 |
| US4685086A (en) * | 1985-11-14 | 1987-08-04 | Thomson Components-Mostek Corp. | Memory cell leakage detection circuit |
-
1988
- 1988-03-11 JP JP63059193A patent/JP2609211B2/ja not_active Expired - Lifetime
- 1988-03-15 AT AT88104116T patent/ATE64035T1/de not_active IP Right Cessation
- 1988-03-15 DE DE8888104116T patent/DE3862990D1/de not_active Expired - Lifetime
- 1988-03-15 EP EP88104116A patent/EP0286852B1/de not_active Expired - Lifetime
- 1988-03-16 US US07/168,676 patent/US4896322A/en not_active Expired - Lifetime
- 1988-03-16 KR KR1019880002741A patent/KR950005578B1/ko not_active Expired - Fee Related
-
1993
- 1993-10-21 HK HK1132/93A patent/HK113293A/xx not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51147924A (en) * | 1975-06-13 | 1976-12-18 | Fujitsu Ltd | Memory unit |
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| JPH04212799A (ja) * | 1990-01-31 | 1992-08-04 | Nec Ic Microcomput Syst Ltd | テスト回路内蔵半導体メモリ |
Also Published As
| Publication number | Publication date |
|---|---|
| ATE64035T1 (de) | 1991-06-15 |
| EP0286852A1 (de) | 1988-10-19 |
| JP2609211B2 (ja) | 1997-05-14 |
| HK113293A (en) | 1993-10-29 |
| KR950005578B1 (ko) | 1995-05-25 |
| KR880011811A (ko) | 1988-10-31 |
| US4896322A (en) | 1990-01-23 |
| EP0286852B1 (de) | 1991-05-29 |
| DE3862990D1 (de) | 1991-07-04 |
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Legal Events
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