JPH0732406B2 - 復調回路 - Google Patents
復調回路Info
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- JPH0732406B2 JPH0732406B2 JP22772484A JP22772484A JPH0732406B2 JP H0732406 B2 JPH0732406 B2 JP H0732406B2 JP 22772484 A JP22772484 A JP 22772484A JP 22772484 A JP22772484 A JP 22772484A JP H0732406 B2 JPH0732406 B2 JP H0732406B2
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- Japan
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- phase
- output signal
- signal
- circuit
- phase detector
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- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L27/00—Modulated-carrier systems
- H04L27/18—Phase-modulated carrier systems, i.e. using phase-shift keying
- H04L27/22—Demodulator circuits; Receiver circuits
- H04L27/227—Demodulator circuits; Receiver circuits using coherent demodulation
- H04L27/2271—Demodulator circuits; Receiver circuits using coherent demodulation wherein the carrier recovery circuit uses only the demodulated signals
- H04L27/2272—Demodulator circuits; Receiver circuits using coherent demodulation wherein the carrier recovery circuit uses only the demodulated signals using phase locked loops
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
- H03D3/00—Demodulation of angle-, frequency- or phase- modulated oscillations
- H03D3/02—Demodulation of angle-, frequency- or phase- modulated oscillations by detecting phase difference between two signals obtained from input signal
- H03D3/24—Modifications of demodulators to reject or remove amplitude variations by means of locked-in oscillator circuits
- H03D3/241—Modifications of demodulators to reject or remove amplitude variations by means of locked-in oscillator circuits the oscillator being part of a phase locked loop
- H03D3/242—Modifications of demodulators to reject or remove amplitude variations by means of locked-in oscillator circuits the oscillator being part of a phase locked loop combined with means for controlling the frequency of a further oscillator, e.g. for negative frequency feedback or AFC
-
- H—ELECTRICITY
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- H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
- H03D3/00—Demodulation of angle-, frequency- or phase- modulated oscillations
- H03D3/02—Demodulation of angle-, frequency- or phase- modulated oscillations by detecting phase difference between two signals obtained from input signal
- H03D3/24—Modifications of demodulators to reject or remove amplitude variations by means of locked-in oscillator circuits
- H03D3/241—Modifications of demodulators to reject or remove amplitude variations by means of locked-in oscillator circuits the oscillator being part of a phase locked loop
- H03D3/245—Modifications of demodulators to reject or remove amplitude variations by means of locked-in oscillator circuits the oscillator being part of a phase locked loop using at least twophase detectors in the loop
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/087—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using at least two phase detectors or a frequency and phase detector in the loop
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
- H03D2200/00—Indexing scheme relating to details of demodulation or transference of modulation from one carrier to another covered by H03D
- H03D2200/0001—Circuit elements of demodulators
- H03D2200/0031—PLL circuits with quadrature locking, e.g. a Costas loop
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
- H03D7/00—Transference of modulation from one carrier to another, e.g. frequency-changing
- H03D7/16—Multiple-frequency-changing
- H03D7/161—Multiple-frequency-changing all the frequency changers being connected in cascade
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明はバースト状あるいは他の変調信号と時分割多重
された搬送波抑圧両側帯波信号の復調器に係り、特に受
信搬送波周波数の変動が大きい環境下においても安定に
中間周波数を発生する回路に関する。
された搬送波抑圧両側帯波信号の復調器に係り、特に受
信搬送波周波数の変動が大きい環境下においても安定に
中間周波数を発生する回路に関する。
従来の装置は、例えば特開昭58−197944号に記載のよう
に、検波後の復調信号から位相誤差を検出し、電圧制御
発振器に帰還することで安定な搬送波を再生していた。
また、特開昭58−136160号においては、受信搬送波周波
数の変動が大きい場合でも安定性を保つように工夫され
ていた。しかし、これらは連続的な信号入力を想定した
ものであり、バースト状あるいは他の変調波と時分割多
重された信号入力に対しては配慮されていなかつた。
に、検波後の復調信号から位相誤差を検出し、電圧制御
発振器に帰還することで安定な搬送波を再生していた。
また、特開昭58−136160号においては、受信搬送波周波
数の変動が大きい場合でも安定性を保つように工夫され
ていた。しかし、これらは連続的な信号入力を想定した
ものであり、バースト状あるいは他の変調波と時分割多
重された信号入力に対しては配慮されていなかつた。
本発明の目的はバースト的に入力される４相位相変調波
など搬送波抑圧両側帯波信号を安定に復調するヘテロダ
イン受信機の復調回路を提供することにある。
など搬送波抑圧両側帯波信号を安定に復調するヘテロダ
イン受信機の復調回路を提供することにある。
上記目的を達成するため、本発明は入力変調波を混合器
により中間周波数に変換し、この周波数変換された変調
波と基準発振器の出力信号との位相誤差をコスタスルー
プ方式により復調波形から検出するとともに、直接入力
変調波と基準発振器出力とを位相検波して検出し、この
二つの位相誤差信号を変調されているデータの種類に応
じて切り換えて周波数変換用局部発振器に帰還させるよ
うにしたことにある。
により中間周波数に変換し、この周波数変換された変調
波と基準発振器の出力信号との位相誤差をコスタスルー
プ方式により復調波形から検出するとともに、直接入力
変調波と基準発振器出力とを位相検波して検出し、この
二つの位相誤差信号を変調されているデータの種類に応
じて切り換えて周波数変換用局部発振器に帰還させるよ
うにしたことにある。
以下、本発明を実施例を用いて詳述する。
第１図は本発明による復調回路の一実施例を示す構成図
であり、搬送波抑圧両側帯波としては代表的な４相位相
変調（４相PSK）波を想定している。まず、入力端子１
から入力された４相PSK信号Vinは局部発振器2,混合器３
および帯域フイルタ（BPF）４で中間周波数（IF）に変
換される。ここで局部発振器２には外部入力により発振
周波数が変化する電圧制御発振器（VCO）を用い、これ
を以下に述べるような制御を行なうことにより、４相PS
K信号の搬送波周波数変動に対しても常に一定のIF周波
数が得られるようにしている点が本発明の第１の特徴で
ある。以下、この制御方法に関連して本実施例を説明す
る。
であり、搬送波抑圧両側帯波としては代表的な４相位相
変調（４相PSK）波を想定している。まず、入力端子１
から入力された４相PSK信号Vinは局部発振器2,混合器３
および帯域フイルタ（BPF）４で中間周波数（IF）に変
換される。ここで局部発振器２には外部入力により発振
周波数が変化する電圧制御発振器（VCO）を用い、これ
を以下に述べるような制御を行なうことにより、４相PS
K信号の搬送波周波数変動に対しても常に一定のIF周波
数が得られるようにしている点が本発明の第１の特徴で
ある。以下、この制御方法に関連して本実施例を説明す
る。
IF周波数に変換された４相PSK信号VIFは位相検波器5,6
および低域フイルタ（LPF）7,8により同期検波される。
この同期検波用搬送波信号には基準発振器17の出力信号
VRを移相器15,16でそれぞれ＋45゜，−45゜移相した信
号VI,VQを用いる。符号判別器9,10は同期検波された信
号V01,V02の正負を判別し、正の場合は正の，負の場合
は負の一定レベルの電圧を出力する。この出力信号V11,
V12は出力端子11,12を通して出力される。さらに、これ
らV01,V02とV11,V12を乗算器13,14でそれぞれ交互に乗
算し、それら減算器18で引算するとVIFとVI,VQの位相誤
差信号Ve1が得られる。これはコスタスループ方式とし
て知られる位相誤差検出方法であり、従来はこの信号Ve
1をループフイルタ19を介して基準発振器17に帰還させ
ていた。本発明ではこれを基準発振器17ではなく、局部
発振器２に帰還させることにより、先に述べたようにIF
周波数を常に一定（基準発振器17の発振周波数）に保つ
ようにしている。これにより従来問題であつた周波数変
動によるBPF4の中心周波数ずれや移相器15,16の移相特
性の劣化が解消される。
および低域フイルタ（LPF）7,8により同期検波される。
この同期検波用搬送波信号には基準発振器17の出力信号
VRを移相器15,16でそれぞれ＋45゜，−45゜移相した信
号VI,VQを用いる。符号判別器9,10は同期検波された信
号V01,V02の正負を判別し、正の場合は正の，負の場合
は負の一定レベルの電圧を出力する。この出力信号V11,
V12は出力端子11,12を通して出力される。さらに、これ
らV01,V02とV11,V12を乗算器13,14でそれぞれ交互に乗
算し、それら減算器18で引算するとVIFとVI,VQの位相誤
差信号Ve1が得られる。これはコスタスループ方式とし
て知られる位相誤差検出方法であり、従来はこの信号Ve
1をループフイルタ19を介して基準発振器17に帰還させ
ていた。本発明ではこれを基準発振器17ではなく、局部
発振器２に帰還させることにより、先に述べたようにIF
周波数を常に一定（基準発振器17の発振周波数）に保つ
ようにしている。これにより従来問題であつた周波数変
動によるBPF4の中心周波数ずれや移相器15,16の移相特
性の劣化が解消される。
ところで、入力信号Vinがバースト的に入力される場
合、Vinが入力されてから位相同期するまでの時間が問
題となる。この時間内は実質的に復調できないわけであ
るから受信データに欠落を生じることになる。従つてこ
の同期時間は可能な限り短くする必要がある。これに対
して先に述べたコスタスループ方式は同期した後の定常
特性は優れているが、検波出力から位相誤差を検出して
帰還をかけるため同期するまでには比較的長時間を要す
る。通常は、この同期時間を見越してプリアンブルワー
ドと呼ばれる欠落しても良いデータが先行して伝送され
るがごく限られた短い時間であり、この時間内に同期を
完了させることはかなり難しい問題である。
合、Vinが入力されてから位相同期するまでの時間が問
題となる。この時間内は実質的に復調できないわけであ
るから受信データに欠落を生じることになる。従つてこ
の同期時間は可能な限り短くする必要がある。これに対
して先に述べたコスタスループ方式は同期した後の定常
特性は優れているが、検波出力から位相誤差を検出して
帰還をかけるため同期するまでには比較的長時間を要す
る。通常は、この同期時間を見越してプリアンブルワー
ドと呼ばれる欠落しても良いデータが先行して伝送され
るがごく限られた短い時間であり、この時間内に同期を
完了させることはかなり難しい問題である。
そこで本発明では、第１図に示すように、VIFとVRを直
接位相検波20で位相比較して位相誤差信号Ve2を検出
し、それをループフイルタ21を介して局部発振器２に帰
還させることにより、短時間で同期させる構成をとつて
いる。そして同期が完了し、本来のデータが伝送されて
来る直前に位相誤差検出ループを切換回路22によりコス
タスループに切り換えて復調する。ここで、ループを切
り換える理由は、本来４相PSK信号は搬送波抑圧信号で
あるため、これを直接位相検波しても位相誤差信号は得
られないためである。逆に、プリアンブル期間はいわゆ
る無変調状態で伝送されてくるため、通常の位相同期ル
ープ（PLL）でも同期をかけることができる。尚、23は
このループ切換制御信号の入力端子である。
接位相検波20で位相比較して位相誤差信号Ve2を検出
し、それをループフイルタ21を介して局部発振器２に帰
還させることにより、短時間で同期させる構成をとつて
いる。そして同期が完了し、本来のデータが伝送されて
来る直前に位相誤差検出ループを切換回路22によりコス
タスループに切り換えて復調する。ここで、ループを切
り換える理由は、本来４相PSK信号は搬送波抑圧信号で
あるため、これを直接位相検波しても位相誤差信号は得
られないためである。逆に、プリアンブル期間はいわゆ
る無変調状態で伝送されてくるため、通常の位相同期ル
ープ（PLL）でも同期をかけることができる。尚、23は
このループ切換制御信号の入力端子である。
第２図は本発明の他の実施例を示す構成図であり、入力
信号ViがFM変調など他の変調波と時分割多重された４相
PSK信号の場合に好適な復調回路を示す。同図におい
て、24はサンプルボールド回路,25はその制御信号の入
力端子その他第１図と同一符号は同一機能を示す。サン
プルホールド回路24は４相PSK信号が入力されている時
は位相誤差信号Ve1あるいはVe2をそのまま局部発振器２
に伝え、他の変調波が入力されている時は以前のVe1あ
るいはVe2の値をホールドする。これにより他の変調波
が入力されている時においても周波数変換された入力信
号VIFとVR,VI,VQとの位相関係は以前の同期した状態が
ほぼ維持されるため、次に４相PSK信号が入力された時
には短時間で同期する。このように本実施例では４相SP
Kの復調という点からみれば妨害波に等しい他の変調波
が時分割多重されて入力される場合においても位相同期
時間が遅延しないという効果がある。
信号ViがFM変調など他の変調波と時分割多重された４相
PSK信号の場合に好適な復調回路を示す。同図におい
て、24はサンプルボールド回路,25はその制御信号の入
力端子その他第１図と同一符号は同一機能を示す。サン
プルホールド回路24は４相PSK信号が入力されている時
は位相誤差信号Ve1あるいはVe2をそのまま局部発振器２
に伝え、他の変調波が入力されている時は以前のVe1あ
るいはVe2の値をホールドする。これにより他の変調波
が入力されている時においても周波数変換された入力信
号VIFとVR,VI,VQとの位相関係は以前の同期した状態が
ほぼ維持されるため、次に４相PSK信号が入力された時
には短時間で同期する。このように本実施例では４相SP
Kの復調という点からみれば妨害波に等しい他の変調波
が時分割多重されて入力される場合においても位相同期
時間が遅延しないという効果がある。
第３図は本発明のさらに他の実施例を示す構成図であ
り、第２図の実施例と同様な効果がある。同図におい
て、26,28はサンプルホールド回路、27,29はそれらの制
御入力端子,30は加算回路，その他第１図，第２図と同
一符号は同一機能を示す。サンプルホールド回路28は４
相SPK信号入力時のうち、プリアンブル期間だけVe2をそ
のまま出力してPLLを閉じ、その他の期間はホールド状
態となつてPLLを開く。サンプルホールド回路は逆にプ
リアンブル期間を除く４相PSK信号入力時はコスタスル
ープを閉じ、その他の期間はホールド状態となつてルー
プを開く。従つて４相PSK信号入力時はコスタスループ
か通常のPLLのどちらか一方が閉じて位相同期し、他の
変調波入力時は両者ともループが開くという動作は第２
図の実施例と全く同一である。相差点は入力端子23,25
と27,29に入力される制御信号のタイミングが異なると
いう１点のみである。
り、第２図の実施例と同様な効果がある。同図におい
て、26,28はサンプルホールド回路、27,29はそれらの制
御入力端子,30は加算回路，その他第１図，第２図と同
一符号は同一機能を示す。サンプルホールド回路28は４
相SPK信号入力時のうち、プリアンブル期間だけVe2をそ
のまま出力してPLLを閉じ、その他の期間はホールド状
態となつてPLLを開く。サンプルホールド回路は逆にプ
リアンブル期間を除く４相PSK信号入力時はコスタスル
ープを閉じ、その他の期間はホールド状態となつてルー
プを開く。従つて４相PSK信号入力時はコスタスループ
か通常のPLLのどちらか一方が閉じて位相同期し、他の
変調波入力時は両者ともループが開くという動作は第２
図の実施例と全く同一である。相差点は入力端子23,25
と27,29に入力される制御信号のタイミングが異なると
いう１点のみである。
これらの制御信号を得る方法としては時分割多重された
他の変調波（例えばFM）を復調して得る等の方法がある
が、本発明はこの方法で限定されるものではない。
他の変調波（例えばFM）を復調して得る等の方法がある
が、本発明はこの方法で限定されるものではない。
また、他の変調波による位相誤差検出ループへの妨害を
除去するという観点からみれば、例えば第１図に示す実
施例において、入力端子１と混合器3,あるいはBPF4と位
相検波器5,6,20の間にしや断回路を挿入して妨害波をし
や断すれば実質的に単純なバースト波と等価となり、第
２図や第３図に示した実施例と同様の効果が得られる。
また、第３図の実施例において、サンプルホールド回路
26をLPF9,10の後段に配置しても同様である。
除去するという観点からみれば、例えば第１図に示す実
施例において、入力端子１と混合器3,あるいはBPF4と位
相検波器5,6,20の間にしや断回路を挿入して妨害波をし
や断すれば実質的に単純なバースト波と等価となり、第
２図や第３図に示した実施例と同様の効果が得られる。
また、第３図の実施例において、サンプルホールド回路
26をLPF9,10の後段に配置しても同様である。
以上、４相PSK信号の復調回路に関して本発明を述べて
きたが、本発明はこれに限定されるものではなく、コス
タスループ復調が可能なすべての搬送波抑圧両側帯波信
号に適用できることは言うまでもない。
きたが、本発明はこれに限定されるものではなく、コス
タスループ復調が可能なすべての搬送波抑圧両側帯波信
号に適用できることは言うまでもない。
以上述べたように、本発明によれば、周波数変動が大き
く、かつ、バースト的に伝送されてくる搬送波抑圧両側
帯波信号でも、周波数変換したIF信号を短時間で位相同
期させることができるため、安定な復調動作が可能であ
る。
く、かつ、バースト的に伝送されてくる搬送波抑圧両側
帯波信号でも、周波数変換したIF信号を短時間で位相同
期させることができるため、安定な復調動作が可能であ
る。
第１図は本発明による復調回路の一実施例を示す構成
図、第２図は本発明による他の実施例を示す構成図、第
３図は本発明によるさらに他の実施例を示す構成図であ
る。 ２……局部発振器、３……混合器 17……基準発振器、20……位相検波器 22……切換回路 24,26,28……サンプルホールド回路 30……加算器
図、第２図は本発明による他の実施例を示す構成図、第
３図は本発明によるさらに他の実施例を示す構成図であ
る。 ２……局部発振器、３……混合器 17……基準発振器、20……位相検波器 22……切換回路 24,26,28……サンプルホールド回路 30……加算器
Claims (3)
- 【請求項１】伝送路からの入力変調波を混合器および局
部発振器により中間周波数に変換し、該中間周波数に変
換された該入力変調波を同期検波する第１および第２の
パスと、該中間周波数に相当する基準発振器を備えたヘ
テロダイン受信機において、該基準発振器の出力信号を
それぞれ＋45゜及び−45゜移相した信号を与えられる該
第１のパス内に設けられた第１の移相検波器および該第
２のパス内に設けられた第２の位相検波器と、該第１お
よび第２のパス内にそれぞれ設けられ、該第１および第
２の位相検波器の出力が正か負かを判別する第１および
第２の判別回路と、該第１および第２の位相検波器の出
力信号と該第１および第２の判別回路の出力信号をそれ
ぞれ交差して乗算する第１および第２の乗算器と、該第
１および第２の乗算器の出力の一方から他方を引算する
減算器と、該基準発振器の出力信号を受け、該中間周波
数に変換された該入力変調波を同期検波する第３の位相
検波器と、該第３の位相検波器の出力信号と該減算器の
出力信号を受け、どちらか一方を出力する切換回路を設
け、該切換回路の出力信号で該局部発振器の発振周波数
を制御することを特徴とする復調回路。 - 【請求項２】特許請求の範囲第１項において、前記切換
回路の出力信号をサンプルホールド回路を介して前記局
部発振器に加えることを特徴とする復調回路。 - 【請求項３】特許請求の範囲第１項において、前記切換
回路の代わりに、前記減算器および前記第３の位相検波
器の出力端にそれぞれ第１および第２のサンプルホール
ド回路と、該第１および第２のサンプルホールド回路の
出力信号を加算する加算器を設け、該加算器の出力信号
で前記局部発振器を制御することを特徴とする復調回
路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22772484A JPH0732406B2 (ja) | 1984-10-31 | 1984-10-31 | 復調回路 |
| KR1019850007082A KR900000464B1 (ko) | 1984-10-05 | 1985-09-26 | 복조 회로 |
| CA000492125A CA1238952A (en) | 1984-10-05 | 1985-10-03 | Demodulation circuit |
| US06/783,521 US4642573A (en) | 1984-10-05 | 1985-10-03 | Phase locked loop circuit for demodulating suppressed carrier signals |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22772484A JPH0732406B2 (ja) | 1984-10-31 | 1984-10-31 | 復調回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61107849A JPS61107849A (ja) | 1986-05-26 |
| JPH0732406B2 true JPH0732406B2 (ja) | 1995-04-10 |
Family
ID=16865361
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22772484A Expired - Lifetime JPH0732406B2 (ja) | 1984-10-05 | 1984-10-31 | 復調回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0732406B2 (ja) |
-
1984
- 1984-10-31 JP JP22772484A patent/JPH0732406B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61107849A (ja) | 1986-05-26 |
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