JPH07326717A - 半導体記憶装置及び製造方法 - Google Patents
半導体記憶装置及び製造方法Info
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- JPH07326717A JPH07326717A JP6327743A JP32774394A JPH07326717A JP H07326717 A JPH07326717 A JP H07326717A JP 6327743 A JP6327743 A JP 6327743A JP 32774394 A JP32774394 A JP 32774394A JP H07326717 A JPH07326717 A JP H07326717A
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Abstract
(57)【要約】
【目的】 高蓄電容量を有する半導体記憶装置及びその
製造方法に関する。 【構成】 貯蔵電極の内部に、円柱型の貯蔵電極を形成
し高蓄電容量の半導体記憶装置を形成することにより、
素子の信頼性を向上させることができる技術である。
製造方法に関する。 【構成】 貯蔵電極の内部に、円柱型の貯蔵電極を形成
し高蓄電容量の半導体記憶装置を形成することにより、
素子の信頼性を向上させることができる技術である。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置及びその
製造方法に関し、貯蔵電極の内部に円柱型貯蔵電極を形
成し高蓄電容量の半導体記憶装置を形成することによ
り、素子の信頼性を向上させることができる技術であ
る。
製造方法に関し、貯蔵電極の内部に円柱型貯蔵電極を形
成し高蓄電容量の半導体記憶装置を形成することによ
り、素子の信頼性を向上させることができる技術であ
る。
【０００２】
【従来の技術】汎用の半導体メモリー素子であるディー
ラム（ダイナミック・ランダム・アクセス・メモリ：Ｄ
ＲＡＭ）の集積化と関連する重要な要因としては、セル
の面積減少と、これによる電荷保存容量確保の限界を挙
げることができる。しかし、半導体集積回路の高集積化
を達成するためチップとセルの単位面積の減少は必然で
あり、これに伴い高度の工程技術の開発と共に素子の信
頼性確保とセルの電荷保存容量確保は切実な解決問題と
なっている。
ラム（ダイナミック・ランダム・アクセス・メモリ：Ｄ
ＲＡＭ）の集積化と関連する重要な要因としては、セル
の面積減少と、これによる電荷保存容量確保の限界を挙
げることができる。しかし、半導体集積回路の高集積化
を達成するためチップとセルの単位面積の減少は必然で
あり、これに伴い高度の工程技術の開発と共に素子の信
頼性確保とセルの電荷保存容量確保は切実な解決問題と
なっている。
【０００３】図１は、従来技術の実施例による半導体記
憶装置を示した断面図である。
憶装置を示した断面図である。
【０００４】この半導体記憶装置は、以下のように製造
される。半導体基板（１）にフィールド酸化膜（２）を
形成し、ゲート酸化膜（３）を成長させた後、直ちに多
結晶シリコンを堆積して不純物注入を行い、ゲート電極
（４）及びワード線（４’）パターンを形成してから、
高集積化によるＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ
Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ＦＥＴ）の電気的特性
を改良するため、酸化膜スペーサー（５）を用いたＬＤ
Ｄ（ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ）構造の
活性領域（６，６’）を有するＭＯＳＦＥＴ形成工程を
行い、続けて一定厚さの絶縁酸化膜（７）を形成し、活
性領域（６）上に選択エッチングでコンタクトホールを
形成し、前記コンタクトホール上に不純物が注入された
貯蔵電極多結晶シリコン（１１）を堆積して活性領域
（６）と接続させマスクを用い所定の大きさに貯蔵電極
を形成する。続いて、ＮＯ又はＯＮＯ複合構造の誘電膜
（１５）を成長させ、その上に不純物が注入された多結
晶シリコンを所定の大きさにパターニングし、プレート
電極（１６）に用いて半導体記憶装置を形成した。
される。半導体基板（１）にフィールド酸化膜（２）を
形成し、ゲート酸化膜（３）を成長させた後、直ちに多
結晶シリコンを堆積して不純物注入を行い、ゲート電極
（４）及びワード線（４’）パターンを形成してから、
高集積化によるＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ
Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ＦＥＴ）の電気的特性
を改良するため、酸化膜スペーサー（５）を用いたＬＤ
Ｄ（ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ）構造の
活性領域（６，６’）を有するＭＯＳＦＥＴ形成工程を
行い、続けて一定厚さの絶縁酸化膜（７）を形成し、活
性領域（６）上に選択エッチングでコンタクトホールを
形成し、前記コンタクトホール上に不純物が注入された
貯蔵電極多結晶シリコン（１１）を堆積して活性領域
（６）と接続させマスクを用い所定の大きさに貯蔵電極
を形成する。続いて、ＮＯ又はＯＮＯ複合構造の誘電膜
（１５）を成長させ、その上に不純物が注入された多結
晶シリコンを所定の大きさにパターニングし、プレート
電極（１６）に用いて半導体記憶装置を形成した。
【０００５】前記のような半導体記憶装置は、高集積化
するほど素子の信頼性及びセルの貯蔵容量確保が問題と
して発生する。
するほど素子の信頼性及びセルの貯蔵容量確保が問題と
して発生する。
【０００６】
【発明が解決しようとする課題】従って、本発明は、新
しい工程方法を用いさらに多い蓄電容量を確保すること
ができる半導体記憶装置及びその製造方法にその目的が
ある。
しい工程方法を用いさらに多い蓄電容量を確保すること
ができる半導体記憶装置及びその製造方法にその目的が
ある。
【０００７】
【課題を解決するための手段】以上の目的を達成するた
めの本発明の特徴は、ＭＯＳＦＥＴのソース領域とコン
タクトホールを用いて接続される貯蔵電極は電荷保存マ
スクより広いスペーサー形態の円筒型に形成され、その
内部には一定間隔をおき三つの円柱が形成されるが、ス
ペーサー円筒型と内部の円柱は電極の下の部分の側壁で
連結される構造を有する。
めの本発明の特徴は、ＭＯＳＦＥＴのソース領域とコン
タクトホールを用いて接続される貯蔵電極は電荷保存マ
スクより広いスペーサー形態の円筒型に形成され、その
内部には一定間隔をおき三つの円柱が形成されるが、ス
ペーサー円筒型と内部の円柱は電極の下の部分の側壁で
連結される構造を有する。
【０００８】本発明のさらに他の目的を達成するための
本発明の特徴は、ピーウェル（Ｐ−ｗｅｌｌ）が形成さ
れた半導体ウェーハ上部にロコス（ＬＯＣＯＳ：ｌｏｃ
ａｌｏｘｉｄａｔｉｏｎ ｏｆ ｓｉｌｉｃｏｎ、以下
ＬＯＣＯＳという。）方式でフィールド酸化膜を成長さ
せ、公知の方法でＬＤＤ構造の活性領域を有するＭＯＳ
ＦＥＴを形成する工程と、全体上部構造に一定厚さの絶
縁酸化膜を堆積し全面エッチングで平坦化工程を行って
から、一定厚さの障壁シリコン窒化膜を堆積し、コンタ
クトマスクを用いてマスク多結晶シリコン、シリコン窒
化膜及び絶縁酸化膜の一部分を選択エッチングする工程
と、上部構造全体に多結晶シリコンを堆積し非等方性エ
ッチングして多結晶シリコンスペーサーを形成し、これ
らマスク多結晶シリコンと多結晶シリコンスペーサーを
マスクにして露出した絶縁酸化膜を選択エッチングし、
前記ＭＯＳＦＥＴのソース領域にコンタクトホールを形
成して不純物が注入された貯蔵電極多結晶シリコンを堆
積してＭＯＳＦＥＴのソース領域と接続させた後、コン
タクトホールマスクと貯蔵電極マスクを用いて二重露光
させてから現像工程で感光膜パターンを形成する工程
と、前記感光膜パータンをマスクにして貯蔵電極多結晶
シリコン（１１）を選択エッチングして段差を形成し前
記感光膜パターンを取り除いた後、一定厚さの酸化膜を
堆積し前記酸化膜を非等方性にエッチングして犠牲酸化
膜スペーサー（１３）を形成する工程と、前記犠牲酸化
膜スペーサーをマスクにして隣り合う第１貯蔵電極多結
晶シリコンと分離するようマスク多結晶シリコンの厚さ
程度に多結晶シリコンを選択エッチングする工程と、全
体構造上部に第２貯蔵電極多結晶シリコンを堆積し、犠
牲酸化膜スペーサーの上の部分が露出すると共に隣り合
う第２貯蔵電極多結晶シリコンと分離するよう第２貯蔵
電極多結晶シリコンを非等方性にエッチングし第２貯蔵
電極多結晶シリコンスペーサーを形成した後、障壁シリ
コン窒化膜を障害物に用いて犠牲酸化膜スペーサーを湿
式エッチングする工程と、前記第１、２貯蔵電極多結晶
シリコンとマスク多結晶シリコン表面に沿って誘電膜を
成長させた後、不純物が注入された多結晶シリコンを堆
積し、これを所定の大きさにパターニングしてプレート
電極を形成する工程を含むことにある。
本発明の特徴は、ピーウェル（Ｐ−ｗｅｌｌ）が形成さ
れた半導体ウェーハ上部にロコス（ＬＯＣＯＳ：ｌｏｃ
ａｌｏｘｉｄａｔｉｏｎ ｏｆ ｓｉｌｉｃｏｎ、以下
ＬＯＣＯＳという。）方式でフィールド酸化膜を成長さ
せ、公知の方法でＬＤＤ構造の活性領域を有するＭＯＳ
ＦＥＴを形成する工程と、全体上部構造に一定厚さの絶
縁酸化膜を堆積し全面エッチングで平坦化工程を行って
から、一定厚さの障壁シリコン窒化膜を堆積し、コンタ
クトマスクを用いてマスク多結晶シリコン、シリコン窒
化膜及び絶縁酸化膜の一部分を選択エッチングする工程
と、上部構造全体に多結晶シリコンを堆積し非等方性エ
ッチングして多結晶シリコンスペーサーを形成し、これ
らマスク多結晶シリコンと多結晶シリコンスペーサーを
マスクにして露出した絶縁酸化膜を選択エッチングし、
前記ＭＯＳＦＥＴのソース領域にコンタクトホールを形
成して不純物が注入された貯蔵電極多結晶シリコンを堆
積してＭＯＳＦＥＴのソース領域と接続させた後、コン
タクトホールマスクと貯蔵電極マスクを用いて二重露光
させてから現像工程で感光膜パターンを形成する工程
と、前記感光膜パータンをマスクにして貯蔵電極多結晶
シリコン（１１）を選択エッチングして段差を形成し前
記感光膜パターンを取り除いた後、一定厚さの酸化膜を
堆積し前記酸化膜を非等方性にエッチングして犠牲酸化
膜スペーサー（１３）を形成する工程と、前記犠牲酸化
膜スペーサーをマスクにして隣り合う第１貯蔵電極多結
晶シリコンと分離するようマスク多結晶シリコンの厚さ
程度に多結晶シリコンを選択エッチングする工程と、全
体構造上部に第２貯蔵電極多結晶シリコンを堆積し、犠
牲酸化膜スペーサーの上の部分が露出すると共に隣り合
う第２貯蔵電極多結晶シリコンと分離するよう第２貯蔵
電極多結晶シリコンを非等方性にエッチングし第２貯蔵
電極多結晶シリコンスペーサーを形成した後、障壁シリ
コン窒化膜を障害物に用いて犠牲酸化膜スペーサーを湿
式エッチングする工程と、前記第１、２貯蔵電極多結晶
シリコンとマスク多結晶シリコン表面に沿って誘電膜を
成長させた後、不純物が注入された多結晶シリコンを堆
積し、これを所定の大きさにパターニングしてプレート
電極を形成する工程を含むことにある。
【０００９】
【実施例】以下、添付した図面を参照して本発明を詳細
に説明する。
に説明する。
【００１０】図２は、本発明による記憶装置を製作する
ための一連のマスクを示した図であり、分離領域用マス
ク（ａ）、ゲート電極及びワード線用マスク（ｂ）、コ
ンタクトホール形成用マスク（ｃ）及び貯蔵電極用マス
ク（ｄ）をそれぞれ示す。
ための一連のマスクを示した図であり、分離領域用マス
ク（ａ）、ゲート電極及びワード線用マスク（ｂ）、コ
ンタクトホール形成用マスク（ｃ）及び貯蔵電極用マス
ク（ｄ）をそれぞれ示す。
【００１１】図３至図７は、本発明の実施例として図２
のＡ−Ａ’に沿って形成された半導体記憶装置及びその
製造工程を示した断面図である。
のＡ−Ａ’に沿って形成された半導体記憶装置及びその
製造工程を示した断面図である。
【００１２】図３は、ピーウェル（Ｐ−ｗｅｌｌ）が形
成された半導体ウェーハ（１）上部にＬＯＣＯＳ方式で
フィールド酸化膜（２）を成長させ、続けてゲート酸化
膜（３）とゲート電極及びワード線用多結晶シリコンを
時間遅延なく堆積した後、前記多結晶シリコンに不純物
注入を行いゲート電極及びワード線用マスク（ｂ）を用
いて多結晶シリコンを所定の大きさにエッチングしてゲ
ート電極（４）及びワード線（４’）パターンを形成
し、相対的に低濃度であるＮ型不純物イオン注入を行い
酸化膜スペーサー（５）を形成してから、相対的に高濃
度であるＮ型不純物イオン注入を行いＬＤＤ構造の活性
領域（６，６’）を有するＭＯＳＦＥＴを形成した状態
で一定厚さの絶縁酸化膜（７）を堆積し、全面エッチン
グで平坦化工程を行った後、一定厚さの障壁シリコン窒
化膜（８）を堆積し第１貯蔵電極多結晶シリコン（９）
を堆積してから、コンタクトホール用マスク（ｃ）を用
いて前記第１貯蔵電極多結晶シリコン（９）、シリコン
窒化膜（８）と絶縁酸化膜（７）の一部分を選択エッチ
ングする。続けて、全体上部構造に多結晶シリコンを堆
積し非等方性エッチングして多結晶シリコンスペーサー
（１０）を形成し、これら前記第１貯蔵電極多結晶シリ
コン（９）と多結晶シリコンスペーサー（１０）をエッ
チング障害物に用いて露出した絶縁酸化膜（７）を選択
エッチングして前記ＭＯＳＦＥＴのソース（Ｓｏｕｒｃ
ｅ）領域（６）にコンタクトホールを形成し、不純物を
注入した第２貯蔵電極多結晶シリコン（１１）を堆積し
ＭＯＳＦＥＴのソース（Ｓｏｕｒｃｅ）領域（６）と接
続させた後、感光膜パターン（１２）を形成したものを
示す断面図である。前記感光膜パターン（１２）は多結
晶シリコン層（１１）の上部に感光膜を塗布し、前記感
光膜をコンタクトホールマスク（ｃ）と貯蔵電極マスク
（ｄ）を用いて二重露光し、二重露光された前記感光膜
を現象する段階を有する写真エッチング工程により形成
される。
成された半導体ウェーハ（１）上部にＬＯＣＯＳ方式で
フィールド酸化膜（２）を成長させ、続けてゲート酸化
膜（３）とゲート電極及びワード線用多結晶シリコンを
時間遅延なく堆積した後、前記多結晶シリコンに不純物
注入を行いゲート電極及びワード線用マスク（ｂ）を用
いて多結晶シリコンを所定の大きさにエッチングしてゲ
ート電極（４）及びワード線（４’）パターンを形成
し、相対的に低濃度であるＮ型不純物イオン注入を行い
酸化膜スペーサー（５）を形成してから、相対的に高濃
度であるＮ型不純物イオン注入を行いＬＤＤ構造の活性
領域（６，６’）を有するＭＯＳＦＥＴを形成した状態
で一定厚さの絶縁酸化膜（７）を堆積し、全面エッチン
グで平坦化工程を行った後、一定厚さの障壁シリコン窒
化膜（８）を堆積し第１貯蔵電極多結晶シリコン（９）
を堆積してから、コンタクトホール用マスク（ｃ）を用
いて前記第１貯蔵電極多結晶シリコン（９）、シリコン
窒化膜（８）と絶縁酸化膜（７）の一部分を選択エッチ
ングする。続けて、全体上部構造に多結晶シリコンを堆
積し非等方性エッチングして多結晶シリコンスペーサー
（１０）を形成し、これら前記第１貯蔵電極多結晶シリ
コン（９）と多結晶シリコンスペーサー（１０）をエッ
チング障害物に用いて露出した絶縁酸化膜（７）を選択
エッチングして前記ＭＯＳＦＥＴのソース（Ｓｏｕｒｃ
ｅ）領域（６）にコンタクトホールを形成し、不純物を
注入した第２貯蔵電極多結晶シリコン（１１）を堆積し
ＭＯＳＦＥＴのソース（Ｓｏｕｒｃｅ）領域（６）と接
続させた後、感光膜パターン（１２）を形成したものを
示す断面図である。前記感光膜パターン（１２）は多結
晶シリコン層（１１）の上部に感光膜を塗布し、前記感
光膜をコンタクトホールマスク（ｃ）と貯蔵電極マスク
（ｄ）を用いて二重露光し、二重露光された前記感光膜
を現象する段階を有する写真エッチング工程により形成
される。
【００１３】ここで、前記第２貯蔵電極多結晶シリコン
（１１）は不純物が注入されていない多結晶シリコンを
堆積して別に不純物注入工程を行って貯蔵電極を用いる
こともできる。また、前記第１貯蔵電極多結晶シリコン
（９）と多結晶シリコンスペーサー（１０）は、酸化膜
（７）とのエッチング比を増加させるために不純物が注
入されていない多結晶シリコンを用いることもできる。
また、前記絶縁酸化膜（７）は不純物が注入された絶縁
膜を用いる。
（１１）は不純物が注入されていない多結晶シリコンを
堆積して別に不純物注入工程を行って貯蔵電極を用いる
こともできる。また、前記第１貯蔵電極多結晶シリコン
（９）と多結晶シリコンスペーサー（１０）は、酸化膜
（７）とのエッチング比を増加させるために不純物が注
入されていない多結晶シリコンを用いることもできる。
また、前記絶縁酸化膜（７）は不純物が注入された絶縁
膜を用いる。
【００１４】図４は、感光膜パターン（１２）を障害物
に用い前記第２貯蔵電極多結晶シリコン（１１）を選択
エッチングして円筒型の第２貯蔵電極多結晶シリコンパ
ターン（１）を形成し、感光膜パターン（１２）を取り
除いた後、一定厚さの酸化膜を堆積し前記酸化膜を非等
方性にエッチングして犠牲酸化膜スペーサー（１３）を
形成した後、前記犠牲酸化膜スペーサー（１３）を障害
物に用いたエッチング工程により第１貯蔵電極多結晶シ
リコン（９）を選択的に取り除き、第１貯蔵電極多結晶
シリコンパターン（９）を形成したものの断面図であ
る。
に用い前記第２貯蔵電極多結晶シリコン（１１）を選択
エッチングして円筒型の第２貯蔵電極多結晶シリコンパ
ターン（１）を形成し、感光膜パターン（１２）を取り
除いた後、一定厚さの酸化膜を堆積し前記酸化膜を非等
方性にエッチングして犠牲酸化膜スペーサー（１３）を
形成した後、前記犠牲酸化膜スペーサー（１３）を障害
物に用いたエッチング工程により第１貯蔵電極多結晶シ
リコン（９）を選択的に取り除き、第１貯蔵電極多結晶
シリコンパターン（９）を形成したものの断面図であ
る。
【００１５】図５は、図４の状態で第３貯蔵電極多結晶
シリコンを堆積し、犠牲酸化膜スペーサー（１３）の上
の部分が露出するよう前記第３貯蔵電極多結晶シリコン
を非等方性エッチングし、前記犠牲酸化膜スペーサー
（１３）の側に第３貯蔵電極ポリシリコンスペーサー
（１４）を形成したものを示す断面図である。
シリコンを堆積し、犠牲酸化膜スペーサー（１３）の上
の部分が露出するよう前記第３貯蔵電極多結晶シリコン
を非等方性エッチングし、前記犠牲酸化膜スペーサー
（１３）の側に第３貯蔵電極ポリシリコンスペーサー
（１４）を形成したものを示す断面図である。
【００１６】前記第２貯蔵電極多結晶ポリシリコンパタ
ーン（１１）の内側の前記犠牲酸化膜スペーサー（１
３）の内側に形成された前記第３貯蔵電極ポリシリコン
スペーサーは円柱の形状を有する。また、第２貯蔵電極
ポリシリコンパターン（１１）の外側の前記犠牲酸化膜
スペーサー（１３）の外側壁に形成した前記第３貯蔵電
極多結晶シリコンスペーサーは円筒の形状を有する。
ーン（１１）の内側の前記犠牲酸化膜スペーサー（１
３）の内側に形成された前記第３貯蔵電極ポリシリコン
スペーサーは円柱の形状を有する。また、第２貯蔵電極
ポリシリコンパターン（１１）の外側の前記犠牲酸化膜
スペーサー（１３）の外側壁に形成した前記第３貯蔵電
極多結晶シリコンスペーサーは円筒の形状を有する。
【００１７】図６は、図５までの結果で形成した第１、
２貯蔵電極多結晶シリコン（１１，１４）及び第３貯蔵
電極ポリシリコンスペーサー（１４）と第１貯蔵電極多
結晶シリコンパターン（９）表面に沿ってＮＯ又はＯＮ
Ｏ複合構造の誘電膜（１５）を成長させた後、不純物が
注入した多結晶シリコンを堆積し、これを所定の大きさ
でパターンを形成しプレート電極（１６）を形成するこ
とにより、本発明による新しい構造の記憶装置が完成し
た状態を示す断面図である。ここで、誘電膜（１５）を
成長させる等の後続熱工程を介し前記第１貯蔵電極多結
晶シリコンパターン（９）と前記第３貯蔵電極多結晶シ
リコンスペーサー（１０）は不純物が拡散され、前記第
２貯蔵電極多結晶シリコンパターン（１１）と共に貯蔵
電極機能を果たすことになる。さらに、前記誘電膜（１
５）はＮＯ又はＯＮＯ複合構造の誘電膜やタンタルオキ
サイド（Ｔａ2 Ｏ5 ）を用い、前記プレート電極（１
６）は多結晶シリコン、ポリサイド又はそれと類似な伝
導物質を用いる。
２貯蔵電極多結晶シリコン（１１，１４）及び第３貯蔵
電極ポリシリコンスペーサー（１４）と第１貯蔵電極多
結晶シリコンパターン（９）表面に沿ってＮＯ又はＯＮ
Ｏ複合構造の誘電膜（１５）を成長させた後、不純物が
注入した多結晶シリコンを堆積し、これを所定の大きさ
でパターンを形成しプレート電極（１６）を形成するこ
とにより、本発明による新しい構造の記憶装置が完成し
た状態を示す断面図である。ここで、誘電膜（１５）を
成長させる等の後続熱工程を介し前記第１貯蔵電極多結
晶シリコンパターン（９）と前記第３貯蔵電極多結晶シ
リコンスペーサー（１０）は不純物が拡散され、前記第
２貯蔵電極多結晶シリコンパターン（１１）と共に貯蔵
電極機能を果たすことになる。さらに、前記誘電膜（１
５）はＮＯ又はＯＮＯ複合構造の誘電膜やタンタルオキ
サイド（Ｔａ2 Ｏ5 ）を用い、前記プレート電極（１
６）は多結晶シリコン、ポリサイド又はそれと類似な伝
導物質を用いる。
【００１８】図７は、本発明の実施例により完成した半
導体記憶装置を図２のＢ〜Ｂ’に沿って示した断面図で
ある。
導体記憶装置を図２のＢ〜Ｂ’に沿って示した断面図で
ある。
【００１９】図８と図９は、本発明の他の実施例により
半導体記憶装置を形成したものを示す断面図である。
半導体記憶装置を形成したものを示す断面図である。
【００２０】図８は、図３ないし図７の製造工程の中で
図４の犠牲酸化膜スペーサー（１３）と図５の第３貯蔵
電極多結晶シリコンスペーサー（１４）の厚さを調節し
コンタクト上部に存在する第２貯蔵電極多結晶シリコン
スペーサー（１４）が分離されるよう形成して貯蔵電極
の有効面積を一層増大させる場合の断面図である。
図４の犠牲酸化膜スペーサー（１３）と図５の第３貯蔵
電極多結晶シリコンスペーサー（１４）の厚さを調節し
コンタクト上部に存在する第２貯蔵電極多結晶シリコン
スペーサー（１４）が分離されるよう形成して貯蔵電極
の有効面積を一層増大させる場合の断面図である。
【００２１】図９は、図３ないし図７の製造工程の中で
図３の障壁シリコン窒化膜（８）を用いず、図５の犠牲
酸化膜スペーサー（１３）を湿式エッチングする際、貯
蔵電極の下の部分にアンダーカット（Ｕｎｄｅｒ Ｃｕ
ｔ）が形成されるようにして貯蔵電極の有効面積を一層
増大させる場合の断面図である。
図３の障壁シリコン窒化膜（８）を用いず、図５の犠牲
酸化膜スペーサー（１３）を湿式エッチングする際、貯
蔵電極の下の部分にアンダーカット（Ｕｎｄｅｒ Ｃｕ
ｔ）が形成されるようにして貯蔵電極の有効面積を一層
増大させる場合の断面図である。
【００２２】
【発明の効果】前記した本発明によれば、ディーラムセ
ル等の記憶装置を製作する場合ＭＯＳＦＥＴのソース
（Ｓｏｕｒｃｅ）領域とコンタクトホールを用い接続す
る貯蔵電極は、一つの円柱とその円柱の回りに二つの円
筒型側壁等を有するようになり、半導体記憶装置の貯蔵
電極の有効面積を増加させる効果を得ることができ、こ
のため蓄電容量の増加で素子の信頼性を向上させること
ができ高価の製品生産が容易な利点を提供する。
ル等の記憶装置を製作する場合ＭＯＳＦＥＴのソース
（Ｓｏｕｒｃｅ）領域とコンタクトホールを用い接続す
る貯蔵電極は、一つの円柱とその円柱の回りに二つの円
筒型側壁等を有するようになり、半導体記憶装置の貯蔵
電極の有効面積を増加させる効果を得ることができ、こ
のため蓄電容量の増加で素子の信頼性を向上させること
ができ高価の製品生産が容易な利点を提供する。
【図１】従来技術による実施例で半導体記憶装置を示し
た断面図。
た断面図。
【図２】本発明に用いられるマスクを示したレイアウト
図。
図。
【図３】本発明の実施例で、図２のＡ−Ａ’に沿う半導
体記憶装置およびその製造工程を示した断面図。
体記憶装置およびその製造工程を示した断面図。
【図４】本発明の実施例で、図２のＡ−Ａ’に沿う半導
体記憶装置およびその製造工程を示した断面図。
体記憶装置およびその製造工程を示した断面図。
【図５】本発明の実施例で、図２のＡ−Ａ’に沿う半導
体記憶装置およびその製造工程を示した断面図。
体記憶装置およびその製造工程を示した断面図。
【図６】本発明の実施例で、図２のＡ−Ａ’に沿う半導
体記憶装置およびその製造工程を示した断面図。
体記憶装置およびその製造工程を示した断面図。
【図７】本発明の実施例で、図２のＡ−Ａ’に沿う半導
体記憶装置およびその製造工程を示した断面図。
体記憶装置およびその製造工程を示した断面図。
【図８】本発明の他の実施例で、半導体記憶装置を示し
た断面図。
た断面図。
【図９】本発明の他の実施例で、半導体記憶装置を示し
た断面図。
た断面図。
１…半導体基板、２…フイールド酸化膜、３…ゲート酸
化膜、４…ゲート電極、４’…ワード線、５…酸化膜ス
ペーサー。
化膜、４…ゲート電極、４’…ワード線、５…酸化膜ス
ペーサー。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822
Claims (12)
- 【請求項１】 半導体記憶装置の製造方法において、 ピ−ウェル（Ｐ−ｗｅｌｌ）が形成された半導体ウェー
ハ上部にＬＯＣＯＳ方式でフィールド酸化膜を成長さ
せ、公知の方法でＬＤＤ構造の活性領域を有するＭＯＳ
ＦＥＴを形成する工程と、 全体上部構造に一定厚さの絶縁酸化膜を堆積し、前記エ
ッチングで平坦化工程を行ってから一定厚さの障壁シリ
コン窒化膜を堆積し、第１貯蔵電極多結晶シリコンを堆
積し、コンタクトホールマスクを用いて前記第１貯蔵電
極多結晶シリコン、シリコン窒化膜及び絶縁酸化膜の一
部分を選択エッチングする工程と、 上記構造全体を多結晶シリコンを堆積し非等方性エッチ
ングして多結晶シリコンスペーサーを形成し、前記第１
貯蔵電極多結晶シリコンと多結晶シリコンスペーサーを
マスクにして露出した絶縁酸化膜を選択エッチングして
前記ＭＯＳＦＥＴのソース領域にコンタクトホールを形
成し、不純物が注入された第２貯蔵電極多結晶シリコン
を堆積してＭＯＳＦＥＴのソース領域と接続させた後、
全体構造の上部に感光膜を塗布し、コンタクトホールマ
スクと貯蔵電極マスクを用いて前記感光膜を二重露光さ
せてから現像し感光膜パターンを形成する工程と、 前記感光膜パターンをマスクにして前記第２貯蔵電極多
結晶シリコン（１１）を選択的にエッチングし第２貯蔵
電極多結晶シリコンパターンを形成し、前記感光膜パタ
ーンを取り除いた後、一定厚さの酸化膜を堆積し前記酸
化膜を非等方性にエッチングして犠牲酸化膜スペーサー
を形成する工程と、 前記犠牲酸化膜スペーサーをマスクにし、前記第１貯蔵
電極多結晶シリコンの厚さ程度の前記第１貯蔵電極多結
晶シリコン及び前記第２貯蔵電極多結晶シリコンパター
ンを選択エッチングする工程と、 全体構造上部に第３貯蔵電極多結晶シリコンを堆積し、
犠牲酸化膜スペーサーの上の部分が露出されるよう第３
貯蔵電極多結晶シリコンを非等方性にエッチングし第３
貯蔵電極多結晶シリコンスペーサーを形成した後、障壁
シリコン窒化膜を障害物に用いて犠牲酸化膜スペーサー
を湿式エッチングする工程と、 前記第１，２貯蔵電極多結晶シリコンパターン及び前記
第３貯蔵電極多結晶シリコンスペーサーの表面に沿い誘
電膜を成長させた後、不純物が注入された多結晶シリコ
ンを堆積し、これを所定の大きさでパターニングしてプ
レート電極を形成する工程を含むことを特徴とする半導
体記憶装置の製造方法。 - 【請求項２】 前記第３貯蔵電極多結晶シリコンスペー
サーは、第３貯蔵電極多結晶シリコン形成のための多結
晶シリコン全面エッチングの際、過度なエッチングによ
りコンタクト部分で発生することもある貯蔵電極間の短
絡を防止する目的でコンタクトホール形成の際絶縁酸化
膜を部分エッチングした後、第３貯蔵電極多結晶シリコ
ンを堆積しこれを全面エッチングして形成したものであ
り、コンタクトホール上端部の縁の一定部分を満たすこ
とを特徴とする請求項１記載の半導体記憶装置の製造方
法。 - 【請求項３】 前記第２貯蔵電極多結晶シリコンは、不
純物が注入されない多結晶シリコンを堆積し別途に不純
物注入工程を介して貯蔵電極に用いることができる請求
項１記載の半導体記憶装置の製造方法。 - 【請求項４】 前記第１貯蔵電極多結晶シリコンと第３
貯蔵電極多結晶シリコンスペーサーは、酸化膜とのエッ
チング比を増加させるために不純物が注入されない多結
晶シリコンを用いることを特徴とする請求項１記載の半
導体記憶装置の製造方法。 - 【請求項５】 前記第１貯蔵電極多結晶シリコンと第３
貯蔵電極多結晶シリコンスペーサーは、誘電膜を成長さ
せる等の後続熱工程を介して不純物が拡散され前記第２
電極多結晶シリコンと共に貯蔵電極に用いることを特徴
とする請求項４記載の半導体記憶装置の製造方法。 - 【請求項６】 前記犠牲酸化膜スペーサーと第３貯蔵電
極多結晶シリコンスペーサーの厚さを調整することによ
り、コンタクト上部に存在する第３貯蔵電極多結晶シリ
コンスペーサーが分離されるよう形成して貯蔵電極の有
効面積を一層増大させることを特徴とする請求項１記載
の半導体記憶装置の製造方法。 - 【請求項７】 前記犠牲酸化膜スペーサーを湿式エッチ
ングする際、絶縁酸化膜の一部分までエッチングするよ
うシリコン窒化膜を用いず絶縁膜間の選択比を用いて貯
蔵電極の下の部分にアンダーカット（ｕｎｄｅｒ ｃｕ
ｔ）が形成されるようにすることを特徴とする請求項６
記載の半導体記憶装置の製造方法。 - 【請求項８】 前記誘電膜はＮＯ又はＯＮＯ複合構造の
誘電膜や、タンタルオキサイド（Ｔａ2 Ｏ5 ）を用いる
ことを特徴とする請求項１記載の半導体記憶装置の製造
方法。 - 【請求項９】 前記プレート電極は、多結晶シリコン、
ポリサイド又はそれと類似な伝導物質を用いることを特
徴とする請求項１記載の半導体記憶装置の製造方法。 - 【請求項１０】 前記絶縁酸化膜は、不純物が注入され
た絶縁膜を用いることを特徴とする請求項１又は請求項
６記載の半導体記憶装置の製造方法。 - 【請求項１１】 貯蔵電極を形成に際し、第１段階のコ
ンタクトホールマスク（ｃ）と貯蔵電極マスク（ｄ）に
対してそれぞれ写真工程とエッチング工程を行い最終的
に二重露光工程を行ったものと同様の構造を有すること
を特徴とする請求項１記載の半導体記憶装置の製造方
法。 - 【請求項１２】 半導体記憶装置において、 ＭＯＳＦＥＴのソース領域とコンタクトホールを用い接
続する貯蔵電極は、電荷保存マスクより広くスペーサー
形態の円筒型に形成し、その内部には一定間隔をおき三
つの円柱が形成されるが、スペーサー円筒型と内部の円
柱は電極の下の部分の側壁で連結する構造を有すること
を特徴とする半導体記憶装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930031911A KR950021644A (ko) | 1993-12-31 | 1993-12-31 | 반도체 기억장치 및 그 제조방법 |
| KR93-31911 | 1993-12-31 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07326717A true JPH07326717A (ja) | 1995-12-12 |
| JP2664130B2 JP2664130B2 (ja) | 1997-10-15 |
Family
ID=19374834
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6327743A Expired - Fee Related JP2664130B2 (ja) | 1993-12-31 | 1994-12-28 | 半導体記憶装置の製造方法 |
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| JP (1) | JP2664130B2 (ja) |
| KR (1) | KR950021644A (ja) |
| DE (1) | DE4447229C2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US5773341A (en) | 1996-01-18 | 1998-06-30 | Micron Technology, Inc. | Method of making capacitor and conductive line constructions |
| US6083831A (en) | 1996-03-26 | 2000-07-04 | Micron Technology, Inc. | Semiconductor processing method of forming a contact pedestal, of forming a storage node of a capacitor |
| KR100215867B1 (ko) * | 1996-04-12 | 1999-08-16 | 구본준 | 반도체 소자의 커패시터 구조 및 제조 방법 |
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| JPH10189898A (ja) * | 1996-12-24 | 1998-07-21 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
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-
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- 1993-12-31 KR KR1019930031911A patent/KR950021644A/ko not_active Ceased
-
1994
- 1994-12-28 JP JP6327743A patent/JP2664130B2/ja not_active Expired - Fee Related
- 1994-12-30 DE DE4447229A patent/DE4447229C2/de not_active Expired - Fee Related
- 1994-12-30 US US08/366,827 patent/US5492850A/en not_active Expired - Lifetime
Patent Citations (2)
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| JPS6248062A (ja) * | 1985-08-28 | 1987-03-02 | Sony Corp | メモリセル |
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| DE4447229C2 (de) | 1997-08-21 |
| JP2664130B2 (ja) | 1997-10-15 |
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| KR950021644A (ko) | 1995-07-26 |
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