JPH0818016A - 半導体の製造方法 - Google Patents
半導体の製造方法Info
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- JPH0818016A JPH0818016A JP7059263A JP5926395A JPH0818016A JP H0818016 A JPH0818016 A JP H0818016A JP 7059263 A JP7059263 A JP 7059263A JP 5926395 A JP5926395 A JP 5926395A JP H0818016 A JPH0818016 A JP H0818016A
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- H10B12/03—Making the capacitor or connections thereto
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- H10B—ELECTRONIC MEMORY DEVICES
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- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
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- H10B12/482—Bit lines
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- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 ＤＲＡＭを製造するに当たり、単純な製造工
程で、限られた面積で電荷貯蔵電極の有効表面積を増大
させ、超高集積半導体素子の製作を可能とする。 【構成】 半導体基板１上に第１素子分離層２、第１ゲ
ート４、第１ソース／ドレイン６を有する基板ＭＯＳＦ
ＥＴを形成し、その基板ＭＯＳＦＥＴの上に絶縁層７、
平坦下層、キャパシタ８、１０および上記ソース／ドレ
インにコンタクトされる第１ビット線電極層１３を形成
し、その上部に平坦下層を形成した後、薄膜トランジス
タの基板用半導体層１５を形成し、その上に第２ゲート
１７、第２ソース／ドレイン１９を有する薄膜ＭＯＳＦ
ＥＴを形成し、上記第２ソース／ドレインとコンタクト
する第２ビット線電極層２１を第１ビット線電極層１３
ともコンタクトするように形成する。
程で、限られた面積で電荷貯蔵電極の有効表面積を増大
させ、超高集積半導体素子の製作を可能とする。 【構成】 半導体基板１上に第１素子分離層２、第１ゲ
ート４、第１ソース／ドレイン６を有する基板ＭＯＳＦ
ＥＴを形成し、その基板ＭＯＳＦＥＴの上に絶縁層７、
平坦下層、キャパシタ８、１０および上記ソース／ドレ
インにコンタクトされる第１ビット線電極層１３を形成
し、その上部に平坦下層を形成した後、薄膜トランジス
タの基板用半導体層１５を形成し、その上に第２ゲート
１７、第２ソース／ドレイン１９を有する薄膜ＭＯＳＦ
ＥＴを形成し、上記第２ソース／ドレインとコンタクト
する第２ビット線電極層２１を第１ビット線電極層１３
ともコンタクトするように形成する。
Description
【０００１】
【産業上の利用分野】この発明は、半導体の製造方法に
関し、特にチップとセルの面積を減少させてメモリ素子
の集積度を増大させるためのものに関する。
関し、特にチップとセルの面積を減少させてメモリ素子
の集積度を増大させるためのものに関する。
【０００２】
【従来の技術】汎用の半導体メモリ素子であるＤＲＡＭ
の集積化に関連する重要な要因としては、セルの面積減
少とそれに伴う電荷保存容量確保の限界を挙げることが
できる。しかし、半導体集積回路の高集積化を達成する
ために、チップとセルの単位面積の減少は必須であり、
これに従って、高度の工程技術開発とともに、素子の信
頼性の確保およびセルの電荷保存容量の確保は、切実な
解決課題となっている。
の集積化に関連する重要な要因としては、セルの面積減
少とそれに伴う電荷保存容量確保の限界を挙げることが
できる。しかし、半導体集積回路の高集積化を達成する
ために、チップとセルの単位面積の減少は必須であり、
これに従って、高度の工程技術開発とともに、素子の信
頼性の確保およびセルの電荷保存容量の確保は、切実な
解決課題となっている。
【０００３】この発明を説明する前に、まず従来の電荷
保存電極の形成方法を概略的に説明すると、次のとおり
である。半導体基板にフィールド酸化膜を形成し、ゲー
ト絶縁膜を成長させた後、続いてポリシリコン膜を蒸着
して不純物注入工程を行い、ゲート電極およびワード線
パターンを形成した後、高集積化によるＭＯＳＦＥＴの
電気的特性を改善するためにスペーサー酸化膜を利用し
た低濃度でドーピングされたドレイン（以下、低ドープ
ドレインまたはＬＤＤという）構造の活性領域を有する
ＭＯＳＦＥＴ形成工程を施し、続いて一定厚の絶縁酸化
膜を形成し、活性領域上に選択エッチングによりコンタ
クトホールを形成し、上記コンタクトホールに不純物が
注入された電荷保存電極用のポリシリコン膜を蒸着して
活性領域と接続させ、マスクを利用して予定された大き
さに電荷保存電極を形成する。続いて、窒化膜／酸化膜
（ＮＯ）または酸化膜／窒化膜／酸化膜（ＯＮＯ）複合
構造の誘電膜を成長させ、その上に不純物が注入された
ポリシリコン膜を所定の大きさにパターン取りして、プ
レート電極を形成することにより、既存の記憶装置工程
を完了するようになる。
保存電極の形成方法を概略的に説明すると、次のとおり
である。半導体基板にフィールド酸化膜を形成し、ゲー
ト絶縁膜を成長させた後、続いてポリシリコン膜を蒸着
して不純物注入工程を行い、ゲート電極およびワード線
パターンを形成した後、高集積化によるＭＯＳＦＥＴの
電気的特性を改善するためにスペーサー酸化膜を利用し
た低濃度でドーピングされたドレイン（以下、低ドープ
ドレインまたはＬＤＤという）構造の活性領域を有する
ＭＯＳＦＥＴ形成工程を施し、続いて一定厚の絶縁酸化
膜を形成し、活性領域上に選択エッチングによりコンタ
クトホールを形成し、上記コンタクトホールに不純物が
注入された電荷保存電極用のポリシリコン膜を蒸着して
活性領域と接続させ、マスクを利用して予定された大き
さに電荷保存電極を形成する。続いて、窒化膜／酸化膜
（ＮＯ）または酸化膜／窒化膜／酸化膜（ＯＮＯ）複合
構造の誘電膜を成長させ、その上に不純物が注入された
ポリシリコン膜を所定の大きさにパターン取りして、プ
レート電極を形成することにより、既存の記憶装置工程
を完了するようになる。
【０００４】
【発明が解決しようとする課題】上記の従来方法は、現
在の工程能力を勘案するとき、高集積になる程、高度の
工程技術開発にも拘らず、チップとセルの面積減少によ
る電荷保存容量確保の限界に遭遇するようになる。
在の工程能力を勘案するとき、高集積になる程、高度の
工程技術開発にも拘らず、チップとセルの面積減少によ
る電荷保存容量確保の限界に遭遇するようになる。
【０００５】したがって、この発明は、上記のような従
来技術の問題点を解決し、製造工程を単純化しながら
も、制限された面積で電荷貯蔵電極の有効表面積を増大
させて、超高集半導体素子の製作を可能とする半導体製
造方法を提供することをその目的とする。
来技術の問題点を解決し、製造工程を単純化しながら
も、制限された面積で電荷貯蔵電極の有効表面積を増大
させて、超高集半導体素子の製作を可能とする半導体製
造方法を提供することをその目的とする。
【０００６】
【課題を解決するための手段】上記の目的を達成するた
めに、この発明は、半導体基板上に第１素子分離層、第
１ゲート、第１ソース／ドレインを有する基板ＭＯＳＦ
ＥＴを形成する第１段階と、上記基板ＭＯＳＦＥＴの上
に絶縁層、平坦下層、キャパシタおよび上記ソース／ド
レインにコンタクトされる第１ビット線電極層を形成す
る第２段階と、上記構造全体の上部に平坦下層を形成し
た後、薄膜トランジスタの基板用半導体層を形成する第
３段階と、上記半導体層上に第２ゲート、第２ソース／
ドレインを有する薄膜ＭＯＳＦＥＴを形成する第４段階
と、上記第２ソース／ドレインとコンタクトされる第２
ビット線電極層を、上記第１ビット線電極層ともコンタ
クトされるように形成する第５段階と、を含んで成るも
のである。
めに、この発明は、半導体基板上に第１素子分離層、第
１ゲート、第１ソース／ドレインを有する基板ＭＯＳＦ
ＥＴを形成する第１段階と、上記基板ＭＯＳＦＥＴの上
に絶縁層、平坦下層、キャパシタおよび上記ソース／ド
レインにコンタクトされる第１ビット線電極層を形成す
る第２段階と、上記構造全体の上部に平坦下層を形成し
た後、薄膜トランジスタの基板用半導体層を形成する第
３段階と、上記半導体層上に第２ゲート、第２ソース／
ドレインを有する薄膜ＭＯＳＦＥＴを形成する第４段階
と、上記第２ソース／ドレインとコンタクトされる第２
ビット線電極層を、上記第１ビット線電極層ともコンタ
クトされるように形成する第５段階と、を含んで成るも
のである。
【０００７】
【実施例】以下、添付した図１から図７までを参照し
て、この発明を詳述する。
て、この発明を詳述する。
【０００８】図１は、この発明を実施するためのホトマ
スクの配置図であって、ａは分離領域マスク、ｂはゲー
ト電極／ワード線マスク、ｃは電荷保存電極コンタクト
ホールマスク、ｄは電荷保存電極マスク、ｅはプレート
電極マスク、ｆはビット線コンタクトホールマスク、ｇ
はビット線電極マスク、ｈは薄膜基板コンタクトホール
マスク、ｉは薄膜ＭＯＳＦＥＴ基板マスクをそれぞれ示
す。
スクの配置図であって、ａは分離領域マスク、ｂはゲー
ト電極／ワード線マスク、ｃは電荷保存電極コンタクト
ホールマスク、ｄは電荷保存電極マスク、ｅはプレート
電極マスク、ｆはビット線コンタクトホールマスク、ｇ
はビット線電極マスク、ｈは薄膜基板コンタクトホール
マスク、ｉは薄膜ＭＯＳＦＥＴ基板マスクをそれぞれ示
す。
【０００９】図２〜図７は、この発明の方法により製造
する半導体の断面を、図１のＡ−Ａ′線箇所について、
製造工程の順序に従って示すものである。まず、図２の
段階では、Ｐウェル（またはＮウェル）が形成された半
導体基板１の上に分離領域マスクａを使用しＬＯＣＯＳ
方法によりフィールド酸化膜２を形成し、続いて、第１
ゲート酸化膜３とゲート電極およびワード線用ポリシリ
コン膜を時間遅延なく蒸着した後、上記ポリシリコン膜
に不純物注入工程を行い、ゲート電極／ワード線マスク
ｂを利用してポリシリコン膜を所定の大きさにエッチン
グして、第１ゲート電極４およびワード線４′のパター
ンを形成し、相対的に低濃度であるＮ型（またはＰ型）
不純物をイオン注入して第１スペーサ酸化膜５を形成し
た後、相対的に高濃度であるＮ型（またはＰ型）不純物
イオン注入工程を行い、低ドープドレイン構造の活性領
域６、６′）を有する基板（bulk）ＭＯＳＦＥＴを形成
する。
する半導体の断面を、図１のＡ−Ａ′線箇所について、
製造工程の順序に従って示すものである。まず、図２の
段階では、Ｐウェル（またはＮウェル）が形成された半
導体基板１の上に分離領域マスクａを使用しＬＯＣＯＳ
方法によりフィールド酸化膜２を形成し、続いて、第１
ゲート酸化膜３とゲート電極およびワード線用ポリシリ
コン膜を時間遅延なく蒸着した後、上記ポリシリコン膜
に不純物注入工程を行い、ゲート電極／ワード線マスク
ｂを利用してポリシリコン膜を所定の大きさにエッチン
グして、第１ゲート電極４およびワード線４′のパター
ンを形成し、相対的に低濃度であるＮ型（またはＰ型）
不純物をイオン注入して第１スペーサ酸化膜５を形成し
た後、相対的に高濃度であるＮ型（またはＰ型）不純物
イオン注入工程を行い、低ドープドレイン構造の活性領
域６、６′）を有する基板（bulk）ＭＯＳＦＥＴを形成
する。
【００１０】次に、図３の段階では、上記構造全体の上
部に、一定厚の第１絶縁膜７を蒸着し、電荷保存電極コ
ンタクトホールマスクｃを利用して、基板ＭＯＳＦＥＴ
のソース活性領域６の上の上記第１絶縁膜７を選択エッ
チングした後、一定厚のポリシリコン膜を蒸着して上記
活性領域６と接続させ、電荷保存電極マスクｄを利用し
て、ポリシリコン膜を所定の大きさにパターン取りし
て、第１電荷保存電極８を形成した後、上記第１電荷保
存電極８の表面に沿って第１誘電膜９を形成し、ポリシ
リコン膜蒸着後、プレート電極マスクｅを利用して、第
１プレート電極１０を形成する。
部に、一定厚の第１絶縁膜７を蒸着し、電荷保存電極コ
ンタクトホールマスクｃを利用して、基板ＭＯＳＦＥＴ
のソース活性領域６の上の上記第１絶縁膜７を選択エッ
チングした後、一定厚のポリシリコン膜を蒸着して上記
活性領域６と接続させ、電荷保存電極マスクｄを利用し
て、ポリシリコン膜を所定の大きさにパターン取りし
て、第１電荷保存電極８を形成した後、上記第１電荷保
存電極８の表面に沿って第１誘電膜９を形成し、ポリシ
リコン膜蒸着後、プレート電極マスクｅを利用して、第
１プレート電極１０を形成する。
【００１１】続いて、図４の段階では、以上の全体構造
の上部に第２絶縁膜１１、第３絶縁膜１２を順次に蒸着
し、ビット線コンタクトホールマスクｆを利用して、上
記第３絶縁膜１２と第２絶縁膜１１を選択エッチングし
た後、基板ＭＯＳＦＥＴのドレイン６′と接続されるよ
うに伝導層を蒸着し、ビット線電極マスクｇを利用し
て、第１ビット線電極１３を形成する。
の上部に第２絶縁膜１１、第３絶縁膜１２を順次に蒸着
し、ビット線コンタクトホールマスクｆを利用して、上
記第３絶縁膜１２と第２絶縁膜１１を選択エッチングし
た後、基板ＭＯＳＦＥＴのドレイン６′と接続されるよ
うに伝導層を蒸着し、ビット線電極マスクｇを利用し
て、第１ビット線電極１３を形成する。
【００１２】図５の段階では、さらに以上の全体構造の
上部に、一定厚の第４絶縁膜１４を蒸着して平坦化した
後、薄膜基板コンタクトホールマスクｈを利用して、上
記第４、３、２、１絶縁膜１４、１２、１１、７とフィ
ールド酸化膜２を順次に選択エッチングしてコンタクト
ホールを形成し、このコンタクトホールを通じて薄膜Ｍ
ＯＳＦＥＴの基板の役割をするようになるポリシリコン
膜を半導体基板に接続されるよう蒸着させ、再結晶工程
または熱的工程を施した後、薄膜ＭＯＳＦＥＴの基板１
５として用いられる部分を除く部分は薄膜ＭＯＳＦＥＴ
基板マスクｉを利用して除去し、続いて第２ゲート酸化
膜１６とゲート電極およびワード線用ポリシリコン膜を
時間遅延なく蒸着した後、上記ポリシリコン膜に不純物
注入工程を行い、ゲート電極／ワード線マスクｂを利用
してポリシリコン膜を所定サイズにエッチングして第２
ゲート電極１７およびワード線１７′のパターンを形成
し、相対的に低濃度であるＮ型（またはＰ型）不純物を
イオン注入して低ドープドレイン構造の活性領域１９、
１９′を有する薄膜ＭＯＳＦＥＴを形成した後、一定厚
の第５絶縁膜２０を蒸着し、ビット線コンタクトホール
マスクｆを利用して、上記第５絶縁膜２０、薄膜ＭＯＳ
ＦＥＴの活性領域１９′、薄膜ＭＯＳＦＥＴの基板１５
と第４絶縁膜１４を順次に選択エッチングした後、第１
ビット線電極１３と接続されるように伝導層を蒸着し、
これを異方性エッチングして第２ビット線電極２１を形
成する。この際、上記第２ビット線電極２１は、第１ビ
ット線電極１３と接続されるが、コンタクトホール内部
にのみ選択的に形成される。
上部に、一定厚の第４絶縁膜１４を蒸着して平坦化した
後、薄膜基板コンタクトホールマスクｈを利用して、上
記第４、３、２、１絶縁膜１４、１２、１１、７とフィ
ールド酸化膜２を順次に選択エッチングしてコンタクト
ホールを形成し、このコンタクトホールを通じて薄膜Ｍ
ＯＳＦＥＴの基板の役割をするようになるポリシリコン
膜を半導体基板に接続されるよう蒸着させ、再結晶工程
または熱的工程を施した後、薄膜ＭＯＳＦＥＴの基板１
５として用いられる部分を除く部分は薄膜ＭＯＳＦＥＴ
基板マスクｉを利用して除去し、続いて第２ゲート酸化
膜１６とゲート電極およびワード線用ポリシリコン膜を
時間遅延なく蒸着した後、上記ポリシリコン膜に不純物
注入工程を行い、ゲート電極／ワード線マスクｂを利用
してポリシリコン膜を所定サイズにエッチングして第２
ゲート電極１７およびワード線１７′のパターンを形成
し、相対的に低濃度であるＮ型（またはＰ型）不純物を
イオン注入して低ドープドレイン構造の活性領域１９、
１９′を有する薄膜ＭＯＳＦＥＴを形成した後、一定厚
の第５絶縁膜２０を蒸着し、ビット線コンタクトホール
マスクｆを利用して、上記第５絶縁膜２０、薄膜ＭＯＳ
ＦＥＴの活性領域１９′、薄膜ＭＯＳＦＥＴの基板１５
と第４絶縁膜１４を順次に選択エッチングした後、第１
ビット線電極１３と接続されるように伝導層を蒸着し、
これを異方性エッチングして第２ビット線電極２１を形
成する。この際、上記第２ビット線電極２１は、第１ビ
ット線電極１３と接続されるが、コンタクトホール内部
にのみ選択的に形成される。
【００１３】最後に、図６の段階では、以上の全体構造
の上部に一定厚の第６絶縁膜２２を蒸着した後、電荷保
存電極コンタクトホールマスクｃを利用して、薄膜ＭＯ
ＳＦＥＴのソース活性領域１９上の上記第６、５絶縁膜
２２、２０を選択エッチングした後、一定厚のポリシリ
コン膜を蒸着して上記活性領域１９と接続され、電荷保
存電極マスクｄを利用して、ポリシリコン膜を所定のサ
イズにパターン取りして第２電荷保存電極２３を形成し
た後、その表面に沿って第２誘電膜２４を形成し、ポリ
シリコン膜を蒸着し、プレート電極マスクｆを利用して
第２プレート電極２５を形成する。この段階まで製造し
た半導体は、図１のＢ−Ｂ′視の断面で、図７に示す構
成となっている。
の上部に一定厚の第６絶縁膜２２を蒸着した後、電荷保
存電極コンタクトホールマスクｃを利用して、薄膜ＭＯ
ＳＦＥＴのソース活性領域１９上の上記第６、５絶縁膜
２２、２０を選択エッチングした後、一定厚のポリシリ
コン膜を蒸着して上記活性領域１９と接続され、電荷保
存電極マスクｄを利用して、ポリシリコン膜を所定のサ
イズにパターン取りして第２電荷保存電極２３を形成し
た後、その表面に沿って第２誘電膜２４を形成し、ポリ
シリコン膜を蒸着し、プレート電極マスクｆを利用して
第２プレート電極２５を形成する。この段階まで製造し
た半導体は、図１のＢ−Ｂ′視の断面で、図７に示す構
成となっている。
【００１４】
【発明の効果】以上説明したように、この発明による半
導体の製造は、既存の装備と工程技術を利用して同一面
積上で従来のものより２倍以上集積度を高めることがで
き、また、薄膜基板を半導体基板と接続させることによ
り基板電圧等を利用した薄膜ＭＯＳＦＥＴの特性を基板
ＭＯＳＦＥＴと同一に調節することができる。これは、
結局、同一面積の半導体基板を利用して信頼性の高い基
本チップ数を既存のものより２倍以上に増すことができ
るので、原価節減の効果を得ることもできる。
導体の製造は、既存の装備と工程技術を利用して同一面
積上で従来のものより２倍以上集積度を高めることがで
き、また、薄膜基板を半導体基板と接続させることによ
り基板電圧等を利用した薄膜ＭＯＳＦＥＴの特性を基板
ＭＯＳＦＥＴと同一に調節することができる。これは、
結局、同一面積の半導体基板を利用して信頼性の高い基
本チップ数を既存のものより２倍以上に増すことができ
るので、原価節減の効果を得ることもできる。
【図１】 この発明の方法に使用するホトマスクのパタ
ーン配置平面図である。
ーン配置平面図である。
【図２】 この発明の方法の初期のステップにおける製
造中の半導体の、図１のＡ−Ａ′視の断面図である。
造中の半導体の、図１のＡ−Ａ′視の断面図である。
【図３】 この発明の方法の途中のステップにおける製
造中の半導体の、図１のＡ−Ａ′視の断面図である。
造中の半導体の、図１のＡ−Ａ′視の断面図である。
【図４】 この発明の方法の途中のステップにおける製
造中の半導体の、図１のＡ−Ａ′視の断面図である。
造中の半導体の、図１のＡ−Ａ′視の断面図である。
【図５】 この発明の方法の途中のステップにおける製
造中の半導体の、図１のＡ−Ａ′視の断面図である。
造中の半導体の、図１のＡ−Ａ′視の断面図である。
【図６】 この発明の方法の途中のステップにおける製
造中の半導体の、図１のＡ−Ａ′視の断面図である。
造中の半導体の、図１のＡ−Ａ′視の断面図である。
【図７】 この発明の方法の終期のステップにおける製
造中の半導体の、図１のＡ−Ａ′視の断面図である。
造中の半導体の、図１のＡ−Ａ′視の断面図である。
ａ…分離領域マスク、ｂ…ゲート電極／ワード線マス
ク、ｃ…電荷保存電極コンタクトホールマスク、ｄ…電
荷保存電極マスク、ｅ…プレート電極マスク、ｆ…ビッ
ト線コンタクトホールマスク、ｇ…ビット線電極マス
ク、ｈ…薄膜基板コンタクトホールマスク、ｉ…薄膜Ｍ
ＯＳＦＥＴ基板マスク、１…半導体基板、２…フィール
ド酸化膜、３…ゲート絶縁膜、４…ゲート電極、５…ス
ペーサー絶縁膜、６、６′…ＬＤＤ構造の活性領域、７
…絶縁膜、８…電荷保存電極、９…誘電膜、１０…プレ
ート電極、１１、１２…絶縁膜、１３…ビット線電極、
１４…絶縁膜、１５…ＭＯＳＦＥＴ基板、１６…ゲート
酸化膜、１７、１７′…ゲート電極、１８…スペーサ絶
縁膜、１９、１９′…ＬＤＤ構造の活性領域、２０、２
２…絶縁膜、２１…ビット線電極、２３…電荷保存電
極、２４…誘電膜、２５…プレート電極
ク、ｃ…電荷保存電極コンタクトホールマスク、ｄ…電
荷保存電極マスク、ｅ…プレート電極マスク、ｆ…ビッ
ト線コンタクトホールマスク、ｇ…ビット線電極マス
ク、ｈ…薄膜基板コンタクトホールマスク、ｉ…薄膜Ｍ
ＯＳＦＥＴ基板マスク、１…半導体基板、２…フィール
ド酸化膜、３…ゲート絶縁膜、４…ゲート電極、５…ス
ペーサー絶縁膜、６、６′…ＬＤＤ構造の活性領域、７
…絶縁膜、８…電荷保存電極、９…誘電膜、１０…プレ
ート電極、１１、１２…絶縁膜、１３…ビット線電極、
１４…絶縁膜、１５…ＭＯＳＦＥＴ基板、１６…ゲート
酸化膜、１７、１７′…ゲート電極、１８…スペーサ絶
縁膜、１９、１９′…ＬＤＤ構造の活性領域、２０、２
２…絶縁膜、２１…ビット線電極、２３…電荷保存電
極、２４…誘電膜、２５…プレート電極
Claims (5)
- 【請求項１】 半導体基板上に第１素子分離層、第１ゲ
ート、第１ソース／ドレインを有する基板ＭＯＳＦＥＴ
を形成する第１段階と、 上記基板ＭＯＳＦＥＴ上に絶縁層、平坦下層、キャパシ
タおよび上記ソース／ドレインにコンタクトされる第１
ビット線電極層を形成する第２段階と、 上記全体構造上部に平坦下層を形成した後、薄膜トラン
ジスタの基板用半導体層を形成する第３段階と、 上記半導体層上に第２ゲート、第２ソース／ドレインを
有する薄膜ＭＯＳＦＥＴを形成する第４段階と、 上記第２ソース／ドレインとコンタクトされる第２ビッ
ト線電極層を形成するが、上記第１ビット線電極層とも
コンタクトされるようにする第５段階と、を含んで成る
ことを特徴とする半導体の製造方法。 - 【請求項２】 請求項１に記載の半導体の製造方法にお
いて、 上記第４段階は、 ゲート絶縁層、ゲートおよびワード線用ポリシリコン膜
を時間遅延なく蒸着した後、ゲート電極／ワード線マス
クを利用して上記ポリシリコン膜を所定サイズにエッチ
ングして第２ゲートおよびワード線パターンを形成する
第１過程と、 相対的に低濃度である不純物イオン注入を行い、絶縁層
スペーサを形成した後、相対的に高濃度である不純物を
イオン注入して低ドープドレイン構造のソース／ドレイ
ンを有する薄膜ＭＯＳＦＥＴを形成する第２過程と、を
含んで成ることを特徴とする半導体の製造方法。 - 【請求項３】 請求項２に記載の半導体の製造方法にお
いて、 上記第５段階は、 上記第４段階後、全体構造の上部に一定厚の絶縁膜を蒸
着した後、電荷保存電極コンタクトホールマスクを利用
して薄膜ＭＯＳＦＥＴのソース領域上の上記絶縁膜を選
択エッチングした後、一定厚の伝導層で成る第２ビット
線電極層を蒸着して上記ソース領域と接続させる工程を
含んで成ることを特徴とする半導体の製造方法。 - 【請求項４】 請求項１または請求項３に記載の半導体
の製造方法において、 上記第２ビット線電極層は、選択成長法を通じてコンタ
クトホール内部にのみ形成されるようにすることを特徴
とする半導体の製造方法。 - 【請求項５】 請求項４に記載の半導体の製造方法にお
いて、 上記第２ビット線電極層は、コンタクトホール内部にス
ペーサで形成されて、上記第１ビット線電極層と連結さ
れることを特徴とする半導体の製造方法。
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