JPH07327018A - 無瞬断切替方式 - Google Patents
無瞬断切替方式Info
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- JPH07327018A JPH07327018A JP11885694A JP11885694A JPH07327018A JP H07327018 A JPH07327018 A JP H07327018A JP 11885694 A JP11885694 A JP 11885694A JP 11885694 A JP11885694 A JP 11885694A JP H07327018 A JPH07327018 A JP H07327018A
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- 230000015654 memory Effects 0.000 claims abstract description 53
- 238000000034 method Methods 0.000 claims description 4
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- 238000010586 diagram Methods 0.000 description 4
- 230000001934 delay Effects 0.000 description 3
- 238000010521 absorption reaction Methods 0.000 description 2
- 230000005856 abnormality Effects 0.000 description 1
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- 230000007257 malfunction Effects 0.000 description 1
- 230000000644 propagated effect Effects 0.000 description 1
Landscapes
- Detection And Prevention Of Errors In Transmission (AREA)
- Time-Division Multiplex Systems (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】
【目的】 現用系伝送路および予備系伝送路間で伝送路
遅延量が異なる場合でも、一つのメモリで現用系から予
備系への切替えを無瞬断で行えるようにし、回路構成を
小さくする。 【構成】 現用系および予備系のうち伝送路遅延の少な
い方、つまり到着順の早い方の系を選択して一つのメモ
リに書込む。そして到着順の遅い方に同期してこのメモ
リから読出しを行う。これにより、伝送路遅延の少ない
方の系を遅延させ、遅延の大きい方の系に位相を合わせ
る。
遅延量が異なる場合でも、一つのメモリで現用系から予
備系への切替えを無瞬断で行えるようにし、回路構成を
小さくする。 【構成】 現用系および予備系のうち伝送路遅延の少な
い方、つまり到着順の早い方の系を選択して一つのメモ
リに書込む。そして到着順の遅い方に同期してこのメモ
リから読出しを行う。これにより、伝送路遅延の少ない
方の系を遅延させ、遅延の大きい方の系に位相を合わせ
る。
Description
【０００１】
【産業上の利用分野】本発明は、時分割多重ディジタル
伝送における現用系および予備系の無瞬断切替えに利用
する。本発明は、送信側で現用系、予備系共にフレーム
同期ビットを有するフレームで同時に送出した同じデー
タを受信側で受信し、通常は現用系のデータを選択し、
現用系システムに異常が生じた場合には予備系システム
への切り替えを行い、現用系システムが正常状態に復帰
した場合には予備系システムからの切り戻しを行う伝送
システムにおける無瞬断切替方式に関する。
伝送における現用系および予備系の無瞬断切替えに利用
する。本発明は、送信側で現用系、予備系共にフレーム
同期ビットを有するフレームで同時に送出した同じデー
タを受信側で受信し、通常は現用系のデータを選択し、
現用系システムに異常が生じた場合には予備系システム
への切り替えを行い、現用系システムが正常状態に復帰
した場合には予備系システムからの切り戻しを行う伝送
システムにおける無瞬断切替方式に関する。
【０００２】
【従来の技術】図２は従来の時分割多重ディジタル伝送
における無瞬断切替方式の要部の構成を示すブロック図
である。このような構成の従来方式では、現用系送信部
１ａおよび予備系送信部１ｂから現用系伝送路２ａおよ
び予備系伝送路２ｂを介して受信部４で受信されたフレ
ーム同期ビットを有するデータは、現用系の第一同期回
路１１ａおよび予備系の第二同期回路１１ｂにて同期が
とられ、現用系の第一クロック乗せ換え部１６ａおよび
予備系の第二クロック乗せ換え部１６ｂにて伝送路クロ
ックから装置内クロックへ乗せ換えられ、位相差を吸収
するために大容量の現用系メモリ１４ａ、予備系メモリ
１４ｂに書き込まれる。書き込まれたデータは位相差検
出回路１２からの位相差情報にしたがって両系のフレー
ム位相が等しくなるように読み出され伝送路選択器１９
に送出される。
における無瞬断切替方式の要部の構成を示すブロック図
である。このような構成の従来方式では、現用系送信部
１ａおよび予備系送信部１ｂから現用系伝送路２ａおよ
び予備系伝送路２ｂを介して受信部４で受信されたフレ
ーム同期ビットを有するデータは、現用系の第一同期回
路１１ａおよび予備系の第二同期回路１１ｂにて同期が
とられ、現用系の第一クロック乗せ換え部１６ａおよび
予備系の第二クロック乗せ換え部１６ｂにて伝送路クロ
ックから装置内クロックへ乗せ換えられ、位相差を吸収
するために大容量の現用系メモリ１４ａ、予備系メモリ
１４ｂに書き込まれる。書き込まれたデータは位相差検
出回路１２からの位相差情報にしたがって両系のフレー
ム位相が等しくなるように読み出され伝送路選択器１９
に送出される。
【０００３】現用系システムで保守などのために伝送路
切替えの必要が生じた場合に伝送路選択器１９は予備系
を選択する。このとき、伝送路選択器１９の入力データ
のフレーム位相はすでに予備系および現用系が同位相と
なっているので、伝送路切替えによるデータの欠落がな
く無瞬断で切替えが行われる。
切替えの必要が生じた場合に伝送路選択器１９は予備系
を選択する。このとき、伝送路選択器１９の入力データ
のフレーム位相はすでに予備系および現用系が同位相と
なっているので、伝送路切替えによるデータの欠落がな
く無瞬断で切替えが行われる。
【０００４】従来例の無瞬断切替方式としては、特開平
３−２０１８４１号公報、特開平４−４９７３０号公
報、特開昭６３−２４３５号公報、特開昭６４−３６２
２９号公報に記載の技術がある。
３−２０１８４１号公報、特開平４−４９７３０号公
報、特開昭６３−２４３５号公報、特開昭６４−３６２
２９号公報に記載の技術がある。
【０００５】
【発明が解決しようとする課題】このような従来の無瞬
断切替方式では、位相差を吸収するための大容量のメモ
リが両系それぞれ一つづつ必要となり回路規模が膨大に
なる問題がある。本発明はこのような問題を解決するも
ので、メモリの容量を削減し規模の小さい回路構成で無
瞬断切替えを行うことができる切替方式を提供すること
を目的とする。本発明はさらに、切替に伴う全体の遅延
量を小さくすることを目的とする。
断切替方式では、位相差を吸収するための大容量のメモ
リが両系それぞれ一つづつ必要となり回路規模が膨大に
なる問題がある。本発明はこのような問題を解決するも
ので、メモリの容量を削減し規模の小さい回路構成で無
瞬断切替えを行うことができる切替方式を提供すること
を目的とする。本発明はさらに、切替に伴う全体の遅延
量を小さくすることを目的とする。
【０００６】
【課題を解決するための手段】本発明は時分割多重ディ
ジタル伝送における現用系および予備系の無瞬断切替え
を一つのメモリで行えるようにするもので、それぞれ現
用系および予備系の伝送路を経由して到来する二つの信
号の一方を選択する伝送路選択器（１９）と、信号を一
時記憶するメモリを含み前記伝送路選択器の入力側に与
えられる二つの信号の位相を一致させる同期手段とを備
えた無瞬断切替方式において、前記メモリは前記二つの
信号について共通に１個設けられ、前記同期手段は、前
記二つの信号の位相差を検出する位相差検出回路（１
２）と、前記二つの信号のうちこの位相差検出回路によ
り到着順が早いと判定された信号を選択して前記メモリ
の書込入力に与える入力選択器（１３）と、この入力選
択器で選択されない方の信号に同期してこのメモリを読
出す手段（２０）と、読出出力を前記メモリの読出出力
と前記二つの信号の一方とのいずれかを選択して前記伝
送路選択器の一方の入力に与える第一出力選択器（１５
ａ）と、前記メモリの読出出力と前記二つの信号の他方
とのいずれかを選択して前記伝送路選択器の他方の入力
に与える第二出力選択器（１５ｂ）とを備えたことを特
徴とする。
ジタル伝送における現用系および予備系の無瞬断切替え
を一つのメモリで行えるようにするもので、それぞれ現
用系および予備系の伝送路を経由して到来する二つの信
号の一方を選択する伝送路選択器（１９）と、信号を一
時記憶するメモリを含み前記伝送路選択器の入力側に与
えられる二つの信号の位相を一致させる同期手段とを備
えた無瞬断切替方式において、前記メモリは前記二つの
信号について共通に１個設けられ、前記同期手段は、前
記二つの信号の位相差を検出する位相差検出回路（１
２）と、前記二つの信号のうちこの位相差検出回路によ
り到着順が早いと判定された信号を選択して前記メモリ
の書込入力に与える入力選択器（１３）と、この入力選
択器で選択されない方の信号に同期してこのメモリを読
出す手段（２０）と、読出出力を前記メモリの読出出力
と前記二つの信号の一方とのいずれかを選択して前記伝
送路選択器の一方の入力に与える第一出力選択器（１５
ａ）と、前記メモリの読出出力と前記二つの信号の他方
とのいずれかを選択して前記伝送路選択器の他方の入力
に与える第二出力選択器（１５ｂ）とを備えたことを特
徴とする。
【０００７】前記二つの出力選択器は、それぞれ前記入
力選択器で選択された信号については前記メモリの読出
出力を選択し、前記入力選択器で選択されない信号につ
いては前記伝送路に到来する信号を選択するように連動
制御され、前記二つの出力選択器の各出力通路に、クロ
ック乗せ換え部が設けられ、前記二つの信号のそれぞれ
について同期信号を検出する同期回路を備え、前記位相
差検出回路にはこの同期回路の出力に現れるフレームパ
ルスが供給されることが望ましい。
力選択器で選択された信号については前記メモリの読出
出力を選択し、前記入力選択器で選択されない信号につ
いては前記伝送路に到来する信号を選択するように連動
制御され、前記二つの出力選択器の各出力通路に、クロ
ック乗せ換え部が設けられ、前記二つの信号のそれぞれ
について同期信号を検出する同期回路を備え、前記位相
差検出回路にはこの同期回路の出力に現れるフレームパ
ルスが供給されることが望ましい。
【０００８】
【作用】本発明では、信号の到着時間を調節するために
信号を一時記憶するメモリを現用系および予備系に共通
に１個設ける。この１個のメモリには、到着順が早い方
の信号を書込み、到着順が遅い方の信号に同期してその
内容を読出す。そのようにすることにより、このメモリ
の読出出力では到着順が早い方の信号が到着順が遅い方
の信号に同期した状態になる。したがって、伝送路選択
器の二つの入力ではその位相が同期しているから、切替
を行っても瞬断が生じることがない。しかも、信号を一
時記憶するメモリは１個でよいから、従来各信号につい
てメモリを設けていたものと比べてメモリ容量を約半分
に削減することができる。
信号を一時記憶するメモリを現用系および予備系に共通
に１個設ける。この１個のメモリには、到着順が早い方
の信号を書込み、到着順が遅い方の信号に同期してその
内容を読出す。そのようにすることにより、このメモリ
の読出出力では到着順が早い方の信号が到着順が遅い方
の信号に同期した状態になる。したがって、伝送路選択
器の二つの入力ではその位相が同期しているから、切替
を行っても瞬断が生じることがない。しかも、信号を一
時記憶するメモリは１個でよいから、従来各信号につい
てメモリを設けていたものと比べてメモリ容量を約半分
に削減することができる。
【０００９】メモリの読出出力は、到着順が遅い方の信
号に同期しているから、到着順が遅い方の信号よりさら
に遅延を与えることはなくなる。すなわち、従来方式に
比べて全体の遅延時間が短くなる利点がある。
号に同期しているから、到着順が遅い方の信号よりさら
に遅延を与えることはなくなる。すなわち、従来方式に
比べて全体の遅延時間が短くなる利点がある。
【００１０】現用系および予備系に共に正常な信号が到
来している状態では、このメモリの入力選択器およびこ
のメモリの二つの出力選択器は、位相差検出回路の出力
にしたがって連動して切替動作を行うことにすると誤動
作が少なくなる。
来している状態では、このメモリの入力選択器およびこ
のメモリの二つの出力選択器は、位相差検出回路の出力
にしたがって連動して切替動作を行うことにすると誤動
作が少なくなる。
【００１１】クロックの乗せ換えを行う場合には、この
二つの出力選択器の出力通路で行うことが適当である。
二つの出力選択器の出力通路で行うことが適当である。
【００１２】現用系および予備系に到来する二つの信号
の位相差を検出するには、それぞれ同期回路によりそれ
ぞれの信号のフレームパルスを検出して行うことによ
り、安定な動作を行うことができる。
の位相差を検出するには、それぞれ同期回路によりそれ
ぞれの信号のフレームパルスを検出して行うことによ
り、安定な動作を行うことができる。
【００１３】
【実施例】次に、本発明実施例を図面に基づいて説明す
る。図１は本発明実施例の要部の構成を示すブロック図
である。
る。図１は本発明実施例の要部の構成を示すブロック図
である。
【００１４】本発明実施例は、受信部３にそれぞれ現用
系送信部１ａおよび予備系送信部１ｂから現用系伝送路
２ａおよび予備系伝送路２ｂを経由して到来する二つの
信号の一方を選択する伝送路選択器１９と、信号を一時
記憶するメモリ１４を含み伝送路選択器１９の入力側に
与えられる二つの信号の位相を一致させる同期手段とを
備え、さらに、本発明の特徴として、メモリ１４は前記
二つの信号について共通に用いられ、前記同期手段は、
前記二つの信号の位相差を検出する位相差検出回路１２
と、前記二つの信号のうちこの位相差検出回路１２によ
り到着順が早いと判定された信号を選択してメモリ１４
の書込入力に与える入力選択器１３と、この入力選択器
１３で選択されない方の信号に同期してメモリ１４を読
出す手段としての読出アドレスカウンタ２０と、読出出
力をメモリ１４の読出出力と前記二つの信号の一方との
いずれかを選択して伝送路選択器１９の一方の入力に与
える現用系の第一出力選択器１５ａと、メモリ１４の読
出出力と前記二つの信号の他方とのいずれかを選択して
伝送路選択器１９の他方の入力に与える予備系の第二出
力選択器１５ｂとを備える。
系送信部１ａおよび予備系送信部１ｂから現用系伝送路
２ａおよび予備系伝送路２ｂを経由して到来する二つの
信号の一方を選択する伝送路選択器１９と、信号を一時
記憶するメモリ１４を含み伝送路選択器１９の入力側に
与えられる二つの信号の位相を一致させる同期手段とを
備え、さらに、本発明の特徴として、メモリ１４は前記
二つの信号について共通に用いられ、前記同期手段は、
前記二つの信号の位相差を検出する位相差検出回路１２
と、前記二つの信号のうちこの位相差検出回路１２によ
り到着順が早いと判定された信号を選択してメモリ１４
の書込入力に与える入力選択器１３と、この入力選択器
１３で選択されない方の信号に同期してメモリ１４を読
出す手段としての読出アドレスカウンタ２０と、読出出
力をメモリ１４の読出出力と前記二つの信号の一方との
いずれかを選択して伝送路選択器１９の一方の入力に与
える現用系の第一出力選択器１５ａと、メモリ１４の読
出出力と前記二つの信号の他方とのいずれかを選択して
伝送路選択器１９の他方の入力に与える予備系の第二出
力選択器１５ｂとを備える。
【００１５】第一出力選択器１５ａおよび第二出力選択
器１５ｂは、それぞれ入力選択器１３で選択された信号
についてはメモリ１４の読出出力を選択し、入力選択器
１３で選択されない信号については現用系伝送路２ａお
よび予備系伝送路２ｂに到来する信号を選択するように
連動制御され、第一出力選択器１５ａおよび第二出力選
択器１５ｂの各出力通路に、現用系の第一クロック乗せ
換え部１６ａおよび予備系の第二クロック乗せ換え部１
６ｂが設けられ、前記二つの信号のそれぞれについて同
期信号を検出する現用系の第一同期回路１１ａおよび予
備系の第二同期回路１１ｂを備え、位相差検出回路１２
にはこの第一同期回路１１ａおよび第二同期回路１１ｂ
の出力に現れるフレームパルスが供給される。
器１５ｂは、それぞれ入力選択器１３で選択された信号
についてはメモリ１４の読出出力を選択し、入力選択器
１３で選択されない信号については現用系伝送路２ａお
よび予備系伝送路２ｂに到来する信号を選択するように
連動制御され、第一出力選択器１５ａおよび第二出力選
択器１５ｂの各出力通路に、現用系の第一クロック乗せ
換え部１６ａおよび予備系の第二クロック乗せ換え部１
６ｂが設けられ、前記二つの信号のそれぞれについて同
期信号を検出する現用系の第一同期回路１１ａおよび予
備系の第二同期回路１１ｂを備え、位相差検出回路１２
にはこの第一同期回路１１ａおよび第二同期回路１１ｂ
の出力に現れるフレームパルスが供給される。
【００１６】また、位相差検出回路１２からのフレーム
パルスＦＰN 、ＦＰE を基準にして書込みアドレスを生
成し現用系の第一クロック乗せ換え部１６ａおよび予備
系の第二クロック乗せ換え部１６ｂに送出する第一書き
込みアドレスカウンタ１７ａおよび第二書き込みアドレ
スカウンタ１７ｂと、装置内クロックで動作する読み出
しアドレスカウンタ１８とが備えられる。
パルスＦＰN 、ＦＰE を基準にして書込みアドレスを生
成し現用系の第一クロック乗せ換え部１６ａおよび予備
系の第二クロック乗せ換え部１６ｂに送出する第一書き
込みアドレスカウンタ１７ａおよび第二書き込みアドレ
スカウンタ１７ｂと、装置内クロックで動作する読み出
しアドレスカウンタ１８とが備えられる。
【００１７】次に、このように構成された本発明実施例
の動作について説明する。
の動作について説明する。
【００１８】本発明の特徴とするところは、現用系伝送
路２ａと予備系伝送路２ｂでは、伝送ルートなどが異な
ることにより遅延量に違いが生じ、送信側で出力データ
の位相を合わせていても受信側で位相差が発生する。そ
のため、伝送路遅延の少ない方の系のデータのみ位相差
吸収を行うべくメモリ１４へ書き込み、遅延させて他系
と位相をあわせることにある。
路２ａと予備系伝送路２ｂでは、伝送ルートなどが異な
ることにより遅延量に違いが生じ、送信側で出力データ
の位相を合わせていても受信側で位相差が発生する。そ
のため、伝送路遅延の少ない方の系のデータのみ位相差
吸収を行うべくメモリ１４へ書き込み、遅延させて他系
と位相をあわせることにある。
【００１９】すなわち、現用系伝送路２ａおよび予備系
伝送路２ｂのデータを受信した第一同期回路１１ａおよ
び第二同期回路１１ｂは、フレームの先頭を示すフレー
ムパルスを検出し、位相差検出回路１２に送出する。位
相差検出回路１２では、受信したフレームパルスから両
系フレームの到着順位と位相差の解析を行う。入力選択
器１３が位相差検出回路１２からの到着順情報により伝
送路遅延の少ない系をメモリ１４に書き込み、メモリ１
４は選択された系のデータの書き込みを行って、位相差
検出回路１２からの位相差情報を読み出しアドレスカウ
ンタ２０から受け、それをもとに遅延させて他系と位相
をあわせる。第一出力選択器１５ａおよび第二出力選択
器１５ｂは自系のデータがメモリ１４を経由している場
合は、メモリ１４のデータを選択し、また、経由してい
ない場合は現用系伝送路２ａあるいは予備系伝送路２ｂ
から直接受信したデータを選択して後段へ送出する。メ
モリ１４での位相差吸収で伝送路遅延の多い系のフレー
ム位相とほぼ等しくなったデータは、メモリ１４でデー
タに施した遅延量と同量の遅延を行ったフレームパルス
を基準に、伝送路遅延の多い系は通常のフレームパルス
を基準に第一クロック乗せ換え部１６ａおよび第二クロ
ック乗せ換え部１６ｂにそれぞれ書き込まれる。次い
で、装置内クロックで動作する読み出しアドレスカウン
タ１８で読み出されることにより伝送路選択器１９への
入力は同位相となることで無瞬断切替を行う。
伝送路２ｂのデータを受信した第一同期回路１１ａおよ
び第二同期回路１１ｂは、フレームの先頭を示すフレー
ムパルスを検出し、位相差検出回路１２に送出する。位
相差検出回路１２では、受信したフレームパルスから両
系フレームの到着順位と位相差の解析を行う。入力選択
器１３が位相差検出回路１２からの到着順情報により伝
送路遅延の少ない系をメモリ１４に書き込み、メモリ１
４は選択された系のデータの書き込みを行って、位相差
検出回路１２からの位相差情報を読み出しアドレスカウ
ンタ２０から受け、それをもとに遅延させて他系と位相
をあわせる。第一出力選択器１５ａおよび第二出力選択
器１５ｂは自系のデータがメモリ１４を経由している場
合は、メモリ１４のデータを選択し、また、経由してい
ない場合は現用系伝送路２ａあるいは予備系伝送路２ｂ
から直接受信したデータを選択して後段へ送出する。メ
モリ１４での位相差吸収で伝送路遅延の多い系のフレー
ム位相とほぼ等しくなったデータは、メモリ１４でデー
タに施した遅延量と同量の遅延を行ったフレームパルス
を基準に、伝送路遅延の多い系は通常のフレームパルス
を基準に第一クロック乗せ換え部１６ａおよび第二クロ
ック乗せ換え部１６ｂにそれぞれ書き込まれる。次い
で、装置内クロックで動作する読み出しアドレスカウン
タ１８で読み出されることにより伝送路選択器１９への
入力は同位相となることで無瞬断切替を行う。
【００２０】ここで、現用系伝送路２ａが予備系伝送路
２ｂに比べ伝送路遅延が少なく、その伝送路遅延差は１
０クロックであるとした場合の動作について説明する。
２ｂに比べ伝送路遅延が少なく、その伝送路遅延差は１
０クロックであるとした場合の動作について説明する。
【００２１】現用系伝送路２ａおよび予備系伝送路２ｂ
を伝搬してきたデータはそれぞれ第一同期回路１１ａお
よび第二同期回路１１ｂに入力する。そこでフレームの
先頭を示す両系それぞれのフレームパルスＦＰN 、ＦＰ
E が抽出され、位相差検出回路１２へ送出される。位相
差検出回路１２では、受信したフレームパルスＦＰN、
ＦＰE により到着順と位相差を検出する。続いて、入力
選択器１３が位相差検出回路１２からの到着順情報（到
着順は現用系伝送路側、位相差は１０クロック）により
現用系伝送路２ａを選択しメモリ１４への書き込みを行
う。
を伝搬してきたデータはそれぞれ第一同期回路１１ａお
よび第二同期回路１１ｂに入力する。そこでフレームの
先頭を示す両系それぞれのフレームパルスＦＰN 、ＦＰ
E が抽出され、位相差検出回路１２へ送出される。位相
差検出回路１２では、受信したフレームパルスＦＰN、
ＦＰE により到着順と位相差を検出する。続いて、入力
選択器１３が位相差検出回路１２からの到着順情報（到
着順は現用系伝送路側、位相差は１０クロック）により
現用系伝送路２ａを選択しメモリ１４への書き込みを行
う。
【００２２】メモリ１４は、その書き込みにより位相差
検出回路１２からの位相差情報を読み出しアドレスカウ
ンタ２０から受け、それをもとに１０クロック遅延さ
せ、予備系データのフレーム位相と等しくする。第一出
力選択器１５ａはメモリ１４から読み出されたデータを
選択し、第二出力選択器１５ｂは予備系伝送路２ｂから
直接受信したデータを選択して後段の第一クロック乗せ
換え部１６ａおよび第二クロック乗せ換え部１６ｂに送
出する。メモリ１４での１０クロック分の位相吸収で予
備系データとほぼ同位相となった現用系データは、デー
タと同量の遅延を施したフレームパルスＦＰN を基準に
して、また、予備系データはフレームパルスＦＰE を基
準にして第一書き込みアドレスカウンタ１７ａおよび第
二書き込みアドレスカウンタ１７ｂにより第一クロック
乗せ換え部１６ａおよび第二クロック乗せ換え部１６ｂ
にそれぞれ書き込まれる。次いで、装置内クロックで動
作する読み出しアドレスカウンタ１８により読み出され
ることにより、伝送路選択器１９へ入力される両系デー
タの位相は等しくなる。これにより、無瞬断切替えが可
能となる。
検出回路１２からの位相差情報を読み出しアドレスカウ
ンタ２０から受け、それをもとに１０クロック遅延さ
せ、予備系データのフレーム位相と等しくする。第一出
力選択器１５ａはメモリ１４から読み出されたデータを
選択し、第二出力選択器１５ｂは予備系伝送路２ｂから
直接受信したデータを選択して後段の第一クロック乗せ
換え部１６ａおよび第二クロック乗せ換え部１６ｂに送
出する。メモリ１４での１０クロック分の位相吸収で予
備系データとほぼ同位相となった現用系データは、デー
タと同量の遅延を施したフレームパルスＦＰN を基準に
して、また、予備系データはフレームパルスＦＰE を基
準にして第一書き込みアドレスカウンタ１７ａおよび第
二書き込みアドレスカウンタ１７ｂにより第一クロック
乗せ換え部１６ａおよび第二クロック乗せ換え部１６ｂ
にそれぞれ書き込まれる。次いで、装置内クロックで動
作する読み出しアドレスカウンタ１８により読み出され
ることにより、伝送路選択器１９へ入力される両系デー
タの位相は等しくなる。これにより、無瞬断切替えが可
能となる。
【００２３】
【発明の効果】以上説明したように本発明によれば、伝
送路遅延の少ない方の系のみを遅延させ、遅延の多い系
にフレーム位相を合わせることにより、従来両系各々有
していた位相差を吸収するための大容量メモリの数を一
つに削減できることができ、小さい回路規模での無瞬断
切替を可能にすることができる効果がある。
送路遅延の少ない方の系のみを遅延させ、遅延の多い系
にフレーム位相を合わせることにより、従来両系各々有
していた位相差を吸収するための大容量メモリの数を一
つに削減できることができ、小さい回路規模での無瞬断
切替を可能にすることができる効果がある。
【図１】本発明実施例の要部の構成を示すブロック図。
【図２】従来例の要部の構成を示すブロック図。
１ａ 現用系送信部 １ｂ 予備系送信部 ２ａ 現用系伝送路 ２ｂ 予備系伝送路 ３、４ 受信部 １１ａ 第一同期回路 １１ｂ 第二同期回路 １２ 位相差検出回路 １３ 入力選択器 １４ メモリ １４ａ 現用系メモリ １４ｂ 予備系メモリ １５ａ 第一出力選択器 １５ｂ 第二出力選択器 １６ａ 第一クロック乗せ換え部 １６ｂ 第二クロック乗せ換え部 １７ａ 第一書き込みアドレスカウンタ １７ｂ 第二書き込みアドレスカウンタ １８、２０ 読み出しアドレスカウンタ １９ 伝送路選択器
Claims (4)
- 【請求項１】 それぞれ現用系および予備系の伝送路を
経由して到来する二つの信号の一方を選択する伝送路選
択器と、信号を一時記憶するメモリを含み前記伝送路選
択器の入力側に与えられる二つの信号の位相を一致させ
る同期手段とを備えた無瞬断切替方式において、 前記メモリは前記二つの信号について共通に１個設けら
れ、 前記同期手段は、前記二つの信号の位相差を検出する位
相差検出回路と、前記二つの信号のうちこの位相差検出
回路により到着順が早いと判定された信号を選択して前
記メモリの書込入力に与える入力選択器と、この入力選
択器で選択されない方の信号に同期してこのメモリを読
出す手段と、読出出力を前記メモリの読出出力と前記二
つの信号の一方とのいずれかを選択して前記伝送路選択
器の一方の入力に与える第一出力選択器と、前記メモリ
の読出出力と前記二つの信号の他方とのいずれかを選択
して前記伝送路選択器の他方の入力に与える第二出力選
択器とを備えたことを特徴とする無瞬断切替方式。 - 【請求項２】 前記二つの出力選択器は、それぞれ前記
入力選択器で選択された信号については前記メモリの読
出出力を選択し、前記入力選択器で選択されない信号に
ついては前記伝送路に到来する信号を選択するように連
動制御される請求項１記載の無瞬断切替方式。 - 【請求項３】 前記二つの出力選択器の各出力通路に、
クロック乗せ換え部が設けられた請求項２記載の無瞬断
切替方式。 - 【請求項４】 前記二つの信号のそれぞれについて同期
信号を検出する同期回路を備え、前記位相差検出回路に
はこの同期回路の出力に現れるフレームパルスが供給さ
れる請求項１記載の無瞬断切替方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6118856A JP2581449B2 (ja) | 1994-05-31 | 1994-05-31 | 無瞬断切替方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6118856A JP2581449B2 (ja) | 1994-05-31 | 1994-05-31 | 無瞬断切替方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07327018A true JPH07327018A (ja) | 1995-12-12 |
| JP2581449B2 JP2581449B2 (ja) | 1997-02-12 |
Family
ID=14746836
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6118856A Expired - Lifetime JP2581449B2 (ja) | 1994-05-31 | 1994-05-31 | 無瞬断切替方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2581449B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6067304A (en) * | 1997-03-12 | 2000-05-23 | Nec Corporation | No-hit switching apparatus |
| JP2011071636A (ja) * | 2009-09-24 | 2011-04-07 | Japan Radio Co Ltd | 同期制御装置、無線受信装置およびダイバーシチ受信装置 |
-
1994
- 1994-05-31 JP JP6118856A patent/JP2581449B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6067304A (en) * | 1997-03-12 | 2000-05-23 | Nec Corporation | No-hit switching apparatus |
| JP2011071636A (ja) * | 2009-09-24 | 2011-04-07 | Japan Radio Co Ltd | 同期制御装置、無線受信装置およびダイバーシチ受信装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2581449B2 (ja) | 1997-02-12 |
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