JPH1155233A - 位相合わせ方式 - Google Patents
位相合わせ方式Info
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- JPH1155233A JPH1155233A JP9206522A JP20652297A JPH1155233A JP H1155233 A JPH1155233 A JP H1155233A JP 9206522 A JP9206522 A JP 9206522A JP 20652297 A JP20652297 A JP 20652297A JP H1155233 A JPH1155233 A JP H1155233A
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Abstract
(57)【要約】
【課題】 冗長構成をなす二つの伝送路に関し、回路規
模の縮小を図ること。 【解決手段】 入力側で位相遅延の小さい方の伝送路Ｃ
Ｈ１におけるデータは、経路選択部７、ＭＥＭ１、およ
び経路切替部８を介して出力側伝送路ＣＨ１に接続さ
れ、かつ伝送路ＣＨ０のデータの同期パルスに基づいて
読み出される。一方入力側で位相遅延の大きい方の伝送
路ＣＨ０におけるデータは、経路選択部７から経路切替
部８を介して出力側伝送路ＣＨ０に直接接続される。従
って、出力側伝送路ＣＨ０，ＣＨ１の出力データの位相
を同一に合わせているために、ＭＥＭ１を二つの伝送路
ＣＨ０，ＣＨ１に対して一つのみにすることができる。
模の縮小を図ること。 【解決手段】 入力側で位相遅延の小さい方の伝送路Ｃ
Ｈ１におけるデータは、経路選択部７、ＭＥＭ１、およ
び経路切替部８を介して出力側伝送路ＣＨ１に接続さ
れ、かつ伝送路ＣＨ０のデータの同期パルスに基づいて
読み出される。一方入力側で位相遅延の大きい方の伝送
路ＣＨ０におけるデータは、経路選択部７から経路切替
部８を介して出力側伝送路ＣＨ０に直接接続される。従
って、出力側伝送路ＣＨ０，ＣＨ１の出力データの位相
を同一に合わせているために、ＭＥＭ１を二つの伝送路
ＣＨ０，ＣＨ１に対して一つのみにすることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、冗長構成をなす二
つの伝送路それぞれのデータの位相合わせを行う位相合
わせ方式に関し、特に、回路規模の縮小を図ることがで
きる位相合わせ方式に関する。
つの伝送路それぞれのデータの位相合わせを行う位相合
わせ方式に関し、特に、回路規模の縮小を図ることがで
きる位相合わせ方式に関する。
【０００２】
【従来の技術】従来、この種の位相合わせ方式では、図
２に示されるように、冗長構成である０／１系、二つの
伝送路ＣＨ０，ＣＨ１それぞれに伝送されるデータの位
相を、データ出力の際に合わせるため、データメモリ
（以後、ＭＥＭと略称）１１０，１１１、書込カウンタ
（以後、Ｗ−ＣＴＲと略称）１２０，１２１、読出カウ
ンタ（以後、Ｒ−ＣＴＲと略称）１３０、同期検出部１
４０，１４１、位相比較部１５０、選択部１６０、およ
び遅延部１６１が設けられている。
２に示されるように、冗長構成である０／１系、二つの
伝送路ＣＨ０，ＣＨ１それぞれに伝送されるデータの位
相を、データ出力の際に合わせるため、データメモリ
（以後、ＭＥＭと略称）１１０，１１１、書込カウンタ
（以後、Ｗ−ＣＴＲと略称）１２０，１２１、読出カウ
ンタ（以後、Ｒ−ＣＴＲと略称）１３０、同期検出部１
４０，１４１、位相比較部１５０、選択部１６０、およ
び遅延部１６１が設けられている。
【０００３】伝送路ＣＨ０に対してＭＥＭ１１０を、ま
た伝送路ＣＨ１に対してＭＥＭ１１１を備え、かつＭＥ
Ｍ１１０の書き込み制御にＷ−ＣＴＲ１２０、またＭＥ
Ｍ１１１の書き込み制御にＷ−ＣＴＲ１２１、更にＭＥ
Ｍ１１０，１１１共通の読み出し制御に読出カウンタ１
３０それぞれを備えている。
た伝送路ＣＨ１に対してＭＥＭ１１１を備え、かつＭＥ
Ｍ１１０の書き込み制御にＷ−ＣＴＲ１２０、またＭＥ
Ｍ１１１の書き込み制御にＷ−ＣＴＲ１２１、更にＭＥ
Ｍ１１０，１１１共通の読み出し制御に読出カウンタ１
３０それぞれを備えている。
【０００４】同期検出部１４０は、伝送路ＣＨ０の外部
入力データのポインタを終端して、ＳＤＨ（Synchronou
s Digital Hierarchy:同期ディジタルハイアラキー）通
信方式のフォーマットに準拠し，所定場所に挿入され固
定パターンで形成されるＪ１バイトの同期検出を行う。
この同期検出の際、同期検出部１４０は、１バイトのフ
レームパルス（ＦＰ）を同期パルスとしてＷ−ＣＴＲ１
２０、位相比較部１５０および選択部１６０に送出す
る。同期検出部１４１も同様、伝送路ＣＨ１の外部入力
データのポインタを終端してＪ１バイトの同期検出を行
い、この同期検出の際に１バイトのフレームパルスを同
期パルスとしてＷ−ＣＴＲ１２１、位相比較部１５０お
よび選択部１６０に送出する。
入力データのポインタを終端して、ＳＤＨ（Synchronou
s Digital Hierarchy:同期ディジタルハイアラキー）通
信方式のフォーマットに準拠し，所定場所に挿入され固
定パターンで形成されるＪ１バイトの同期検出を行う。
この同期検出の際、同期検出部１４０は、１バイトのフ
レームパルス（ＦＰ）を同期パルスとしてＷ−ＣＴＲ１
２０、位相比較部１５０および選択部１６０に送出す
る。同期検出部１４１も同様、伝送路ＣＨ１の外部入力
データのポインタを終端してＪ１バイトの同期検出を行
い、この同期検出の際に１バイトのフレームパルスを同
期パルスとしてＷ−ＣＴＲ１２１、位相比較部１５０お
よび選択部１６０に送出する。
【０００５】Ｗ−ＣＴＲ１２０は、同期検出部１４０か
ら入力する同期パルスによりカウンタを回転させ、書き
込み制御信号をＭＥＭ１１０に送出する。従って、伝送
路ＣＨ０から入力するデータは、Ｗ−ＣＴＲ１２０によ
りＭＥＭ１１０に書き込まれる。同様に、Ｗ−ＣＴＲ１
２１は、同期検出部１４１から入力の同期パルスにより
カウンタを回転させ、書き込み制御信号をＭＥＭ１１１
に送出する。従って、伝送路ＣＨ１から入力するデータ
はＷ−ＣＴＲ１２１によりＭＥＭ１１１に書き込まれ
る。
ら入力する同期パルスによりカウンタを回転させ、書き
込み制御信号をＭＥＭ１１０に送出する。従って、伝送
路ＣＨ０から入力するデータは、Ｗ−ＣＴＲ１２０によ
りＭＥＭ１１０に書き込まれる。同様に、Ｗ−ＣＴＲ１
２１は、同期検出部１４１から入力の同期パルスにより
カウンタを回転させ、書き込み制御信号をＭＥＭ１１１
に送出する。従って、伝送路ＣＨ１から入力するデータ
はＷ−ＣＴＲ１２１によりＭＥＭ１１１に書き込まれ
る。
【０００６】一方、位相比較部１５０は、同期検出部１
４０，１４１から入力する同期パルスの位相比較を行
い、比較結果を選択部１６０に送出する。選択部１６０
は、位相比較部１５０から受ける比較結果に基づいて同
期検出部１４０，１４１それぞれから入力する同期パル
スのうち、位相遅延の大きい方を選択して遅延部１６１
に送出する。遅延部１６１は、選択後の同期パルスの位
相が必ず遅れた位相になるように固定遅延を挿入してＲ
−ＣＴＲ１３０に送出する。
４０，１４１から入力する同期パルスの位相比較を行
い、比較結果を選択部１６０に送出する。選択部１６０
は、位相比較部１５０から受ける比較結果に基づいて同
期検出部１４０，１４１それぞれから入力する同期パル
スのうち、位相遅延の大きい方を選択して遅延部１６１
に送出する。遅延部１６１は、選択後の同期パルスの位
相が必ず遅れた位相になるように固定遅延を挿入してＲ
−ＣＴＲ１３０に送出する。
【０００７】Ｒ−ＣＴＲ１３０は、選択部１６０で選択
され遅延部１６１を介して送られた同期検出部１４０，
１４１の一方で、位相遅延の大きい方の同期パルスによ
りカウンタを回転させ、読み出し制御信号をＭＥＭ１１
０，１１１の両者に同時に送出する。従って、ＭＥＭ１
１０から伝送路ＣＨ０へ出力するデータは、ＭＥＭ１１
１から伝送路ＣＨ１へ出力するデータと同時にＲ−ＣＴ
Ｒ１３０により読み出され、位相合わせが実現される。
され遅延部１６１を介して送られた同期検出部１４０，
１４１の一方で、位相遅延の大きい方の同期パルスによ
りカウンタを回転させ、読み出し制御信号をＭＥＭ１１
０，１１１の両者に同時に送出する。従って、ＭＥＭ１
１０から伝送路ＣＨ０へ出力するデータは、ＭＥＭ１１
１から伝送路ＣＨ１へ出力するデータと同時にＲ−ＣＴ
Ｒ１３０により読み出され、位相合わせが実現される。
【０００８】
【発明が解決しようとする課題】上述した従来の位相合
わせ方式では、冗長構成である０／１系、二つの伝送路
それぞれに伝送されるデータの位相をデータ出力の際に
合わせるため、データメモリ（ＭＥＭ）および書込カウ
ンタ（Ｗ−ＣＴＲ）を各系毎に設ける必要があるので、
回路規模が大きくなるという問題点がある。
わせ方式では、冗長構成である０／１系、二つの伝送路
それぞれに伝送されるデータの位相をデータ出力の際に
合わせるため、データメモリ（ＭＥＭ）および書込カウ
ンタ（Ｗ−ＣＴＲ）を各系毎に設ける必要があるので、
回路規模が大きくなるという問題点がある。
【０００９】本発明の課題は、上記問題点を解決し、回
路規模を縮小できる位相合わせ方式を提供することであ
る。
路規模を縮小できる位相合わせ方式を提供することであ
る。
【００１０】
【課題を解決するための手段】本発明による位相合わせ
方式は、冗長構成をなす二つの伝送路それぞれのデータ
の位相合わせを行う位相合わせ方式において、前記二つ
の伝送路それぞれのデータの位相比較を行う位相比較手
段と、この位相比較の結果、遅延の小さいデータのみを
メモリに書き込むデータ書込手段と、遅延の大きい位相
を基準に前記メモリからデータを読み出すデータ読出手
段とを備えることにより、遅延の小さい前記データの位
相を、遅延の大きいデータの位相に合わせている。
方式は、冗長構成をなす二つの伝送路それぞれのデータ
の位相合わせを行う位相合わせ方式において、前記二つ
の伝送路それぞれのデータの位相比較を行う位相比較手
段と、この位相比較の結果、遅延の小さいデータのみを
メモリに書き込むデータ書込手段と、遅延の大きい位相
を基準に前記メモリからデータを読み出すデータ読出手
段とを備えることにより、遅延の小さい前記データの位
相を、遅延の大きいデータの位相に合わせている。
【００１１】また、この具体的な構成の一つは、前記二
つの伝送路のデータの一方のみを書き込み記憶するデー
タメモリ（ＭＥＭ）と、このデータメモリの書き込みを
制御する書込カウンタ（Ｗ−ＣＴＲ）と、前記データメ
モリの読み取りを制御する読出カウンタ（Ｒ−ＣＴＲ）
と、前記二つの伝送路のデータそれぞれから１バイトの
同期検出を行うと共に前記二つの伝送路それぞれにおけ
る同期パルスを出力する同期検出部と、この同期検出部
から出力された二つの伝送路それぞれにおける前記同期
パルスを受けてこれらの位相を比較し、比較結果を出力
する位相比較部と、前記同期検出部が出力する二つの伝
送路それぞれにおける前記同期パルスを入力し、前記位
相比較部の比較結果を受けた際、一方で位相遅延の小さ
い伝送路の同期パルスを前記書込カウンタ（Ｗ−ＣＴ
Ｒ）に接続し、他方で位相遅延の大きい伝送路の同期パ
ルスを前記読出カウンタ（Ｒ−ＣＴＲ）に接続するパル
ス選択部と、前記位相比較部の比較結果を受けた際、一
方で位相遅延の小さい伝送路のみ前記データメモリを介
して出力に接続し、他方で位相遅延の大きい伝送路を直
接出力に接続する経路選択切替部とを備えていることで
ある。
つの伝送路のデータの一方のみを書き込み記憶するデー
タメモリ（ＭＥＭ）と、このデータメモリの書き込みを
制御する書込カウンタ（Ｗ−ＣＴＲ）と、前記データメ
モリの読み取りを制御する読出カウンタ（Ｒ−ＣＴＲ）
と、前記二つの伝送路のデータそれぞれから１バイトの
同期検出を行うと共に前記二つの伝送路それぞれにおけ
る同期パルスを出力する同期検出部と、この同期検出部
から出力された二つの伝送路それぞれにおける前記同期
パルスを受けてこれらの位相を比較し、比較結果を出力
する位相比較部と、前記同期検出部が出力する二つの伝
送路それぞれにおける前記同期パルスを入力し、前記位
相比較部の比較結果を受けた際、一方で位相遅延の小さ
い伝送路の同期パルスを前記書込カウンタ（Ｗ−ＣＴ
Ｒ）に接続し、他方で位相遅延の大きい伝送路の同期パ
ルスを前記読出カウンタ（Ｒ−ＣＴＲ）に接続するパル
ス選択部と、前記位相比較部の比較結果を受けた際、一
方で位相遅延の小さい伝送路のみ前記データメモリを介
して出力に接続し、他方で位相遅延の大きい伝送路を直
接出力に接続する経路選択切替部とを備えていることで
ある。
【００１２】この構成により、二つの伝送路に対して一
つの伝送路分のデータメモリ（ＭＥＭ）を備えるのみで
も、位相を合わせることができる。
つの伝送路分のデータメモリ（ＭＥＭ）を備えるのみで
も、位相を合わせることができる。
【００１３】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００１４】図１は本発明の実施の一形態を示す機能ブ
ロック図である。
ロック図である。
【００１５】図１に示された位相合わせ方式では、デー
タメモリ（ＭＥＭ）１、書込カウンタ（Ｗ−ＣＴＲ）
２、読出カウンタ（Ｒ−ＣＴＲ）３、同期検出部４０，
４１、位相比較部５、パルス選択部６、経路選択部７、
および経路切替部８が設けられている。
タメモリ（ＭＥＭ）１、書込カウンタ（Ｗ−ＣＴＲ）
２、読出カウンタ（Ｒ−ＣＴＲ）３、同期検出部４０，
４１、位相比較部５、パルス選択部６、経路選択部７、
および経路切替部８が設けられている。
【００１６】従来との相違点は、経路選択部７および経
路切替部８の増加はあるが、ＭＥＭ１およびＷ−ＣＴＲ
２が二つから一つになったことであり、ＭＥＭ１および
Ｗ−ＣＴＲ２の減少により回路の大きさが大幅に縮小さ
れる。
路切替部８の増加はあるが、ＭＥＭ１およびＷ−ＣＴＲ
２が二つから一つになったことであり、ＭＥＭ１および
Ｗ−ＣＴＲ２の減少により回路の大きさが大幅に縮小さ
れる。
【００１７】ＭＥＭ１は、Ｗ−ＣＴＲ２から受ける書込
制御信号により経路選択部７の二つの出力の一方から送
出されるデータを書き込み記憶する一方、Ｒ−ＣＴＲ３
から受ける読み出し制御信号により格納されているデー
タを読み出し、経路切替部８の二つの入力の一方へ送出
するものとする。
制御信号により経路選択部７の二つの出力の一方から送
出されるデータを書き込み記憶する一方、Ｒ−ＣＴＲ３
から受ける読み出し制御信号により格納されているデー
タを読み出し、経路切替部８の二つの入力の一方へ送出
するものとする。
【００１８】Ｗ−ＣＴＲ２はパルス選択部６の二つの出
力の一方を入力し、またＲ−ＣＴＲ３はパルス選択部６
の二つの出力の他方を入力し、Ｗ−ＣＴＲ２およびＲ−
ＣＴＲ３それぞれの出力は上述のようにＭＥＭ１に接続
されているものとする。
力の一方を入力し、またＲ−ＣＴＲ３はパルス選択部６
の二つの出力の他方を入力し、Ｗ−ＣＴＲ２およびＲ−
ＣＴＲ３それぞれの出力は上述のようにＭＥＭ１に接続
されているものとする。
【００１９】Ｗ−ＣＴＲ２は、パルス選択部６を介して
受ける同期パルスによりカウンタを回転させ、書き込み
制御信号をＭＥＭ１に送出する。従って、ＭＥＭ１に入
力するデータは、Ｗ−ＣＴＲ２により書き込まれる。
受ける同期パルスによりカウンタを回転させ、書き込み
制御信号をＭＥＭ１に送出する。従って、ＭＥＭ１に入
力するデータは、Ｗ−ＣＴＲ２により書き込まれる。
【００２０】Ｒ−ＣＴＲ３は、パルス選択部６を介して
送られた同期パルスによりカウンタを回転させ、読み出
し制御信号をＭＥＭ１に送出する。従って、ＭＥＭ１か
ら出力するデータはＲ−ＣＴＲ３により読み出される。
送られた同期パルスによりカウンタを回転させ、読み出
し制御信号をＭＥＭ１に送出する。従って、ＭＥＭ１か
ら出力するデータはＲ−ＣＴＲ３により読み出される。
【００２１】同期検出部４０は、伝送路ＣＨ０の外部入
力データのポインタを終端してＪ１バイトの同期検出を
行い、この同期検出の際に１バイトのフレームパルスを
同期パルスとして位相比較部５およびパルス選択部６に
送出する。同期検出部４１も同様、伝送路ＣＨ１の外部
入力データのポインタを終端してＪ１バイトの同期検出
を行い、この同期検出の際に１バイトのフレームパルス
を同期パルスとして位相比較部５およびパルス選択部６
に送出する。
力データのポインタを終端してＪ１バイトの同期検出を
行い、この同期検出の際に１バイトのフレームパルスを
同期パルスとして位相比較部５およびパルス選択部６に
送出する。同期検出部４１も同様、伝送路ＣＨ１の外部
入力データのポインタを終端してＪ１バイトの同期検出
を行い、この同期検出の際に１バイトのフレームパルス
を同期パルスとして位相比較部５およびパルス選択部６
に送出する。
【００２２】位相比較部５は、同期検出部４０，４１か
ら入力する同期パルスの位相比較を行い、比較結果をパ
ルス選択部６、経路選択部７、および経路切替部８に送
出する。
ら入力する同期パルスの位相比較を行い、比較結果をパ
ルス選択部６、経路選択部７、および経路切替部８に送
出する。
【００２３】パルス選択部６は、位相比較部５から受け
る比較結果に基づいて、同期検出部４０，４１それぞれ
から入力する同期パルスのうち、位相遅延の小さい方を
選択してＷ−ＣＴＲ２に接続して送出する一方、位相遅
延の大きい方を選択してＲ−ＣＴＲ３に接続し送出す
る。
る比較結果に基づいて、同期検出部４０，４１それぞれ
から入力する同期パルスのうち、位相遅延の小さい方を
選択してＷ−ＣＴＲ２に接続して送出する一方、位相遅
延の大きい方を選択してＲ−ＣＴＲ３に接続し送出す
る。
【００２４】経路選択部７は、位相比較部５から受ける
比較結果に基づいて、位相遅延の小さい方の伝送路をＭ
ＥＭ１の入力に接続する一方、他方の位相遅延の大きい
方の伝送路を経路切替部８の入力に接続する。
比較結果に基づいて、位相遅延の小さい方の伝送路をＭ
ＥＭ１の入力に接続する一方、他方の位相遅延の大きい
方の伝送路を経路切替部８の入力に接続する。
【００２５】経路切替部８は、位相比較部５から受ける
比較結果に基づいて、入力側で位相遅延の小さい方の出
力側伝送路をＭＥＭ１の出力に接続する一方、他方の入
力側で位相遅延の大きい方の出力側伝送路を経路選択部
７の出力に直接接続する。
比較結果に基づいて、入力側で位相遅延の小さい方の出
力側伝送路をＭＥＭ１の出力に接続する一方、他方の入
力側で位相遅延の大きい方の出力側伝送路を経路選択部
７の出力に直接接続する。
【００２６】従って、入力側で位相遅延の小さい方の伝
送路におけるデータは、経路選択部７、ＭＥＭ１、およ
び経路切替部８を介して出力側伝送路に接続される一
方、入力側で位相遅延の大きい方の伝送路におけるデー
タは、経路選択部７から直接経路切替部８を介して出力
側伝送路に接続される。
送路におけるデータは、経路選択部７、ＭＥＭ１、およ
び経路切替部８を介して出力側伝送路に接続される一
方、入力側で位相遅延の大きい方の伝送路におけるデー
タは、経路選択部７から直接経路切替部８を介して出力
側伝送路に接続される。
【００２７】次に、図１を参照して機能を説明する。
【００２８】ここで、伝送路ＣＨ０の外部入力データの
位相が伝送路ＣＨ１の外部入力データの位相より遅れが
大きいものとする。
位相が伝送路ＣＨ１の外部入力データの位相より遅れが
大きいものとする。
【００２９】伝送路ＣＨ０，ＣＨ１それぞれの外部入力
データでは、同期検出部４０，４１それぞれにより同期
検出が行われ、生成された同期パルスが位相比較部５お
よびパルス選択部６に送出される。
データでは、同期検出部４０，４１それぞれにより同期
検出が行われ、生成された同期パルスが位相比較部５お
よびパルス選択部６に送出される。
【００３０】位相比較部５は、同期検出部４０，４１か
ら入力する同期パルスの位相比較を行い、位相遅延が小
さい伝送路ＣＨ１を比較結果としてパルス選択部６、経
路選択部７、および経路切替部８に送出する。
ら入力する同期パルスの位相比較を行い、位相遅延が小
さい伝送路ＣＨ１を比較結果としてパルス選択部６、経
路選択部７、および経路切替部８に送出する。
【００３１】パルス選択部６は、位相比較部５から受け
る比較結果に基づいて、同期検出部４０，４１それぞれ
から入力する同期パルスのうち、位相遅延の小さい同期
検出部４１の出力を選択してＷ−ＣＴＲ２に接続して送
出する一方、位相遅延の大きい同期検出部４０の出力を
選択してＲ−ＣＴＲ３に接続し送出する。
る比較結果に基づいて、同期検出部４０，４１それぞれ
から入力する同期パルスのうち、位相遅延の小さい同期
検出部４１の出力を選択してＷ−ＣＴＲ２に接続して送
出する一方、位相遅延の大きい同期検出部４０の出力を
選択してＲ−ＣＴＲ３に接続し送出する。
【００３２】一方、経路選択部７は、位相比較部５から
受ける比較結果に基づいて、位相遅延の小さい方の伝送
路ＣＨ１をＭＥＭ１の入力に接続する一方、他方の位相
遅延の大きい方の伝送路ＣＨ０を経路切替部８の入力に
接続する。また、経路切替部８は、位相比較部５から受
ける比較結果に基づいて、入力側で位相遅延の小さい方
の出力側伝送路ＣＨ１をＭＥＭ１の出力に接続する一
方、他方の入力側で位相遅延の大きい方の出力側伝送路
ＣＨ０を経路選択部７の出力に直接接続する。
受ける比較結果に基づいて、位相遅延の小さい方の伝送
路ＣＨ１をＭＥＭ１の入力に接続する一方、他方の位相
遅延の大きい方の伝送路ＣＨ０を経路切替部８の入力に
接続する。また、経路切替部８は、位相比較部５から受
ける比較結果に基づいて、入力側で位相遅延の小さい方
の出力側伝送路ＣＨ１をＭＥＭ１の出力に接続する一
方、他方の入力側で位相遅延の大きい方の出力側伝送路
ＣＨ０を経路選択部７の出力に直接接続する。
【００３３】他方、Ｗ−ＣＴＲ２は、パルス選択部６を
介して受ける位相遅延の小さい同期検出部４１の出力で
ある同期パルスによりカウンタを回転させ、書き込み制
御信号をＭＥＭ１に送出する。従って、ＭＥＭ１に経路
選択部７を介して入力する伝送路ＣＨ１のデータは、伝
送路ＣＨ１のデータの同期パルスに基づいて書き込まれ
る。
介して受ける位相遅延の小さい同期検出部４１の出力で
ある同期パルスによりカウンタを回転させ、書き込み制
御信号をＭＥＭ１に送出する。従って、ＭＥＭ１に経路
選択部７を介して入力する伝送路ＣＨ１のデータは、伝
送路ＣＨ１のデータの同期パルスに基づいて書き込まれ
る。
【００３４】Ｒ−ＣＴＲ３は、パルス選択部６を介して
送られた位相遅延の大きい同期検出部４０の出力である
同期パルスによりカウンタを回転させ、読み出し制御信
号をＭＥＭ１に送出する。従って、ＭＥＭ１から経路切
替部８を介して出力する出力伝送路ＣＨ１のデータは、
伝送路ＣＨ０のデータの同期パルスに基づいて読み出さ
れる。
送られた位相遅延の大きい同期検出部４０の出力である
同期パルスによりカウンタを回転させ、読み出し制御信
号をＭＥＭ１に送出する。従って、ＭＥＭ１から経路切
替部８を介して出力する出力伝送路ＣＨ１のデータは、
伝送路ＣＨ０のデータの同期パルスに基づいて読み出さ
れる。
【００３５】従って、入力側で位相遅延の小さい方の伝
送路ＣＨ１におけるデータは、経路選択部７、ＭＥＭ
１、および経路切替部８を介して出力側伝送路ＣＨ１に
接続され、かつ、伝送路ＣＨ０のデータの同期パルスに
基づいて読み出される一方、入力側で位相遅延の大きい
方の伝送路ＣＨ０におけるデータは、経路選択部７から
経路切替部８を介して出力側伝送路ＣＨ０に直接接続さ
れるので、出力側伝送路ＣＨ０，ＣＨ１の両者共に同一
の位相に合わせられている。
送路ＣＨ１におけるデータは、経路選択部７、ＭＥＭ
１、および経路切替部８を介して出力側伝送路ＣＨ１に
接続され、かつ、伝送路ＣＨ０のデータの同期パルスに
基づいて読み出される一方、入力側で位相遅延の大きい
方の伝送路ＣＨ０におけるデータは、経路選択部７から
経路切替部８を介して出力側伝送路ＣＨ０に直接接続さ
れるので、出力側伝送路ＣＨ０，ＣＨ１の両者共に同一
の位相に合わせられている。
【００３６】上記説明では、経路選択部および経路切替
部を分離して図示し説明したが、一つの構成にまとめて
もよい。このように、機能の分離併合等による機能配分
の変更は上記機能を満たす限り自由であり、上記説明が
本発明を限定するものではない。
部を分離して図示し説明したが、一つの構成にまとめて
もよい。このように、機能の分離併合等による機能配分
の変更は上記機能を満たす限り自由であり、上記説明が
本発明を限定するものではない。
【００３７】
【発明の効果】以上説明したように本発明によれば、冗
長構成をなす二つの伝送路の入力側で位相遅延の小さい
方の伝送路におけるデータは、経路選択部、ＭＥＭ、お
よび経路切替部を介して出力側伝送路に接続される一
方、入力側で位相遅延の大きい方の伝送路におけるデー
タは、経路選択部から経路切替部を介して出力側伝送路
に直接接続され、かつ、入力側で位相遅延の大きい方の
伝送路のデータの同期パルスに基づいて読み出されてい
る。
長構成をなす二つの伝送路の入力側で位相遅延の小さい
方の伝送路におけるデータは、経路選択部、ＭＥＭ、お
よび経路切替部を介して出力側伝送路に接続される一
方、入力側で位相遅延の大きい方の伝送路におけるデー
タは、経路選択部から経路切替部を介して出力側伝送路
に直接接続され、かつ、入力側で位相遅延の大きい方の
伝送路のデータの同期パルスに基づいて読み出されてい
る。
【００３８】従って、二つの伝送路に対して一つの伝送
路分のデータメモリを備えるのみでも、両者共に二つの
出力側伝送路に対して出力するデータを同一の位相に合
わせることができる。
路分のデータメモリを備えるのみでも、両者共に二つの
出力側伝送路に対して出力するデータを同一の位相に合
わせることができる。
【図１】本発明の実施の一形態を示す機能ブロック図で
ある。
ある。
【図２】従来の一例を示す機能ブロック図である。
【符号の説明】 １ データメモリ（ＭＥＭ） ２ 書込カウンタ（Ｗ−ＣＴＲ） ３ 読出カウンタ（Ｒ−ＣＴＲ） ５ 位相比較部 ６ パルス選択部 ７ 経路選択部 ８ 経路切替部 ４０、４１ 同期検出部
Claims (3)
- 【請求項１】 冗長構成をなす二つの伝送路それぞれの
データの位相合わせを行う位相合わせ方式において、前
記二つの伝送路それぞれのデータの位相比較を行う位相
比較手段と、この位相比較の結果、遅延の小さいデータ
のみをメモリに書き込むデータ書込手段と、遅延の大き
い位相を基準に前記メモリからデータを読み出すデータ
読出手段とを備え、遅延の小さい前記データの位相を遅
延の大きいデータの位相に合わせることを特徴とする位
相合わせ方式。 - 【請求項２】 冗長構成をなす二つの伝送路それぞれの
データの位相合わせを行う位相合わせ方式において、前
記二つの伝送路のデータそれぞれで１バイト毎の同期検
出を行って同期パルスを出力する同期検出手段と、この
同期検出手段から出力された二つの前記同期パルスの位
相を比較し、この比較結果を出力する位相比較手段と、
この位相比較手段から受けた比較結果に基づいて、位相
遅延の小さいデータが伝送される伝送路をデータメモリ
に接続すると共に、前記同期検出手段から受けた一方の
位相遅延の小さい伝送路の同期パルスを前記データメモ
リの書き込み制御に接続し、他方の位相遅延の大きい伝
送路の同期パルスを前記データメモリの読み出し制御に
接続する経路切替手段とを備え、前記データメモリに書
き込まれた位相遅延の小さい伝送路のデータを位相遅延
の大きい伝送路の同期パルスの位相により読み出し、位
相遅延の大きい伝送路のデータの位相に合わせることを
特徴とする位相合わせ方式。 - 【請求項３】 冗長構成をなす二つの伝送路それぞれの
データの位相合わせを行う位相合わせ方式において、前
記二つの伝送路のデータの一方のみを書き込み記憶する
データメモリ（ＭＥＭ）と、このデータメモリの書き込
みを制御する書込カウンタ（Ｗ−ＣＴＲ）と、前記デー
タメモリの読み取りを制御する読出カウンタ（Ｒ−ＣＴ
Ｒ）と、前記二つの伝送路のデータそれぞれから１バイ
トの同期検出を行うと共に前記二つの伝送路それぞれに
おける同期パルスを出力する同期検出部と、この同期検
出部から出力された二つの伝送路それぞれにおける前記
同期パルスを受けてこれらの位相を比較し、比較結果を
出力する位相比較部と、前記同期検出部が出力する二つ
の伝送路それぞれにおける前記同期パルスを入力し、前
記位相比較部の比較結果を受けた際、一方で位相遅延の
小さい伝送路の同期パルスを前記書込カウンタ（Ｗ−Ｃ
ＴＲ）に接続し、他方で位相遅延の大きい伝送路の同期
パルスを前記読出カウンタ（Ｒ−ＣＴＲ）に接続するパ
ルス選択部と、前記位相比較部の比較結果を受けた際、
一方で位相遅延の小さい伝送路のみ前記データメモリを
介して出力に接続し、他方で位相遅延の大きい伝送路を
直接出力に接続する経路選択切替部とを備え、前記メモ
リに書き込まれた位相遅延の小さい伝送路のデータを位
相遅延の大きい伝送路の同期パルスにより読み出し、位
相遅延の大きい伝送路のデータの位相に合わせることを
特徴とする位相合わせ方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9206522A JPH1155233A (ja) | 1997-07-31 | 1997-07-31 | 位相合わせ方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9206522A JPH1155233A (ja) | 1997-07-31 | 1997-07-31 | 位相合わせ方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1155233A true JPH1155233A (ja) | 1999-02-26 |
Family
ID=16524767
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9206522A Withdrawn JPH1155233A (ja) | 1997-07-31 | 1997-07-31 | 位相合わせ方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1155233A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111656154A (zh) * | 2018-02-02 | 2020-09-11 | 三菱重工机械系统株式会社 | 轮辋更换机、轮辋保持装置及轮胎试验系统 |
-
1997
- 1997-07-31 JP JP9206522A patent/JPH1155233A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111656154A (zh) * | 2018-02-02 | 2020-09-11 | 三菱重工机械系统株式会社 | 轮辋更换机、轮辋保持装置及轮胎试验系统 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20041005 |