JPH0733174Y2

JPH0733174Y2 - デジタルデータのピーク検出・読み出し回路

Info

Publication number: JPH0733174Y2
Application number: JP6270490U
Authority: JP
Inventors: 浩司小泉
Original assignee: Kenwood KK
Current assignee: Kenwood KK
Priority date: 1990-06-15
Filing date: 1990-06-15
Publication date: 1995-07-31
Anticipated expiration: 2005-06-15
Also published as: JPH0421976U

Description

【考案の詳細な説明】（産業上の利用分野）本考案はデジタルストレージオシロスコープなどに用い
て好適なデジタルデータのピーク検出・読み出し回路に
関する。

（従来の技術）従来、デジタルデータのピーク検出回路は第４図に示す
如く、A/D変換器１からの出力データをラッチ回路２で
ラッチし、ラッチ回路３にラッチされているデータ及び
ラッチ回路４にラッチされているデータ比較器５及び６
とでそれぞれ比較し、その結果をストローブパルスとし
てラッチ回路３及び４に各別に供給して、常にラッチ回
路３には最大値データがラッチされ、ラッチ回路４には
最小値データがラッチされるように構成されていた。

（考案が解決しようとする課題）しかし、従来のデジタルデータのピーク検出回路はデジ
タルストレージオシロスコープ等によく使用されている
が、基本的にはラッチ回路３にラッチされているデー
タ、ラッチ回路４にラッチされているデータがマイクロ
コンピュータに取り込まれることを前提にしているた
め、従来のデジタルデータのピーク検出回路において
は、マイクロコンピュータによるコントロール無しで
は、所定周期で最大値データと最小値データとを交互に
出力させることができないという問題点があった。

本考案は上記の問題点を解消して、マイクロコンピュー
タを利用せずに、デジタルデータの最大値データ及び最
小値データを検出、保持し、かつ保持した最大値データ
及び最小値データを（１）最大値データのみ、（２）最
小値データのみ、（３）所定周期で最大値データ、最小
値データを交互に切替えて出力することができるデジタ
ルデータのピーク検出・読み出し回路を提供することを
目的とする。

（課題を解決するための手段）本考案のデジタルデータのピーク検出・読み出し回路
は、入力信号をデジタルデータに変換するA/D変換手段
と、A/D変換手段により変換されたデジタルデータ中の
最大値データを検出して保持する第１保持手段と、A/D
変換手段により変換されたデジタルデータ中の最小値デ
ータを検出して保持する第２保持手段と、第１保持手段
に保持されているデータの読み出し、第２保持手段に保
持されているデータの読み出し、または所定の間隔で第
１の保持手段に保持されているデータと第２保持手段に
保持されているデータとを交互に読み出しの１つを２つ
の切替指示信号の組合せに伴って選択する選択制御信号
とを備えたことを特徴とする。

（作用）上記のように構成した本考案のデジタルデータのピーク
検出・読み出し回路によれば、入力信号はA/D変換手段
によってデジタルデータに変換され、変換されたデジタ
ルデータ中の最大値データは第１保持手段によって検出
され、かつ保持される。変換されたデジタルデータ中の
最小値データは第２保持手段によって検出され、かつ保
持される。２つの切替指示信号の組合せに伴い選択制御
手段によって第１保持手段に保持されているデータの読
み出し、第２保持手段に保持されているデータの読み出
し、または所定の間隔で第１保持手段に保持されている
データと第２保持手段に保持されているデータとを交互
に読み出しの１つが選択される。したがって、２つの切
替指示信号の組合せを設定することによって、最大値デ
ータの読み出し、最小値データの読み出し、最大値デー
タと最小値データとの交互の読み出しが選択できる。

（実施例）以下、本考案を実施例により説明する。

第１図は本考案の一実施例の構成を示すブロック図であ
る。

入力信号はA/D変換器１でデジタルデータに変換し、変
換デジタルデータはラッチ回路２でラッチする。ラッチ
回路２にラッチされたデータがその直前にラッチされて
いたデータより大きいことを検出して、最大値データを
ラッチする最大値検出回路20と、ラッチ回路２にラッチ
されたデータがその前にラッチされていたデータより小
さいことを検出して、最小値データをラッチする最小値
検出回路21と、データ更新クロックパルスのタイミング
で制御信号に伴って、最大値検出回路20、最小値検出回
路21によってそれぞれ検出しかつ保持している最大値デ
ータ、最小値データ、さらに最大値データと最小値デー
タとを交互に読み出す読み出し回路22とを備えている。

最大値検出回路20はラッチ回路２にラッチされているデ
ータをラッチするラッチ回路３と、ラッチ回路２にラッ
チされているデータとラッチ回路３にラッチされている
データとを比較し、かつラッチ回路２にラッチされてい
るデータの方が大きいときに出力を発生する比較器５
と、比較器５の出力とリセットパルスとを入力するオア
ゲート９と、オアゲート９の出力とサンプリングパルス
とを入力としかつ出力をラッチ回路３のストローブパル
スとするアンドゲート７とから構成してある。

最小値検出回路21はラッチ２回路にラッチされているデ
ータをラッチするラッチ４回路と、ラッチ回路２にラッ
チされているデータとラッチ回路４にラッチされている
データとを比較し、かつラッチ２回路にラッチされてい
るデータの方が小さいときに出力を発生する比較器６
と、比較器６の出力とリセットパルスとを入力とするオ
アゲート10と、オアゲート10の出力とサンプリングパル
スとを入力としかつ出力をラッチ回路４のスロトーブパ
ルスとするアンドゲート８とから構成してある。

読み出し回路22はデータ更新クロックパルスをクロック
入力とするトグルフリップフロップ11と、トグルフリッ
プフロップ11のＱ出力、出力、データ更新クロックパ
ルス及びアース電位を入力とし、制御信号Ａ、Ｂを切替
信号として切替信号により２入力を選択して出力するデ
ータセレクタ12と、データセレクタ12の一方の出力をス
トローブパルスとしてラッチ回路３にラッチされている
データをラッチするラッチ回路13と、制御信号Ａとデー
タセレクタ12の他方の出力を入力としかつ出力によっ
て、ラッチ回路13にラッチされているデータの出力をイ
ネーブルとするオアゲート14と、データセレクタ12の他
方の出力をストローブパルスとしてラッチ回路４にラッ
チされているデータをラッチするラッチ回路15と、制御
信号Ｂとデータセレクタ12の一方の出力を入力としかつ
出力によって、ラッチ回路15にラッチされているデータ
の出力をイネーブルとするオアゲート16とからなり、ラ
ッチ回路13、15にラッチされているデータを出力する。
ここで、データセレクタ12は例えばLS153を用いること
ができて、制御信号A,Bに伴って第４図に示す如く入力
を選択して出力する。

上記の如く構成された本実施例の作用を説明する。

入力信号は第２図（ａ）に例示する如くであり、サンプ
リングパルスは第２図（ｂ）例示する如くであるとす
る。

したがって、A/D変換器１の変換データは第２図（ｃ）
に示す如くである。この変換データはラッチ回路２でラ
ッチされる。ラッチ回路２にラッチされているデータは
第２図（ｄ）に示す如くである。ラッチ２回路にラッチ
されているデータがラッチ回路３にラッチされているデ
ータより大きいときに比較器５から出力が発生し、ラッ
チ回路３のストローブパルスは第２図（ｇ）に示す如く
になる。このストローブパルスを受けてラッチ回路３は
ラッチ回路２にラッチされているデータをラッチする。
この結果、ラッチ回路３にはリセット後からその時点ま
での最大値データがラッチされることになり、ラッチ回
路３にラッチされているデータは第２図（ｅ）に示す如
くになる。

また同様に、ラッチ回路２にラッチされているデータが
ラッチ回路４にラッチされているデータより小さいとき
に比較器６から出力が発生し、ラッチ回路４のストロー
ブパルスは第２図（ｈ）に示す如くになる。このストロ
ーブパルスを受けてラッチ回路４はラッチ回路２にラッ
チされているデータをラッチする。この結果、ラッチ回
路４にはリセット後からその時点までの最小値データが
ラッチされることになり、ラッチ回路４にラッチされて
いるデータは第２図（ｆ）に示す如くになる。

データ更新クロックパルスは第２図（ｉ）に示す如くで
ある。

ここで、制御信号Ａ、Ｂが論理“0"、論理“1"に設定さ
れているときはデータセレクタ12の入力端子“1"の入力
が選択されて、オアゲート14の出力は論理“0"、オアゲ
ート16の出力は論理“1"となって、ラッチ回路３にラッ
チされているデータがラッチ13回路にラッチされ、この
ラッチされたデータが出力、すなわち最大値データが出
力されることになる。この状態は第２図（ｊ）に示す如
くである。

制御信号Ａ、Ｂが論理“1"、論理“0"に設定されている
ときはデータセレクタ12の入力端子“2"の入力が選択さ
れて、オアゲート14の出力は論理“1"、オアゲート16の
出力は論理“0"となって、ラッチ回路４にラッチされて
いるデータがラッチ回路15にラッチされ、このラッチさ
れたデータが出力、すなわち最小値データが出力される
ことになる。この状態は第２図（ｋ）に示す如くであ
る。

制御信号Ａ、Ｂが論理“0"、論理“0"に設定されている
ときはデータセレクタ12の入力端子“0"の入力が選択さ
れて、データ更新クロックパルス毎に、ラッチ回路３に
ラッチされているデータのラッチ回路13へのラッチとラ
ッチ回路４にラッチされているデータのラッチ回路15へ
のラッチとが交互に繰り返される。さらにまた、データ
更新クロックパルス毎に、オアゲート14の出力は論理
“0"と論理“1"とが交互に繰り返され、かつこれに同期
してオアゲート16の出力は論理“1"と論理“0"とが交互
に繰り返されることになって、ラッチ回路13にラッチさ
れているデータの出力とラッチ回路15にラッチされてい
るデータの出力とが交互に繰り返される。したがって、
最大値データと最小値データとがデータ更新クロックパ
ルス毎に交互に出力されることになる。この状態は第２
図（１）に示す如くである。

したがって、最大値データを出力するか、最小値データ
を出力するか、または最大値データと最小値データとを
交互に出力するかを、制御信号A,Bを設定することによ
って選択することができることになる。

（考案の効果）以上説明したように本考案にデジタルデータのピーク検
出・読み出し回路によれば、入力信号をA/D変換手段に
よってデジタルデータに変換し、変換されたデジタルデ
ータ中の最大値データを第１保持手段によって検出、か
つ保持し、変換されたデジタルデータ中の最小値データ
を第２保持手段によって検出、かつ保持し、第１保持手
段に保持されているデータの読み出し、第２保持手段に
保持されているデータの読み出し、または所定の間隔で
第１保持手段に保持されているデータと第２保持手段に
保持されているデータとを交互に読み出しの１つの２つ
の切替指示信号の組合せに伴い選択するようにしたた
め、マイクロコンピュータによらず、２つの切替指示信
号の組合せを設定することによって、最大値データの読
み出し、最小値データの読み出し、最大値データと最小
値データとの交互の読み出しが選択できる。またこのた
めの構成も簡単である。

【図面の簡単な説明】

第１図は本考案の一実施例の構成を示すブロック図。第２図は本考案の一実施例の作用の説明に供するタイミ
ング図。第３図は本考案の一実施例におけるデータセレクタの入
力選択を示す図。第４図は従来例の構成を示すブロック図。１……A/D変換器、２、３、４、13及び15……ラッチ回
路、５及び６……比較器、11……トグルフリップフロッ
プ、12……データセレクタ、20……最大値検出回路、21
……最小値検出回路、22……読み出し回路。

Claims

【実用新案登録請求の範囲】

【請求項１】入力信号をデジタルデータに変換するA/D
変換手段と、A/D変換手段により変換されたデジタルデ
ータ中の最大値データを検出して保持する第１保持手段
と、A/D変換手段により変換されたデジタルデータ中の
最小値データを検出して保持する第２保持手段と、第１
保持手段に保持されているデータの読み出し、第２保持
手段に保持されているデータの読み出し、または所定の
間隔で第１保持手段に保持されているデータと第２保持
手段に保持されているデータとを交互に読み出しの１つ
を２つの切替指示信号の組合せに伴って選択する選択制
御手段とを備えたことを特徴とするデジタルデータのピ
ーク検出・読み出し回路。