JPH07334122A - 駆動回路 - Google Patents
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- JPH07334122A JPH07334122A JP6148571A JP14857194A JPH07334122A JP H07334122 A JPH07334122 A JP H07334122A JP 6148571 A JP6148571 A JP 6148571A JP 14857194 A JP14857194 A JP 14857194A JP H07334122 A JPH07334122 A JP H07334122A
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- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Electronic Switches (AREA)
- Liquid Crystal (AREA)
Abstract
(57)【要約】
【目的】 高い耐圧を保ちつつ、複数の電圧における立
ち上がり及び立ち下がり特性を同一にする駆動回路を提
供する。 【構成】 電源電圧ＶＨ，ＶＬ及びそれらの中間電圧Ｖ
Ｍを出力パッド３２に供給する駆動回路７０は、Ｐチャ
ネルＭＯＳトランジスタＰ５とＮチャネルＭＯＳトラン
ジスタＮ５，Ｎ６，Ｎ７とから構成され、出力電圧がＶ
ＨからＶＭに変化するときにはトランジスタＮ６，Ｎ７
の双方が導通し、出力電圧がＶＬからＶＭに変化すると
きにはトランジスタＮ６のみが導通する。中間電圧ＶＭ
を供給するトランジスタが同一導電型のトランジスタで
構成されているので、この中間電圧ＶＭを供給する回路
におけるトランジスタの耐圧を高く保ちつつ、ＶＭへの
立ち上がり及び立ち下がり特性を同一とすることが可能
である。
ち上がり及び立ち下がり特性を同一にする駆動回路を提
供する。 【構成】 電源電圧ＶＨ，ＶＬ及びそれらの中間電圧Ｖ
Ｍを出力パッド３２に供給する駆動回路７０は、Ｐチャ
ネルＭＯＳトランジスタＰ５とＮチャネルＭＯＳトラン
ジスタＮ５，Ｎ６，Ｎ７とから構成され、出力電圧がＶ
ＨからＶＭに変化するときにはトランジスタＮ６，Ｎ７
の双方が導通し、出力電圧がＶＬからＶＭに変化すると
きにはトランジスタＮ６のみが導通する。中間電圧ＶＭ
を供給するトランジスタが同一導電型のトランジスタで
構成されているので、この中間電圧ＶＭを供給する回路
におけるトランジスタの耐圧を高く保ちつつ、ＶＭへの
立ち上がり及び立ち下がり特性を同一とすることが可能
である。
Description
【０００１】
【産業上の利用分野】本発明は、駆動回路に係わり、特
に液晶パネル表示装置などのフラットパネルディスプレ
イを駆動する駆動回路に係わる。
に液晶パネル表示装置などのフラットパネルディスプレ
イを駆動する駆動回路に係わる。
【０００２】
【従来の技術】コンピュータ等の表示装置として、近年
フラットパネルディスプレイが用いられている。このフ
ラットパネルディスプレイには種々のものが存在する
が、液晶を用いたＬＣＤ(Liquid Crystal Display)が多
用されており、その代表的なものとしては単純マトリク
ス液晶パネルがある。
フラットパネルディスプレイが用いられている。このフ
ラットパネルディスプレイには種々のものが存在する
が、液晶を用いたＬＣＤ(Liquid Crystal Display)が多
用されており、その代表的なものとしては単純マトリク
ス液晶パネルがある。
【０００３】図１１は単純マトリクス液晶パネルの概略
を示す図である。この単純マトリクス液晶パネル１０
は、図１１に示すように、走査電極Ｘ1 ，Ｘ2 ，・・
・，ＸNと信号電極Ｙ1 ，Ｙ2 ，・・・，ＹM で液晶を
挟む構造となっており、走査電極Ｘと信号電極Ｙとの交
点が各画素を構成する。
を示す図である。この単純マトリクス液晶パネル１０
は、図１１に示すように、走査電極Ｘ1 ，Ｘ2 ，・・
・，ＸNと信号電極Ｙ1 ，Ｙ2 ，・・・，ＹM で液晶を
挟む構造となっており、走査電極Ｘと信号電極Ｙとの交
点が各画素を構成する。
【０００４】図１２は単純マトリクス液晶パネル表示装
置の概略を示す図である。この単純マトリクス液晶パネ
ル表示装置２０は、単純マトリクス液晶パネル１０と、
走査電極用ドライバＣ1 ，・・・，Ｃn と、信号電極用
ドライバＳ1 ，Ｓ2 ，・・・，Ｓm と、走査電極用ドラ
イバＣ及び信号電極用ドライバＳを制御するコントロー
ラ１２と、電源１６とから構成される。
置の概略を示す図である。この単純マトリクス液晶パネ
ル表示装置２０は、単純マトリクス液晶パネル１０と、
走査電極用ドライバＣ1 ，・・・，Ｃn と、信号電極用
ドライバＳ1 ，Ｓ2 ，・・・，Ｓm と、走査電極用ドラ
イバＣ及び信号電極用ドライバＳを制御するコントロー
ラ１２と、電源１６とから構成される。
【０００５】この液晶パネル１０は、走査駆動（時分割
駆動）によって表示信号を各画素に伝達して画面を構成
する。即ち、走査電極Ｘにより選択した列に信号電極Ｙ
から該当する表示信号を各画素に送り込むことにより１
行の表示を行う。選択信号は上から順次に走査され、一
巡して１つのフレーム（画面）が構成される。
駆動）によって表示信号を各画素に伝達して画面を構成
する。即ち、走査電極Ｘにより選択した列に信号電極Ｙ
から該当する表示信号を各画素に送り込むことにより１
行の表示を行う。選択信号は上から順次に走査され、一
巡して１つのフレーム（画面）が構成される。
【０００６】図１３は６レベル駆動法において液晶パネ
ル１０の走査電極Ｘと信号電極Ｙに印加される電圧波形
の一例を示す図である。図１３において、（ａ）は走査
電極Ｘに印加される電圧波形であり、（ｂ）及び（ｃ）
は信号電極Ｙに印加される電圧波形であり、（ｄ）は各
画素に印加される電圧波形（絶対値）である。
ル１０の走査電極Ｘと信号電極Ｙに印加される電圧波形
の一例を示す図である。図１３において、（ａ）は走査
電極Ｘに印加される電圧波形であり、（ｂ）及び（ｃ）
は信号電極Ｙに印加される電圧波形であり、（ｄ）は各
画素に印加される電圧波形（絶対値）である。
【０００７】ここで、コントローラ１２から走査電極用
ドライバＣ及び信号電極用ドライバＳに出力されるデー
タは０Ｖ〜５Ｖの論理振幅の信号であり、走査電極用ド
ライバＣには０Ｖ、２．５Ｖ、５Ｖ、２７．５Ｖ及び３
０Ｖの電圧が供給され、信号電極用ドライバＳには０
Ｖ、５Ｖ、２５Ｖ及び３０Ｖの電圧が供給される。
ドライバＣ及び信号電極用ドライバＳに出力されるデー
タは０Ｖ〜５Ｖの論理振幅の信号であり、走査電極用ド
ライバＣには０Ｖ、２．５Ｖ、５Ｖ、２７．５Ｖ及び３
０Ｖの電圧が供給され、信号電極用ドライバＳには０
Ｖ、５Ｖ、２５Ｖ及び３０Ｖの電圧が供給される。
【０００８】以下、図１３の電圧波形を用いて単純マト
リクス液晶パネルの６レベル駆動法について説明する。
尚、説明を簡略するために、液晶パネル１０の表示はオ
ン／オフ（白／黒）の２値表示であるとする。
リクス液晶パネルの６レベル駆動法について説明する。
尚、説明を簡略するために、液晶パネル１０の表示はオ
ン／オフ（白／黒）の２値表示であるとする。
【０００９】液晶材料は直流駆動するとイオンが片側に
たまってすぐに劣化するので、これを防ぐために交流駆
動する必要がある。従って、図１３（ａ）に示すよう
に、走査電極Ｘの非選択電圧は２．５Ｖと２７．５Ｖの
２つがあり、選択電圧は３０Ｖと０Ｖの２つがある。ま
た、図１３（ｂ）及び（ｃ）に示すように、信号電極Ｙ
の非選択（画素オフ）電圧は５Ｖと２５Ｖの２つがあ
り、選択（画素オン）電圧は０Ｖと３０Ｖの２つがあ
る。上述した各電圧を組み合わせて各画素のオン／オフ
を制御する。
たまってすぐに劣化するので、これを防ぐために交流駆
動する必要がある。従って、図１３（ａ）に示すよう
に、走査電極Ｘの非選択電圧は２．５Ｖと２７．５Ｖの
２つがあり、選択電圧は３０Ｖと０Ｖの２つがある。ま
た、図１３（ｂ）及び（ｃ）に示すように、信号電極Ｙ
の非選択（画素オフ）電圧は５Ｖと２５Ｖの２つがあ
り、選択（画素オン）電圧は０Ｖと３０Ｖの２つがあ
る。上述した各電圧を組み合わせて各画素のオン／オフ
を制御する。
【００１０】走査電極Ｘの選択電圧が３０Ｖであるとき
の信号電極Ｙの選択電圧は０Ｖであり、走査電極Ｘの選
択電圧が０Ｖであるときの信号電極Ｙの選択電圧は３０
Ｖであるので、その走査電極Ｘと信号電極Ｙの交点に位
置する画素には３０Ｖの電圧が印加されて当該画素はオ
ンとなる。一方、走査電極Ｘの選択電圧が３０Ｖである
ときの信号電極Ｙの非選択電圧は５Ｖであり、走査電極
Ｘの選択電圧が０Ｖであるときの信号電極Ｙの非選択電
圧は２５Ｖであるので、対応する画素には２５Ｖの電圧
が印加されて当該画素はオフとなる。また、各走査電極
Ｘに非選択電圧２．５Ｖが印加されているときには各信
号電極Ｙには０Ｖ又は５Ｖが印加され、各走査電極Ｘに
非選択電圧２７．５Ｖが印加されているときには各信号
電極Ｙには２５Ｖ又は３０Ｖが印加されるので、選択さ
れていない各走査電極Ｘの各画素には２．５Ｖの電圧が
印加されることとなり、当該各画素はオフ状態を保つ。
の信号電極Ｙの選択電圧は０Ｖであり、走査電極Ｘの選
択電圧が０Ｖであるときの信号電極Ｙの選択電圧は３０
Ｖであるので、その走査電極Ｘと信号電極Ｙの交点に位
置する画素には３０Ｖの電圧が印加されて当該画素はオ
ンとなる。一方、走査電極Ｘの選択電圧が３０Ｖである
ときの信号電極Ｙの非選択電圧は５Ｖであり、走査電極
Ｘの選択電圧が０Ｖであるときの信号電極Ｙの非選択電
圧は２５Ｖであるので、対応する画素には２５Ｖの電圧
が印加されて当該画素はオフとなる。また、各走査電極
Ｘに非選択電圧２．５Ｖが印加されているときには各信
号電極Ｙには０Ｖ又は５Ｖが印加され、各走査電極Ｘに
非選択電圧２７．５Ｖが印加されているときには各信号
電極Ｙには２５Ｖ又は３０Ｖが印加されるので、選択さ
れていない各走査電極Ｘの各画素には２．５Ｖの電圧が
印加されることとなり、当該各画素はオフ状態を保つ。
【００１１】図１３に示すように、走査電極Ｘには０
Ｖ、２．５Ｖ、２７．５Ｖ及び３０Ｖの各電圧を印加す
る必要があり、信号電極Ｙには０Ｖ、５Ｖ、２５Ｖ及び
３０Ｖの各電圧を印加する必要があるので、走査電極用
ドライバＣと信号電極用ドライバＳは出力電圧範囲が０
〜３０Ｖである駆動回路、即ち高耐圧のトランジスタが
必要である。一般に、走査電極用ドライバＣと信号電極
用ドライバＳを制御するコントローラ１２からの制御デ
ータは５Ｖ系（０Ｖ〜５Ｖの信号振幅）の信号であるの
で、走査電極用ドライバＣ及び信号電極用ドライバＳは
その内部にレベルシフト回路を設けて５Ｖ系の信号を０
Ｖ〜３０Ｖ程度の論理振幅の信号に変換する必要があ
る。
Ｖ、２．５Ｖ、２７．５Ｖ及び３０Ｖの各電圧を印加す
る必要があり、信号電極Ｙには０Ｖ、５Ｖ、２５Ｖ及び
３０Ｖの各電圧を印加する必要があるので、走査電極用
ドライバＣと信号電極用ドライバＳは出力電圧範囲が０
〜３０Ｖである駆動回路、即ち高耐圧のトランジスタが
必要である。一般に、走査電極用ドライバＣと信号電極
用ドライバＳを制御するコントローラ１２からの制御デ
ータは５Ｖ系（０Ｖ〜５Ｖの信号振幅）の信号であるの
で、走査電極用ドライバＣ及び信号電極用ドライバＳは
その内部にレベルシフト回路を設けて５Ｖ系の信号を０
Ｖ〜３０Ｖ程度の論理振幅の信号に変換する必要があ
る。
【００１２】
【発明が解決しようとする課題】３０Ｖ程度の電圧を出
力する高耐圧トランジスタはＩＣチップにおいて比較的
大きな面積を必要とするので、走査電極用ドライバＣ及
び信号電極用ドライバＳを構成するドライバＩＣチップ
の面積が大きくなり、走査電極用ドライバＣ及び信号電
極用ドライバＳの価格上昇の一因になる。また、上記走
査電極用ドライバＣ及び信号電極用ドライバＳはレベル
シフト回路が必要であるので、このレベルシフト回路に
よるＩＣチップの面積の増加が走査電極用ドライバＣ及
び信号電極用ドライバＳの価格を上昇させてしまう。
力する高耐圧トランジスタはＩＣチップにおいて比較的
大きな面積を必要とするので、走査電極用ドライバＣ及
び信号電極用ドライバＳを構成するドライバＩＣチップ
の面積が大きくなり、走査電極用ドライバＣ及び信号電
極用ドライバＳの価格上昇の一因になる。また、上記走
査電極用ドライバＣ及び信号電極用ドライバＳはレベル
シフト回路が必要であるので、このレベルシフト回路に
よるＩＣチップの面積の増加が走査電極用ドライバＣ及
び信号電極用ドライバＳの価格を上昇させてしまう。
【００１３】一般的な単純マトリクス液晶パネル１０は
６４０×４８０ドット構成であるので、白黒表示の液晶
パネルでは走査電極Ｘが４８０本必要であり、信号電極
Ｙが６４０本必要である。一方、カラー表示の液晶パネ
ルでは１画素につき信号電極ＹがＲ，Ｇ，Ｂの３本必要
になるので、走査電極Ｘは４８０本必要であり、信号電
極Ｙは１９２０本必要となる。このように液晶パネルが
大型高精細になると、信号電極Ｙの数が走査電極Ｘの数
に比べて非常に多くなる。単純に信号電極用ドライバＳ
の駆動回路（出力）の数を増やすことはできないので、
信号電極Ｙの本数の増加に伴って単純マトリクス液晶パ
ネル表示装置２０の信号電極用ドライバＳの数は増加
し、これにより表示装置２０のコストが上昇する。
６４０×４８０ドット構成であるので、白黒表示の液晶
パネルでは走査電極Ｘが４８０本必要であり、信号電極
Ｙが６４０本必要である。一方、カラー表示の液晶パネ
ルでは１画素につき信号電極ＹがＲ，Ｇ，Ｂの３本必要
になるので、走査電極Ｘは４８０本必要であり、信号電
極Ｙは１９２０本必要となる。このように液晶パネルが
大型高精細になると、信号電極Ｙの数が走査電極Ｘの数
に比べて非常に多くなる。単純に信号電極用ドライバＳ
の駆動回路（出力）の数を増やすことはできないので、
信号電極Ｙの本数の増加に伴って単純マトリクス液晶パ
ネル表示装置２０の信号電極用ドライバＳの数は増加
し、これにより表示装置２０のコストが上昇する。
【００１４】そこで本発明は、ＩＣチップにおける回路
形成面積が小さな駆動回路を提供することを目的とす
る。また本発明は、液晶パネル表示装置に最適な駆動回
路を提供することを目的とする。
形成面積が小さな駆動回路を提供することを目的とす
る。また本発明は、液晶パネル表示装置に最適な駆動回
路を提供することを目的とする。
【００１５】
【課題を解決するための手段】本発明の駆動回路は、第
１の電圧が印加される第１導電型の半導体領域の一主面
に形成されており、導通することによって、第２の電圧
と上記第１の電圧とのほぼ中間電位である第３の電圧又
は上記第３の電圧と上記第１の電圧との間の第４の電圧
を出力端子に供給する第１及び第２のトランジシスタを
有し、上記第３又は第４の電圧よりも上記第２の電圧側
の電位にある上記出力端子に上記第３又は第４の電圧を
供給するときには上記第１及び第２のトランジスタの双
方を導通させ、上記第３又は第４の電圧よりも上記第１
の電圧側の電位にある上記出力端子に上記第３又は第４
の電圧を供給するときには上記第１又は第２のトランジ
スタの一方を導通させる。
１の電圧が印加される第１導電型の半導体領域の一主面
に形成されており、導通することによって、第２の電圧
と上記第１の電圧とのほぼ中間電位である第３の電圧又
は上記第３の電圧と上記第１の電圧との間の第４の電圧
を出力端子に供給する第１及び第２のトランジシスタを
有し、上記第３又は第４の電圧よりも上記第２の電圧側
の電位にある上記出力端子に上記第３又は第４の電圧を
供給するときには上記第１及び第２のトランジスタの双
方を導通させ、上記第３又は第４の電圧よりも上記第１
の電圧側の電位にある上記出力端子に上記第３又は第４
の電圧を供給するときには上記第１又は第２のトランジ
スタの一方を導通させる。
【００１６】
【作用】出力端子に複数の電圧、例えば第１の電圧（接
地電位：Ｖss）、第２の電圧（電源電位：Ｖcc）及び上
記第１の電圧と上記第２の電圧との中間電位である第３
の電圧を供給する回路、特に液晶パネルを駆動する駆動
回路においては、これら各電圧間における立ち上がり特
性及び立ち下がり特性を同一にすることが望ましい。
地電位：Ｖss）、第２の電圧（電源電位：Ｖcc）及び上
記第１の電圧と上記第２の電圧との中間電位である第３
の電圧を供給する回路、特に液晶パネルを駆動する駆動
回路においては、これら各電圧間における立ち上がり特
性及び立ち下がり特性を同一にすることが望ましい。
【００１７】１つのＭＯＳトランジスタを用いて、第１
の電圧と第２の電圧との中間電位である第３の電圧への
立ち上がり特性及び第３の電圧への立ち下がり特性を同
一にすることは非常に困難であるので、第３の電圧を出
力端子に供給する回路部分をＣＭＯＳ構造のトランジス
タで構成することが望ましい。
の電圧と第２の電圧との中間電位である第３の電圧への
立ち上がり特性及び第３の電圧への立ち下がり特性を同
一にすることは非常に困難であるので、第３の電圧を出
力端子に供給する回路部分をＣＭＯＳ構造のトランジス
タで構成することが望ましい。
【００１８】ＣＭＯＳ構造は同一導電型の半導体領域に
形成できないので、一方の導電型のトランジスタをシリ
コン基板に形成すると、他方の導電型のトランジスタは
基板に形成したタンク（ウエル）領域に形成する必要が
あり、基板及びタンク領域にはトランジスタのバックゲ
ートバイアスとして第１の及び第２の電圧が夫々印加さ
れる。このように、ＣＭＯＳ構造においては基板にタン
ク領域を形成する必要があるので、回路形成面積が比較
的に大きい。また、タンク領域の不純物濃度は基板の不
純物濃度に比べて高いので、タンク領域に形成されたト
ランジスタの耐圧は基板に形成されたものに比べて低
い。
形成できないので、一方の導電型のトランジスタをシリ
コン基板に形成すると、他方の導電型のトランジスタは
基板に形成したタンク（ウエル）領域に形成する必要が
あり、基板及びタンク領域にはトランジスタのバックゲ
ートバイアスとして第１の及び第２の電圧が夫々印加さ
れる。このように、ＣＭＯＳ構造においては基板にタン
ク領域を形成する必要があるので、回路形成面積が比較
的に大きい。また、タンク領域の不純物濃度は基板の不
純物濃度に比べて高いので、タンク領域に形成されたト
ランジスタの耐圧は基板に形成されたものに比べて低
い。
【００１９】本発明の駆動回路は、出力端子に第３の電
圧（又は第４の電圧）を供給する回路として、同一導電
型の半導体領域の一主面に形成された第１及び第２のト
ランジスタを含み、第３の電圧よりも第２の電圧（Ｖc
c）側の電位にある出力端子に第３の電圧を供給すると
きには第１及び第２のトランジスタの双方を導通させ、
第３の電圧よりも第１の電圧（Ｖss）側の電位にある出
力端子に第３の電圧を供給するときには第１又は第２の
トランジスタの一方を導通させるので、ＣＭＯＳ構造を
用いることなく、出力端子の第３の電圧への立ち上がり
及び立ち下がり特性を容易に同一にすることが可能とな
る。
圧（又は第４の電圧）を供給する回路として、同一導電
型の半導体領域の一主面に形成された第１及び第２のト
ランジスタを含み、第３の電圧よりも第２の電圧（Ｖc
c）側の電位にある出力端子に第３の電圧を供給すると
きには第１及び第２のトランジスタの双方を導通させ、
第３の電圧よりも第１の電圧（Ｖss）側の電位にある出
力端子に第３の電圧を供給するときには第１又は第２の
トランジスタの一方を導通させるので、ＣＭＯＳ構造を
用いることなく、出力端子の第３の電圧への立ち上がり
及び立ち下がり特性を容易に同一にすることが可能とな
る。
【００２０】また、第１及び第２のトランジスタは同一
導電型の半導体領域の一主面に形成されているので、一
方のトランジスタがタンク領域に形成されることによる
耐圧の低下を防止することが可能となる。
導電型の半導体領域の一主面に形成されているので、一
方のトランジスタがタンク領域に形成されることによる
耐圧の低下を防止することが可能となる。
【００２１】
【実施例】図１は本発明に係わる単純マトリクス液晶パ
ネル表示装置の概略を示す図である。この単純マトリク
ス液晶パネル表示装置２２は、単純マトリクス液晶パネ
ル１０と、走査電極用ドライバＣ1 ，・・・，Ｃn と、
信号電極用ドライバＳ1 ，Ｓ2 ，・・・，Ｓm と、走査
電極用ドライバＣ及び信号電極用ドライバＳを制御する
コントローラ１３と、コントローラ１３からの信号をレ
ベルシフトして走査電極用ドライバＣに供給するレベル
シフタ１４と、電源１５とから構成される。この表示装
置２２の液晶パネル１０は、走査駆動により表示信号を
各画素に伝達して画面を構成する。
ネル表示装置の概略を示す図である。この単純マトリク
ス液晶パネル表示装置２２は、単純マトリクス液晶パネ
ル１０と、走査電極用ドライバＣ1 ，・・・，Ｃn と、
信号電極用ドライバＳ1 ，Ｓ2 ，・・・，Ｓm と、走査
電極用ドライバＣ及び信号電極用ドライバＳを制御する
コントローラ１３と、コントローラ１３からの信号をレ
ベルシフトして走査電極用ドライバＣに供給するレベル
シフタ１４と、電源１５とから構成される。この表示装
置２２の液晶パネル１０は、走査駆動により表示信号を
各画素に伝達して画面を構成する。
【００２２】図２は本発明に係わる単純マトリクス液晶
パネル表示装置の液晶パネルの走査電極Ｘと信号電極Ｙ
に印加される電圧波形の一例を示す図である。この図２
において、（ａ）は走査電極Ｘに印加される電圧波形で
あり、（ｂ）は信号電極Ｙに印加される電圧波形であ
り、（ｃ）は各画素に印加される電圧波形（絶対値）で
ある。
パネル表示装置の液晶パネルの走査電極Ｘと信号電極Ｙ
に印加される電圧波形の一例を示す図である。この図２
において、（ａ）は走査電極Ｘに印加される電圧波形で
あり、（ｂ）は信号電極Ｙに印加される電圧波形であ
り、（ｃ）は各画素に印加される電圧波形（絶対値）で
ある。
【００２３】ここで、コントローラ１３からレベルシフ
タ１４及び信号電極用ドライバＳに出力されるデータは
−２．５Ｖ〜２．５Ｖの論理振幅の信号であり、レベル
シフタ１４から走査電極用ドライバＣに出力されるデー
タは−２７．５Ｖ〜−２２．５Ｖの論理振幅の信号であ
る。即ち、レベルシフタ１４は−２．５Ｖ〜２．５Ｖの
論理振幅の信号を−２７．５Ｖ〜−２２．５Ｖの論理振
幅の信号に変換する。走査電極用ドライバＣには２７．
５Ｖ、０Ｖ、−２２．５Ｖ及び−２７．５Ｖの電圧が供
給され、信号電極用ドライバＳには−２．５Ｖ、０Ｖ及
び２．５Ｖの電圧が供給される。
タ１４及び信号電極用ドライバＳに出力されるデータは
−２．５Ｖ〜２．５Ｖの論理振幅の信号であり、レベル
シフタ１４から走査電極用ドライバＣに出力されるデー
タは−２７．５Ｖ〜−２２．５Ｖの論理振幅の信号であ
る。即ち、レベルシフタ１４は−２．５Ｖ〜２．５Ｖの
論理振幅の信号を−２７．５Ｖ〜−２２．５Ｖの論理振
幅の信号に変換する。走査電極用ドライバＣには２７．
５Ｖ、０Ｖ、−２２．５Ｖ及び−２７．５Ｖの電圧が供
給され、信号電極用ドライバＳには−２．５Ｖ、０Ｖ及
び２．５Ｖの電圧が供給される。
【００２４】図２（ｂ）から明らかなように、本発明に
おける信号電極用ドライバＳの出力電圧、即ち液晶パネ
ル１０の駆動電圧の論理振幅は５Ｖであり、コントロー
ラ１３から供給される信号と同じ−２．５Ｖ〜２．５Ｖ
のレベルの信号であるので、本発明の信号電極用ドライ
バＳには高耐圧トランジスタ及びレベルシフト回路が不
要である。従って、信号電極用ドライバＳのＩＣチップ
の面積を非常に小さくすることができる。
おける信号電極用ドライバＳの出力電圧、即ち液晶パネ
ル１０の駆動電圧の論理振幅は５Ｖであり、コントロー
ラ１３から供給される信号と同じ−２．５Ｖ〜２．５Ｖ
のレベルの信号であるので、本発明の信号電極用ドライ
バＳには高耐圧トランジスタ及びレベルシフト回路が不
要である。従って、信号電極用ドライバＳのＩＣチップ
の面積を非常に小さくすることができる。
【００２５】本発明に係わる単純マトリクス液晶パネル
表示装置２２の５レベル駆動法を図２を用いて説明す
る。尚、説明を簡略するために、液晶パネル１０の表示
はオン／オフ（白／黒）の２値表示であるとする。
表示装置２２の５レベル駆動法を図２を用いて説明す
る。尚、説明を簡略するために、液晶パネル１０の表示
はオン／オフ（白／黒）の２値表示であるとする。
【００２６】この５レベル駆動法でも交流駆動を行うの
で、図２（ａ）に示すように、走査電極Ｘの選択電圧は
２７．５Ｖと−２７．５Ｖの２つがある。一方、走査電
極Ｘの非選択電圧は０Ｖの１つだけである。信号電極Ｙ
に印加される電圧は−２．５Ｖと２．５Ｖの２つである
が、これらは走査電極Ｘに印加される電圧により選択電
圧（画素オン）又は非選択電圧（画素オフ）となる。
で、図２（ａ）に示すように、走査電極Ｘの選択電圧は
２７．５Ｖと−２７．５Ｖの２つがある。一方、走査電
極Ｘの非選択電圧は０Ｖの１つだけである。信号電極Ｙ
に印加される電圧は−２．５Ｖと２．５Ｖの２つである
が、これらは走査電極Ｘに印加される電圧により選択電
圧（画素オン）又は非選択電圧（画素オフ）となる。
【００２７】走査電極Ｘの選択電圧が２７．５Ｖである
ときの信号電極Ｙの選択電圧は−２．５Ｖであり、走査
電極Ｘの選択電圧が−２７．５Ｖであるときの信号電極
Ｙの選択電圧は２．５Ｖであるので、その走査電極Ｘと
信号電極Ｙとの交点に位置する画素には３０Ｖの電圧が
印加されて当該画素はオンとなる。一方、走査電極Ｘの
選択電圧が２７．５Ｖであるときの信号電極Ｙの非選択
電圧は２．５Ｖであり、走査電極Ｘの選択電圧が−２
７．５Ｖであるときの信号電極Ｙの非選択電圧は−２．
５Ｖであるので、その対応する画素には２５Ｖの電圧が
印加されて当該画素はオフとなる。また、各走査電極Ｘ
に非選択電圧０Ｖが印加されているときには各信号電極
Ｙには２．５Ｖ又は−２．５Ｖが印加されるので、選択
されていない各走査電極Ｘの各画素には２．５Ｖの電圧
が印加されて当該画素はオフ状態を保つこととなる。
ときの信号電極Ｙの選択電圧は−２．５Ｖであり、走査
電極Ｘの選択電圧が−２７．５Ｖであるときの信号電極
Ｙの選択電圧は２．５Ｖであるので、その走査電極Ｘと
信号電極Ｙとの交点に位置する画素には３０Ｖの電圧が
印加されて当該画素はオンとなる。一方、走査電極Ｘの
選択電圧が２７．５Ｖであるときの信号電極Ｙの非選択
電圧は２．５Ｖであり、走査電極Ｘの選択電圧が−２
７．５Ｖであるときの信号電極Ｙの非選択電圧は−２．
５Ｖであるので、その対応する画素には２５Ｖの電圧が
印加されて当該画素はオフとなる。また、各走査電極Ｘ
に非選択電圧０Ｖが印加されているときには各信号電極
Ｙには２．５Ｖ又は−２．５Ｖが印加されるので、選択
されていない各走査電極Ｘの各画素には２．５Ｖの電圧
が印加されて当該画素はオフ状態を保つこととなる。
【００２８】図２に示すように、本発明の単純マトリク
ス液晶パネル表示装置２２に採用した５レベル駆動法
は、液晶パネル１０の走査電極Ｘに印加する電圧が３種
類でよく、また信号電極Ｙに印加する電圧が２種類でよ
いので、走査電極用ドライバＣ及び信号電極用ドライバ
Ｓの構成、制御などが簡略化される。特に、信号電極用
ドライバＳにおいては、その回路を５Ｖ系の回路のみで
構成できるのでそのＩＣチップの面積が小さくなり、ド
ライバのコストを低減できる。
ス液晶パネル表示装置２２に採用した５レベル駆動法
は、液晶パネル１０の走査電極Ｘに印加する電圧が３種
類でよく、また信号電極Ｙに印加する電圧が２種類でよ
いので、走査電極用ドライバＣ及び信号電極用ドライバ
Ｓの構成、制御などが簡略化される。特に、信号電極用
ドライバＳにおいては、その回路を５Ｖ系の回路のみで
構成できるのでそのＩＣチップの面積が小さくなり、ド
ライバのコストを低減できる。
【００２９】図３は図２（ａ）に示す走査電極Ｘの駆動
電圧を供給する駆動回路の一例を示す図である。この駆
動回路３０は、ＰチャネルＭＯＳトランジスタＰ１，Ｐ
２とＮチャネルＭＯＳトランジスタＮ１，Ｎ２とインバ
ータＩＮＶ１，ＩＮＶ２とで構成され、制御信号ＶＧ
Ｈ，ＶＧＭ，ＶＧＬにより各トランスジタの導通を制御
してＩＣチップの出力パッド３２に３レベルの電圧Ｖ
Ｈ，ＶＭ，ＶＬの中の１つを出力する。尚、各トランジ
スタは高耐圧のトランジスタである。ここで、電圧Ｖ
Ｈ，ＶＭ，ＶＬは夫々２７．５Ｖ，０Ｖ，−２７．５Ｖ
であるが、これ以外の電圧にも適用できることはいうま
でもない。また、各制御信号ＶＧＨ，ＶＧＭ，ＶＧＬ
は、２７．５Ｖ（論理値Ｈ）又は−２７．５Ｖ（論理値
Ｌ）の２つの電圧により各トランジスタの導通を制御す
る。
電圧を供給する駆動回路の一例を示す図である。この駆
動回路３０は、ＰチャネルＭＯＳトランジスタＰ１，Ｐ
２とＮチャネルＭＯＳトランジスタＮ１，Ｎ２とインバ
ータＩＮＶ１，ＩＮＶ２とで構成され、制御信号ＶＧ
Ｈ，ＶＧＭ，ＶＧＬにより各トランスジタの導通を制御
してＩＣチップの出力パッド３２に３レベルの電圧Ｖ
Ｈ，ＶＭ，ＶＬの中の１つを出力する。尚、各トランジ
スタは高耐圧のトランジスタである。ここで、電圧Ｖ
Ｈ，ＶＭ，ＶＬは夫々２７．５Ｖ，０Ｖ，−２７．５Ｖ
であるが、これ以外の電圧にも適用できることはいうま
でもない。また、各制御信号ＶＧＨ，ＶＧＭ，ＶＧＬ
は、２７．５Ｖ（論理値Ｈ）又は−２７．５Ｖ（論理値
Ｌ）の２つの電圧により各トランジスタの導通を制御す
る。
【００３０】制御信号ＶＧＨが論理値Ｈであり、制御信
号ＶＧＭ，ＶＧＬが論理値Ｌのときには、トランジスタ
Ｐ１のみが導通してトランジスタＰ１及び出力パッド３
２を介して走査電極Ｘに電圧ＶＨが出力される。制御信
号ＶＧＭが論理値Ｈであり、制御信号ＶＧＨ，ＶＧＬが
論理値Ｌのときには、トランジスタＰ２，Ｎ２だけが導
通してトランジスタＰ２，Ｎ２及び出力パッド３２を介
して走査電極Ｘに電圧ＶＭが出力される。制御信号ＶＧ
Ｌが論理値Ｈであり、制御信号ＶＧＨ，ＶＧＭが論理値
Ｌのときには、トランジスタＮ２のみが導通してトラン
ジスタＮ２及び出力パッド３２を介して走査電極Ｘに電
圧ＶＬが出力される。
号ＶＧＭ，ＶＧＬが論理値Ｌのときには、トランジスタ
Ｐ１のみが導通してトランジスタＰ１及び出力パッド３
２を介して走査電極Ｘに電圧ＶＨが出力される。制御信
号ＶＧＭが論理値Ｈであり、制御信号ＶＧＨ，ＶＧＬが
論理値Ｌのときには、トランジスタＰ２，Ｎ２だけが導
通してトランジスタＰ２，Ｎ２及び出力パッド３２を介
して走査電極Ｘに電圧ＶＭが出力される。制御信号ＶＧ
Ｌが論理値Ｈであり、制御信号ＶＧＨ，ＶＧＭが論理値
Ｌのときには、トランジスタＮ２のみが導通してトラン
ジスタＮ２及び出力パッド３２を介して走査電極Ｘに電
圧ＶＬが出力される。
【００３１】図４は出力パッド３２に現れる電圧波形を
模式的に示す図である。図２において、tr1 、tf1 、tf
2 及びtr2 は、夫々電圧ＶＭから電圧ＶＨに移行する立
ち上がり時間、電圧ＶＨから電圧ＶＭに移行する立ち下
がり時間、電圧ＶＭから電圧ＶＬに移行する立ち下がり
時間及び電圧ＶＬから電圧ＶＭに移行する立ち上がり時
間である。上記tf1 ，tf1 ，tf2 ，tr2 は液晶パネル１
０の表示画質に大きく影響し、画質をよくするためには
これらを全て同じ値にする必要がある。tf1 、tf1 、tf
2 及びtr2 は、夫々トランジスタＰ１のサイズ、トラン
ジスタＰ２のサイズ、トランジスタＮ２のサイズ及びト
ランジスタＮ１のサイズにより調整することができる。
模式的に示す図である。図２において、tr1 、tf1 、tf
2 及びtr2 は、夫々電圧ＶＭから電圧ＶＨに移行する立
ち上がり時間、電圧ＶＨから電圧ＶＭに移行する立ち下
がり時間、電圧ＶＭから電圧ＶＬに移行する立ち下がり
時間及び電圧ＶＬから電圧ＶＭに移行する立ち上がり時
間である。上記tf1 ，tf1 ，tf2 ，tr2 は液晶パネル１
０の表示画質に大きく影響し、画質をよくするためには
これらを全て同じ値にする必要がある。tf1 、tf1 、tf
2 及びtr2 は、夫々トランジスタＰ１のサイズ、トラン
ジスタＰ２のサイズ、トランジスタＮ２のサイズ及びト
ランジスタＮ１のサイズにより調整することができる。
【００３２】図５はＰ型シリコン基板に形成したＰチャ
ネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジ
スタの要部断面を示す図である。ＮチャネルＭＯＳトラ
ンジスタは、Ｎ型ドレイン５２、Ｎ型ソース５３及びゲ
ート５４から構成され、Ｐ型シリコン基板５０に形成さ
れている。ＰチャネルＭＯＳトランジスタは、Ｐ型ドレ
イン５５、Ｐ型ソース５６及びゲート５７から構成さ
れ、基板５０に形成されたＮ型タンク５１に形成されて
いる。図５を図３のトランジスタＮ２及びＰ２に対応付
けると、ドレイン５２及びソース５６には中間電位ＶＭ
（０Ｖ）が印加され、ゲート５４には制御信号ＶＧＭが
印加され、ゲート５７には制御信号ＶＧＭの反転信号が
印加され、ソース５３及びドレイン５５には出力パッド
３２が接続されることになる。また、基板５０及びタン
ク５１には、夫々電源電圧としての電圧−２７．５Ｖ
（ＶＬ）及び２７．５Ｖ（ＶＨ）が印加される。これら
の電圧は、ＮチャネルＭＯＳトランジスタ又はＰチャネ
ルＭＯＳトランジスタのバックゲートバイアスとして夫
々機能する。
ネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジ
スタの要部断面を示す図である。ＮチャネルＭＯＳトラ
ンジスタは、Ｎ型ドレイン５２、Ｎ型ソース５３及びゲ
ート５４から構成され、Ｐ型シリコン基板５０に形成さ
れている。ＰチャネルＭＯＳトランジスタは、Ｐ型ドレ
イン５５、Ｐ型ソース５６及びゲート５７から構成さ
れ、基板５０に形成されたＮ型タンク５１に形成されて
いる。図５を図３のトランジスタＮ２及びＰ２に対応付
けると、ドレイン５２及びソース５６には中間電位ＶＭ
（０Ｖ）が印加され、ゲート５４には制御信号ＶＧＭが
印加され、ゲート５７には制御信号ＶＧＭの反転信号が
印加され、ソース５３及びドレイン５５には出力パッド
３２が接続されることになる。また、基板５０及びタン
ク５１には、夫々電源電圧としての電圧−２７．５Ｖ
（ＶＬ）及び２７．５Ｖ（ＶＨ）が印加される。これら
の電圧は、ＮチャネルＭＯＳトランジスタ又はＰチャネ
ルＭＯＳトランジスタのバックゲートバイアスとして夫
々機能する。
【００３３】ここで、導通状態におけるトランジスタＮ
２のチャネル５８と基板５０との間の耐圧及びトランジ
スタＰ２のチャネル５９とタンク５１との間の耐圧につ
いて考えると、トランジスタＰ２の耐圧はトランジスタ
Ｎ２の耐圧よりも低くなる。トランジスタＮ２及びＰ２
が導通状態のとき、チャネル５８及び５９の電位は０Ｖ
（ＶＭ）であり、基板５０の電位は−２７．５Ｖ（Ｖ
Ｌ）であり、タンク５１の電位は２７．５Ｖ（ＶＨ）で
あるので、チャネル５８と基板５０の間及びチャネル５
９とタンク５１の間には２７．５Ｖの電圧が印加される
ことになる。このとき、チャネル５８と基板５０との間
及びチャネル５９とタンク５１との間には空乏層が発生
することになるが、この空乏層の延びは基板５０又はタ
ンク５１側へのものがほとんどであり、チャネル５８，
５９側にはほとんどは延びない。
２のチャネル５８と基板５０との間の耐圧及びトランジ
スタＰ２のチャネル５９とタンク５１との間の耐圧につ
いて考えると、トランジスタＰ２の耐圧はトランジスタ
Ｎ２の耐圧よりも低くなる。トランジスタＮ２及びＰ２
が導通状態のとき、チャネル５８及び５９の電位は０Ｖ
（ＶＭ）であり、基板５０の電位は−２７．５Ｖ（Ｖ
Ｌ）であり、タンク５１の電位は２７．５Ｖ（ＶＨ）で
あるので、チャネル５８と基板５０の間及びチャネル５
９とタンク５１の間には２７．５Ｖの電圧が印加される
ことになる。このとき、チャネル５８と基板５０との間
及びチャネル５９とタンク５１との間には空乏層が発生
することになるが、この空乏層の延びは基板５０又はタ
ンク５１側へのものがほとんどであり、チャネル５８，
５９側にはほとんどは延びない。
【００３４】タンク５１は基板５０に形成されているの
でタンク５１の不純物濃度は基板５０の不純物濃度より
も高く、タンク５１における空乏層の延びは基板５０に
おける空乏層の延びよりも小さくなる。この空乏層の延
びはチャネル５８と基板５０との間の耐圧及びチャネル
５９とタンク５１との間の耐圧に直接に影響し、チャネ
ル５９とタンク５１との境界面からタンク５１に延びる
空乏層はチャネル５８と基板５０との境界面から基板５
０に延びる空乏層よりも短いので、導通状態におけるト
ランジスタＰ２のチャネル５９とタンク５１との間の耐
圧はトランジスタＮ２のチャネル５８と基板５０との間
の耐圧よりも低くなる。
でタンク５１の不純物濃度は基板５０の不純物濃度より
も高く、タンク５１における空乏層の延びは基板５０に
おける空乏層の延びよりも小さくなる。この空乏層の延
びはチャネル５８と基板５０との間の耐圧及びチャネル
５９とタンク５１との間の耐圧に直接に影響し、チャネ
ル５９とタンク５１との境界面からタンク５１に延びる
空乏層はチャネル５８と基板５０との境界面から基板５
０に延びる空乏層よりも短いので、導通状態におけるト
ランジスタＰ２のチャネル５９とタンク５１との間の耐
圧はトランジスタＮ２のチャネル５８と基板５０との間
の耐圧よりも低くなる。
【００３５】従って、トランジスタＮ２の耐圧に基づい
て回路設計を行うと、トランジスタＰ２の電源電圧の変
動、製造プロセスのバラツキなどに対するマージンが少
なくなってしまう。
て回路設計を行うと、トランジスタＰ２の電源電圧の変
動、製造プロセスのバラツキなどに対するマージンが少
なくなってしまう。
【００３６】トランジスタＰ２の耐圧に基づいて設計を
行えば上述の問題は解決されるが、そのようにすると結
果としてトランジスタＮ２の耐圧を更に高める必要が生
じ、それは製造コストの上昇を招いてしまう。また、チ
ャネルと基板との間の耐圧を３０Ｖ以上とすることには
製造プロセスにおける大きな困難性が伴う。
行えば上述の問題は解決されるが、そのようにすると結
果としてトランジスタＮ２の耐圧を更に高める必要が生
じ、それは製造コストの上昇を招いてしまう。また、チ
ャネルと基板との間の耐圧を３０Ｖ以上とすることには
製造プロセスにおける大きな困難性が伴う。
【００３７】尚、トランジスタＮ２がＰ型シリコン基板
に形成され、トランジスタＰ２がＰ型シリコン基板に形
成されたＮ型タンクに形成される場合には、トランジス
タＰ２における耐圧がトランジスタＮ２における耐圧よ
りも低くなるが、トランジスタＰ２がＮ型シリコン基板
に形成され、トランジスタＮ２がＮ型シリコン基板に形
成されたＰ型タンクに形成される場合には、トランジス
タＮ２における耐圧がトランジスタＰ２における耐圧よ
りも低くなる。即ち、トランジスタの形成される半導体
領域の不純物濃度によりそのトランジスタの耐圧が決定
される。
に形成され、トランジスタＰ２がＰ型シリコン基板に形
成されたＮ型タンクに形成される場合には、トランジス
タＰ２における耐圧がトランジスタＮ２における耐圧よ
りも低くなるが、トランジスタＰ２がＮ型シリコン基板
に形成され、トランジスタＮ２がＮ型シリコン基板に形
成されたＰ型タンクに形成される場合には、トランジス
タＮ２における耐圧がトランジスタＰ２における耐圧よ
りも低くなる。即ち、トランジスタの形成される半導体
領域の不純物濃度によりそのトランジスタの耐圧が決定
される。
【００３８】図６は図２（ａ）に示す走査電極Ｘの駆動
電圧を供給する駆動回路のその他の例を示す図である。
この駆動回路６０は、ＰチャネルＭＯＳトランジスタＰ
３とＮチャネルＭＯＳトランジスタＮ３，Ｎ４とインバ
ータＩＮＶ３とで構成され、制御信号ＶＧＨ，ＶＧＭ，
ＶＧＬによって各トランスジタの導通を制御して出力パ
ッド３２に３レベルの電圧ＶＨ，ＶＭ，ＶＬの中の１つ
を出力する。ここで、電圧ＶＨ，ＶＭ，ＶＬは夫々２
７．５Ｖ，０Ｖ，−２７．５Ｖであり、制御信号ＶＧ
Ｈ，ＶＧＭ，ＶＧＬは、夫々２つの論理値Ｈ（２７．５
Ｖ），Ｌ（−２７．５Ｖ）により各トランジスタの導通
を制御する。また、トランジスタＮ３，Ｎ４はＰ型シリ
コン基板に形成され、トランジスタＰ３はＰ型シリコン
基板に形成されたＮ型タンクに形成されるものとする。
電圧を供給する駆動回路のその他の例を示す図である。
この駆動回路６０は、ＰチャネルＭＯＳトランジスタＰ
３とＮチャネルＭＯＳトランジスタＮ３，Ｎ４とインバ
ータＩＮＶ３とで構成され、制御信号ＶＧＨ，ＶＧＭ，
ＶＧＬによって各トランスジタの導通を制御して出力パ
ッド３２に３レベルの電圧ＶＨ，ＶＭ，ＶＬの中の１つ
を出力する。ここで、電圧ＶＨ，ＶＭ，ＶＬは夫々２
７．５Ｖ，０Ｖ，−２７．５Ｖであり、制御信号ＶＧ
Ｈ，ＶＧＭ，ＶＧＬは、夫々２つの論理値Ｈ（２７．５
Ｖ），Ｌ（−２７．５Ｖ）により各トランジスタの導通
を制御する。また、トランジスタＮ３，Ｎ４はＰ型シリ
コン基板に形成され、トランジスタＰ３はＰ型シリコン
基板に形成されたＮ型タンクに形成されるものとする。
【００３９】駆動回路６０は、中間電位ＶＭを出力する
トランジスタとしてＰチャネルＭＯＳトランジスタを有
していないので、駆動回路３０におけるＰチャネルＭＯ
ＳトランジスタＰ２のチャネルとタンクとの間の耐圧の
問題はない。駆動回路６０はトランジスタの導通時の耐
圧を向上さえることはできるが、図４におけるtf1 とtr
2 の時間が大きく変化してしまい、液晶パネル１０の表
示画質の劣化を招いてしまう。
トランジスタとしてＰチャネルＭＯＳトランジスタを有
していないので、駆動回路３０におけるＰチャネルＭＯ
ＳトランジスタＰ２のチャネルとタンクとの間の耐圧の
問題はない。駆動回路６０はトランジスタの導通時の耐
圧を向上さえることはできるが、図４におけるtf1 とtr
2 の時間が大きく変化してしまい、液晶パネル１０の表
示画質の劣化を招いてしまう。
【００４０】ＭＯＳトランジスタのオン抵抗は、ドレイ
ン及びソースとゲートとの電位差により変化する。トラ
ンジスタＮ４において、tf1 における導通（オン）開始
時のドレイン、ソース及びゲートの電圧は夫々０Ｖ（電
圧ＶＭ）、２７．５Ｖ（電圧ＶＨ）及び２７．５Ｖ（電
圧ＶＨ）であるのに対し、tr2 における導通開始時のド
レイン、ソース及びゲートの電圧は夫々０Ｖ（電圧Ｖ
Ｍ）、−２７．５Ｖ（電圧ＶＬ）及び２７．５Ｖ（電圧
ＶＨ）である。従って、tf1 ではトランジスタＮ４がオ
ン抵抗の比較的高い方から動作を開始し、tr2 ではトラ
ンジスタＮ４がオン抵抗の比較的低い方から動作を開始
するので、tf1 がtr2 よりも長くなってしまう。
ン及びソースとゲートとの電位差により変化する。トラ
ンジスタＮ４において、tf1 における導通（オン）開始
時のドレイン、ソース及びゲートの電圧は夫々０Ｖ（電
圧ＶＭ）、２７．５Ｖ（電圧ＶＨ）及び２７．５Ｖ（電
圧ＶＨ）であるのに対し、tr2 における導通開始時のド
レイン、ソース及びゲートの電圧は夫々０Ｖ（電圧Ｖ
Ｍ）、−２７．５Ｖ（電圧ＶＬ）及び２７．５Ｖ（電圧
ＶＨ）である。従って、tf1 ではトランジスタＮ４がオ
ン抵抗の比較的高い方から動作を開始し、tr2 ではトラ
ンジスタＮ４がオン抵抗の比較的低い方から動作を開始
するので、tf1 がtr2 よりも長くなってしまう。
【００４１】図７は本発明に係わる駆動回路の一例を示
す図である。この駆動回路７０は、ＰチャネルＭＯＳト
ランジスタＰ５とＮチャネルＭＯＳトランジスタＮ５，
Ｎ６，Ｎ７とインバータＩＮＶ５とアンド回路ＡＮＤ１
とで構成され、制御信号ＶＧＨ，ＶＧＭ，ＶＧＬ，ＣＴ
ＲＬにより各トランスジタの導通を制御してＩＣチップ
の出力パッド３２に３レベルの電圧ＶＨ，ＶＭ，ＶＬの
中の１つを出力する。尚、各トランジスタは、図５に示
すような２重拡散構造の高耐圧トランジスタである。ま
た、電圧ＶＨ，ＶＭ，ＶＬは夫々２７．５Ｖ，０Ｖ，−
２７．５Ｖであり、制御信号ＶＧＨ，ＶＧＭ，ＶＧＬ，
ＣＴＲＬは２７．５Ｖ（論理値Ｈ）又は−２７．５Ｖ
（論理値Ｌ）の２つの電圧で各トランジスタの導通を制
御する。ここで、トランジスタＮ５，Ｎ６，Ｎ７はＰ型
シリコン基板の一主面に形成され、トランジスタＰ５は
Ｐ型シリコン基板に形成されたＮ型タンクの一主面に形
成されるものとする。
す図である。この駆動回路７０は、ＰチャネルＭＯＳト
ランジスタＰ５とＮチャネルＭＯＳトランジスタＮ５，
Ｎ６，Ｎ７とインバータＩＮＶ５とアンド回路ＡＮＤ１
とで構成され、制御信号ＶＧＨ，ＶＧＭ，ＶＧＬ，ＣＴ
ＲＬにより各トランスジタの導通を制御してＩＣチップ
の出力パッド３２に３レベルの電圧ＶＨ，ＶＭ，ＶＬの
中の１つを出力する。尚、各トランジスタは、図５に示
すような２重拡散構造の高耐圧トランジスタである。ま
た、電圧ＶＨ，ＶＭ，ＶＬは夫々２７．５Ｖ，０Ｖ，−
２７．５Ｖであり、制御信号ＶＧＨ，ＶＧＭ，ＶＧＬ，
ＣＴＲＬは２７．５Ｖ（論理値Ｈ）又は−２７．５Ｖ
（論理値Ｌ）の２つの電圧で各トランジスタの導通を制
御する。ここで、トランジスタＮ５，Ｎ６，Ｎ７はＰ型
シリコン基板の一主面に形成され、トランジスタＰ５は
Ｐ型シリコン基板に形成されたＮ型タンクの一主面に形
成されるものとする。
【００４２】以下、図４を参照して駆動回路７０の動作
を説明する。
を説明する。
【００４３】駆動回路７０が中間電位ＶＭを出力すると
きには、制御信号ＶＧＭ，ＣＴＲＬが論理値Ｈとなり、
制御信号ＶＧＨ，ＶＧＬが論理値Ｌとなってトランジス
タＮ６及びＮ７だけが導通し、トランジスタＮ６及びＮ
７を介して出力パッド３２に電圧ＶＭが出力される。
きには、制御信号ＶＧＭ，ＣＴＲＬが論理値Ｈとなり、
制御信号ＶＧＨ，ＶＧＬが論理値Ｌとなってトランジス
タＮ６及びＮ７だけが導通し、トランジスタＮ６及びＮ
７を介して出力パッド３２に電圧ＶＭが出力される。
【００４４】出力電圧を電圧ＶＭから電圧ＶＨに変化さ
せるときには、制御信号ＶＧＨを論理値Ｈとし、制御信
号ＶＧＭ，ＶＧＬ，ＣＴＲＬを論理値Ｌとしてトランジ
スタＰ５のみを導通状態として出力パッド３２に電圧Ｖ
Ｈを出力する。この出力電圧の立ち上がり時間が、図４
のtr1 に対応する。
せるときには、制御信号ＶＧＨを論理値Ｈとし、制御信
号ＶＧＭ，ＶＧＬ，ＣＴＲＬを論理値Ｌとしてトランジ
スタＰ５のみを導通状態として出力パッド３２に電圧Ｖ
Ｈを出力する。この出力電圧の立ち上がり時間が、図４
のtr1 に対応する。
【００４５】出力電圧を電圧ＶＨから電圧ＶＭに変化さ
せるときには、制御信号ＶＧＭ，ＣＴＲＬを論理値Ｈと
し、制御信号ＶＧＨ，ＶＧＬを論理値Ｌとしてトランジ
スタＮ６及びＮ７だけを導通状態として出力パッド３２
に電圧ＶＭを出力する。この出力電圧の立ち下がり時間
が、図４のtf1 に対応する。
せるときには、制御信号ＶＧＭ，ＣＴＲＬを論理値Ｈと
し、制御信号ＶＧＨ，ＶＧＬを論理値Ｌとしてトランジ
スタＮ６及びＮ７だけを導通状態として出力パッド３２
に電圧ＶＭを出力する。この出力電圧の立ち下がり時間
が、図４のtf1 に対応する。
【００４６】出力電圧を電圧ＶＭから電圧ＶＬに変化さ
せるときには、制御信号ＶＧＬを論理値Ｈとし、制御信
号ＶＧＨ，ＶＧＭ，ＣＴＲＬを論理値Ｌとしてトランジ
スタＮ５のみを導通状態として出力パッド３２に電圧Ｖ
Ｌを出力する。この出力電圧の立ち下がり時間が、図４
のtf2 に対応する。
せるときには、制御信号ＶＧＬを論理値Ｈとし、制御信
号ＶＧＨ，ＶＧＭ，ＣＴＲＬを論理値Ｌとしてトランジ
スタＮ５のみを導通状態として出力パッド３２に電圧Ｖ
Ｌを出力する。この出力電圧の立ち下がり時間が、図４
のtf2 に対応する。
【００４７】出力電圧を電圧ＶＬから電圧ＶＭに変化さ
せるときには、制御信号ＶＧＭを論理値Ｈとし、制御信
号ＶＧＨ，ＶＧＬ，ＣＴＲＬを論理値Ｌとしてトランジ
スタＮ６のみを導通状態として出力パッド３２に電圧Ｖ
Ｍを出力する。この出力電圧の立ち上がり時間が、図４
のtr2 に対応する。出力電圧が電圧ＶＭに達すると、制
御信号ＣＴＲＬを論理値ＨとしてトランジスタＮ６に加
えてトランジスタＮ７も導通状態とし、電圧ＶＭを出力
パッド３２に安定的に出力する。
せるときには、制御信号ＶＧＭを論理値Ｈとし、制御信
号ＶＧＨ，ＶＧＬ，ＣＴＲＬを論理値Ｌとしてトランジ
スタＮ６のみを導通状態として出力パッド３２に電圧Ｖ
Ｍを出力する。この出力電圧の立ち上がり時間が、図４
のtr2 に対応する。出力電圧が電圧ＶＭに達すると、制
御信号ＣＴＲＬを論理値ＨとしてトランジスタＮ６に加
えてトランジスタＮ７も導通状態とし、電圧ＶＭを出力
パッド３２に安定的に出力する。
【００４８】このように、出力電圧を電圧ＶＨから電圧
ＶＭに変化させるときにはトランジスタＮ６及びＮ７を
導通状態とし、出力電圧を電圧ＶＬから電圧ＶＭに変化
させるときにはトランジスタＮ６のみを導通状態とし、
出力電圧がＶＨから電圧ＶＭに変化するときの出力パッ
ド３２と電圧ＶＭとの間のトランジスタのオン抵抗と出
力電圧が電圧ＶＬから電圧ＶＭに変化するときの出力パ
ッド３２と電圧ＶＭとの間のトランジスタのオン抵抗と
が同じになるようにしているので、tf1 とtr2とを同じ
値にすることができる。従って、トランジスタＰ５，Ｎ
５，Ｎ６，Ｎ７のトランジスタサイズを制御することに
より、tr1 、tf1 、tf2 及びtr2 を容易に同じ値にする
ことができ、液晶パネル１０の表示画質を最良とするこ
とができる。
ＶＭに変化させるときにはトランジスタＮ６及びＮ７を
導通状態とし、出力電圧を電圧ＶＬから電圧ＶＭに変化
させるときにはトランジスタＮ６のみを導通状態とし、
出力電圧がＶＨから電圧ＶＭに変化するときの出力パッ
ド３２と電圧ＶＭとの間のトランジスタのオン抵抗と出
力電圧が電圧ＶＬから電圧ＶＭに変化するときの出力パ
ッド３２と電圧ＶＭとの間のトランジスタのオン抵抗と
が同じになるようにしているので、tf1 とtr2とを同じ
値にすることができる。従って、トランジスタＰ５，Ｎ
５，Ｎ６，Ｎ７のトランジスタサイズを制御することに
より、tr1 、tf1 、tf2 及びtr2 を容易に同じ値にする
ことができ、液晶パネル１０の表示画質を最良とするこ
とができる。
【００４９】この駆動回路７０は、中間電位ＶＭを出力
する回路素子としてＮチャネルＭＯＳトランジスタを２
つ並列に設け、それら２つのトランジスタの導通を制御
信号ＶＧＭ，ＣＴＲＬによって制御しているので、高い
耐圧を保つとともに出力電圧の変化時間を容易に調整す
ることが可能である。
する回路素子としてＮチャネルＭＯＳトランジスタを２
つ並列に設け、それら２つのトランジスタの導通を制御
信号ＶＧＭ，ＣＴＲＬによって制御しているので、高い
耐圧を保つとともに出力電圧の変化時間を容易に調整す
ることが可能である。
【００５０】液晶パネルにおいては、画素に印加される
実効電圧の正側と負側を同じにして直流バイアスが印加
されないようにすることが、液晶パネルの焼き付き、フ
リッカを抑制する上で重要である。
実効電圧の正側と負側を同じにして直流バイアスが印加
されないようにすることが、液晶パネルの焼き付き、フ
リッカを抑制する上で重要である。
【００５１】また、電圧ＶＭを出力するときには、トラ
ンジスタＮ６及びＮ７の双方が導通しているので、出力
パッド３２と電圧ＶＭとの間のトランジスタのオン抵抗
が小さくなり、出力電圧ＶＭの安定化も図れる。
ンジスタＮ６及びＮ７の双方が導通しているので、出力
パッド３２と電圧ＶＭとの間のトランジスタのオン抵抗
が小さくなり、出力電圧ＶＭの安定化も図れる。
【００５２】図８は本発明に係わる駆動回路のその他の
例を示す図である。この駆動回路８０は、ＰチャネルＭ
ＯＳトランジスタＰ８，Ｐ９とＮチャネルＭＯＳトラン
ジスタＮ８，Ｎ９，Ｎ１０，Ｎ１１とインバータＩＮＶ
８，ＩＮＶ９とアンド回路ＡＮＤ２とで構成され、制御
信号ＶＧＨ，ＶＧＭＬ，ＶＧＭＬ，ＶＧＬ，ＣＴＲＬに
より各トランスジタの導通を制御してＩＣチップの出力
パッド３２に４レベルの電圧ＶＨ，ＶＭＨ，ＶＭＬ，Ｖ
Ｌの中の１つを出力する。尚、各トランジスタは、図５
に示すような２重拡散構造の高耐圧トランジスタであ
る。また、電圧ＶＨ，ＶＭＨ，ＶＭＬ，ＶＬは例えば夫
々６０Ｖ，４０Ｖ，２０Ｖ，０Ｖであり、制御信号ＶＧ
Ｈ，ＶＧＭ，ＶＧＬ，ＣＴＲＬは６０Ｖ（論理値Ｈ）又
は０Ｖ（論理値Ｌ）の２つの電圧で各トランジスタの導
通を制御するものである。ここで、トランジスタＮ８，
Ｎ９，Ｎ１０，Ｎ１１はＰ型シリコン基板の一主面に形
成され、トランジスタＰ８，Ｐ９はＰ型シリコン基板に
形成されたＮ型タンクの一主面に形成されるものとす
る。
例を示す図である。この駆動回路８０は、ＰチャネルＭ
ＯＳトランジスタＰ８，Ｐ９とＮチャネルＭＯＳトラン
ジスタＮ８，Ｎ９，Ｎ１０，Ｎ１１とインバータＩＮＶ
８，ＩＮＶ９とアンド回路ＡＮＤ２とで構成され、制御
信号ＶＧＨ，ＶＧＭＬ，ＶＧＭＬ，ＶＧＬ，ＣＴＲＬに
より各トランスジタの導通を制御してＩＣチップの出力
パッド３２に４レベルの電圧ＶＨ，ＶＭＨ，ＶＭＬ，Ｖ
Ｌの中の１つを出力する。尚、各トランジスタは、図５
に示すような２重拡散構造の高耐圧トランジスタであ
る。また、電圧ＶＨ，ＶＭＨ，ＶＭＬ，ＶＬは例えば夫
々６０Ｖ，４０Ｖ，２０Ｖ，０Ｖであり、制御信号ＶＧ
Ｈ，ＶＧＭ，ＶＧＬ，ＣＴＲＬは６０Ｖ（論理値Ｈ）又
は０Ｖ（論理値Ｌ）の２つの電圧で各トランジスタの導
通を制御するものである。ここで、トランジスタＮ８，
Ｎ９，Ｎ１０，Ｎ１１はＰ型シリコン基板の一主面に形
成され、トランジスタＰ８，Ｐ９はＰ型シリコン基板に
形成されたＮ型タンクの一主面に形成されるものとす
る。
【００５３】駆動回路８０が出力パッド３２に電圧ＶＨ
を出力するときには、制御信号ＶＧＨが論理値Ｈとな
り、制御信号ＶＧＭＨ，ＶＧＭＬ，ＶＧＬ，ＣＴＲＬが
論理値ＬとなってトランジスタＰ８のみが導通し、トラ
ンジスタＰ８を介して出力パッド３２に電圧ＶＨが出力
される。
を出力するときには、制御信号ＶＧＨが論理値Ｈとな
り、制御信号ＶＧＭＨ，ＶＧＭＬ，ＶＧＬ，ＣＴＲＬが
論理値ＬとなってトランジスタＰ８のみが導通し、トラ
ンジスタＰ８を介して出力パッド３２に電圧ＶＨが出力
される。
【００５４】出力パッド３２に電圧ＶＭＨを出力すると
きには、制御信号ＶＧＭＨが論理値Ｈとなり、制御信号
ＶＧＨ，ＶＧＭＬ，ＶＧＬ，ＣＴＲＬが論理値Ｌとなっ
てトランジスタＰ９，Ｎ１１だけが導通し、トランジス
タＰ９，Ｎ１１を介して出力パッド３２に電圧ＶＭＨが
出力される。
きには、制御信号ＶＧＭＨが論理値Ｈとなり、制御信号
ＶＧＨ，ＶＧＭＬ，ＶＧＬ，ＣＴＲＬが論理値Ｌとなっ
てトランジスタＰ９，Ｎ１１だけが導通し、トランジス
タＰ９，Ｎ１１を介して出力パッド３２に電圧ＶＭＨが
出力される。
【００５５】出力パッド３２に電圧ＶＬを出力するとき
には、制御信号ＶＧＬが論理値Ｈとなり、制御信号ＶＧ
Ｈ，ＶＧＭＨ，ＶＧＭＬ，ＣＴＲＬが論理値Ｌとなって
トランジスタＮ８のみが導通し、トランジスタＮ８を介
して出力パッド３２に電圧ＶＬが出力される。
には、制御信号ＶＧＬが論理値Ｈとなり、制御信号ＶＧ
Ｈ，ＶＧＭＨ，ＶＧＭＬ，ＣＴＲＬが論理値Ｌとなって
トランジスタＮ８のみが導通し、トランジスタＮ８を介
して出力パッド３２に電圧ＶＬが出力される。
【００５６】ここで、電圧ＶＬが供給されている出力パ
ッド３２に対して電圧ＶＭＬを出力するときには、制御
信号ＶＧＭＬが論理値Ｈとなり、制御信号ＶＧＨ，ＶＧ
ＭＨ，ＶＧＬ，ＣＴＲＬが論理値Ｌとなってトランジス
タＮ９のみが導通し、トランジスタＮ９を介して出力パ
ッド３２に電圧ＶＭＬが出力される。尚、出力パッド３
２が電圧ＶＭＬに達すると、制御信号ＣＴＲＬを論理値
ＨとしてトランジスタＮ９，Ｎ１０の双方を導通させて
出力パッド３２に安定的に電圧ＶＭＬを供給する。一
方、例えば、電圧ＶＭＨが供給されている出力パッド３
２に対して電圧ＶＭＬを出力するときには、制御信号Ｖ
ＧＭＬ，ＣＴＲＬが論理値Ｈとなり、制御信号ＶＧＨ，
ＶＧＭＨ，ＶＧＬが論理値ＬとなってトランジスタＮ
９，Ｎ１０だけが導通し、トランジスタＮ９，Ｎ１０を
介して出力パッド３２に電圧ＶＭＬが出力される。
ッド３２に対して電圧ＶＭＬを出力するときには、制御
信号ＶＧＭＬが論理値Ｈとなり、制御信号ＶＧＨ，ＶＧ
ＭＨ，ＶＧＬ，ＣＴＲＬが論理値Ｌとなってトランジス
タＮ９のみが導通し、トランジスタＮ９を介して出力パ
ッド３２に電圧ＶＭＬが出力される。尚、出力パッド３
２が電圧ＶＭＬに達すると、制御信号ＣＴＲＬを論理値
ＨとしてトランジスタＮ９，Ｎ１０の双方を導通させて
出力パッド３２に安定的に電圧ＶＭＬを供給する。一
方、例えば、電圧ＶＭＨが供給されている出力パッド３
２に対して電圧ＶＭＬを出力するときには、制御信号Ｖ
ＧＭＬ，ＣＴＲＬが論理値Ｈとなり、制御信号ＶＧＨ，
ＶＧＭＨ，ＶＧＬが論理値ＬとなってトランジスタＮ
９，Ｎ１０だけが導通し、トランジスタＮ９，Ｎ１０を
介して出力パッド３２に電圧ＶＭＬが出力される。
【００５７】このように、出力電圧が電圧ＶＭＬに立ち
下がって変化するときにはトランジスタＮ９及びＮ１０
を導通状態とし、出力電圧が電圧ＶＭＬに立ち下がって
変化するときにはトランジスタＮ９のみを導通状態と
し、出力電圧が電圧ＶＭＬに立ち下がって変化するとき
の出力パッド３２と電圧ＶＭＬとの間のトランジスタの
オン抵抗と出力電圧が電圧ＶＭＬに立ち上がって変化す
るときの出力パッド３２と電圧ＶＭＬとの間のトランジ
スタのオン抵抗とが同じになるようにしているので、電
圧ＶＭＬへの立ち上がり時間と立ち下がり時間とを同じ
値にすることができる。
下がって変化するときにはトランジスタＮ９及びＮ１０
を導通状態とし、出力電圧が電圧ＶＭＬに立ち下がって
変化するときにはトランジスタＮ９のみを導通状態と
し、出力電圧が電圧ＶＭＬに立ち下がって変化するとき
の出力パッド３２と電圧ＶＭＬとの間のトランジスタの
オン抵抗と出力電圧が電圧ＶＭＬに立ち上がって変化す
るときの出力パッド３２と電圧ＶＭＬとの間のトランジ
スタのオン抵抗とが同じになるようにしているので、電
圧ＶＭＬへの立ち上がり時間と立ち下がり時間とを同じ
値にすることができる。
【００５８】この駆動回路８０は電圧ＶＧＭＨを出力す
るゲートとしてＣＭＯＳ構造のトランジスタを用いてい
るが、これらを２つのＰチャネルＭＯＳトランジスタで
構成し、電圧ＶＨが供給されている出力パッド３２に対
して電圧ＶＭＨを出力するときには一方のＰチャネルＭ
ＯＳトランジスタのみを導通させ、電圧ＶＭＬが供給さ
れている出力パッド３２に対して電圧ＶＭＨを出力する
ときには双方のＰチャネルＭＯＳトランジスタを導通さ
せる構成とすることが望ましい。
るゲートとしてＣＭＯＳ構造のトランジスタを用いてい
るが、これらを２つのＰチャネルＭＯＳトランジスタで
構成し、電圧ＶＨが供給されている出力パッド３２に対
して電圧ＶＭＨを出力するときには一方のＰチャネルＭ
ＯＳトランジスタのみを導通させ、電圧ＶＭＬが供給さ
れている出力パッド３２に対して電圧ＶＭＨを出力する
ときには双方のＰチャネルＭＯＳトランジスタを導通さ
せる構成とすることが望ましい。
【００５９】図９はレベルシフタ１４のレベルシフト回
路の回路構成を示す図である。このレベルシフト回路９
０は、インバータＩＮＶ１１，ＩＮＶ１２，ＩＮＶ１３
とコンデンサＣと抵抗Ｒとから構成され、コントローラ
１３から入力端子９１に入力される信号をレベルシフト
して出力端子９２から走査電極用ドライバＣに出力す
る。入力端子９１に入力する信号の論理値Ｈ，Ｌは夫々
２．５Ｖ，−２．５Ｖであり、出力端子９２に出力され
る信号の論理値Ｈ，論理値Ｌは夫々−２２．５Ｖ，−２
７．５Ｖであり、その論理振幅は何れも５Ｖである。ま
た、インバータＩＮＶ１１の電源電圧は２．５Ｖ，−
２．５Ｖであり、インバータＩＮＶ１２，ＩＮＶ１３の
電源電圧は−２２．５Ｖ，−２７．５Ｖである。
路の回路構成を示す図である。このレベルシフト回路９
０は、インバータＩＮＶ１１，ＩＮＶ１２，ＩＮＶ１３
とコンデンサＣと抵抗Ｒとから構成され、コントローラ
１３から入力端子９１に入力される信号をレベルシフト
して出力端子９２から走査電極用ドライバＣに出力す
る。入力端子９１に入力する信号の論理値Ｈ，Ｌは夫々
２．５Ｖ，−２．５Ｖであり、出力端子９２に出力され
る信号の論理値Ｈ，論理値Ｌは夫々−２２．５Ｖ，−２
７．５Ｖであり、その論理振幅は何れも５Ｖである。ま
た、インバータＩＮＶ１１の電源電圧は２．５Ｖ，−
２．５Ｖであり、インバータＩＮＶ１２，ＩＮＶ１３の
電源電圧は−２２．５Ｖ，−２７．５Ｖである。
【００６０】インバータＩＮＶ１１は波形整形用のイン
バータであり、コンデンサＣは容量結合のためのコンデ
ンサであり、インバータＩＮＶ１２，ＩＮＶ１３と抵抗
Ｒとはラッチ回路を構成している。尚、インバータＩＮ
Ｖ１１，ＩＮＶ１２，ＩＮＶ１３はＣＭＯＳ構造のイン
バータである。
バータであり、コンデンサＣは容量結合のためのコンデ
ンサであり、インバータＩＮＶ１２，ＩＮＶ１３と抵抗
Ｒとはラッチ回路を構成している。尚、インバータＩＮ
Ｖ１１，ＩＮＶ１２，ＩＮＶ１３はＣＭＯＳ構造のイン
バータである。
【００６１】図１０はレベルシフト回路９０の各ノード
Ａ，Ｂ，Ｃ，Ｄの信号電圧波形を示す図である。以下、
図１０を参照してレベルシフト回路９０の動作について
説明する。
Ａ，Ｂ，Ｃ，Ｄの信号電圧波形を示す図である。以下、
図１０を参照してレベルシフト回路９０の動作について
説明する。
【００６２】入力端子９１（ノードＡ）に入力された−
２．５Ｖ〜２．５Ｖの論理振幅の信号は２．５Ｖ／−
２．５Ｖを電源電圧とするインバータＩＮＶ１１に入力
され、その波形が方形波に近い波形に整形されてコンデ
ンサＣ（ノードＢ）に出力される。このインバータＩＮ
Ｖ１１の出力信号はコンデンサＣの容量結合により、電
源電圧が−２２．５Ｖ／−２７．５Ｖであるラッチ回路
の入力信号（ノードＣ）となる。ここで、コンデンサＣ
と抵抗Ｒによる時定数を適宜に選択することにより、ノ
ードＣにおける信号の立ち上がりエッジ又は立ち下がり
エッジをトリガとしてラッチされているデータがセット
又はリセットされる。
２．５Ｖ〜２．５Ｖの論理振幅の信号は２．５Ｖ／−
２．５Ｖを電源電圧とするインバータＩＮＶ１１に入力
され、その波形が方形波に近い波形に整形されてコンデ
ンサＣ（ノードＢ）に出力される。このインバータＩＮ
Ｖ１１の出力信号はコンデンサＣの容量結合により、電
源電圧が−２２．５Ｖ／−２７．５Ｖであるラッチ回路
の入力信号（ノードＣ）となる。ここで、コンデンサＣ
と抵抗Ｒによる時定数を適宜に選択することにより、ノ
ードＣにおける信号の立ち上がりエッジ又は立ち下がり
エッジをトリガとしてラッチされているデータがセット
又はリセットされる。
【００６３】このラッチ回路は−２２．５Ｖ／−２７．
５Ｖを電源電圧としているので、このラッチ回路の出力
信号（ノードＤ）を取り出すことにより、−２．５Ｖ〜
２．５Ｖの信号が−２７．５Ｖ〜−２２．５Ｖの信号に
レベルシフトされる。
５Ｖを電源電圧としているので、このラッチ回路の出力
信号（ノードＤ）を取り出すことにより、−２．５Ｖ〜
２．５Ｖの信号が−２７．５Ｖ〜−２２．５Ｖの信号に
レベルシフトされる。
【００６４】このように、レベルシフト回路９０によれ
ば、簡単な回路構成で信号振幅の電圧値が異なる信号を
容易にレベルシフトすることができる。このレベルシフ
ト回路９０の入力信号の論理振幅は−２．５Ｖ〜２．５
Ｖであり、出力信号の論理振幅は−２７．５Ｖ〜−２
２．５Ｖであるが、この論理振幅に限定される訳ではな
く、どのような電圧差の信号間のレベルシフトも可能で
ある。特に、入力信号の振幅が出力信号の振幅に等しい
か又は大きい場合には、この回路を変更することなくレ
ベルシフトを行うことができる。
ば、簡単な回路構成で信号振幅の電圧値が異なる信号を
容易にレベルシフトすることができる。このレベルシフ
ト回路９０の入力信号の論理振幅は−２．５Ｖ〜２．５
Ｖであり、出力信号の論理振幅は−２７．５Ｖ〜−２
２．５Ｖであるが、この論理振幅に限定される訳ではな
く、どのような電圧差の信号間のレベルシフトも可能で
ある。特に、入力信号の振幅が出力信号の振幅に等しい
か又は大きい場合には、この回路を変更することなくレ
ベルシフトを行うことができる。
【００６５】また、コンデンサＣの容量及び抵抗Ｒの抵
抗値の一例を挙げると、Ｒ＝１００ＫΩ，Ｃ＝１００ｐ
Ｆなどがあり、インバータのしきい値電圧などの回路特
性に合わせて定数の変更が必要である。
抗値の一例を挙げると、Ｒ＝１００ＫΩ，Ｃ＝１００ｐ
Ｆなどがあり、インバータのしきい値電圧などの回路特
性に合わせて定数の変更が必要である。
【００６６】このレベルシフト回路９０は、カップリン
グ用のコンデンサＣトラッチ回路とから構成され、カッ
プリングコンデンサＣは方形波のエッジ成分のみを伝達
し、ラッチ回路はそのエッジ成分によってラッチデータ
のセット又はリセットを行うので、入力信号と出力信号
との電位差によらずレベルシフト動作を行うことができ
る。また、コンデンサＣを除いて全ての回路素子が５Ｖ
振幅の信号により動作するので、高耐圧の回路素子を用
いることなくレベルシフト回路が実現され、消費電力が
少なく、回路の応答速度も速い。
グ用のコンデンサＣトラッチ回路とから構成され、カッ
プリングコンデンサＣは方形波のエッジ成分のみを伝達
し、ラッチ回路はそのエッジ成分によってラッチデータ
のセット又はリセットを行うので、入力信号と出力信号
との電位差によらずレベルシフト動作を行うことができ
る。また、コンデンサＣを除いて全ての回路素子が５Ｖ
振幅の信号により動作するので、高耐圧の回路素子を用
いることなくレベルシフト回路が実現され、消費電力が
少なく、回路の応答速度も速い。
【００６７】本発明に係わる特徴的な駆動回路は、導通
することにより出力端子に第１の電圧を出力する第１導
電型の第１のトランジスタと、導通することにより上記
出力端子に第２の電圧を出力する第２導電型の第２のト
ランジスタと、導通することにより上記出力端子に上記
第１の電圧と上記第２の電圧とのほぼ中間電位である第
３の電圧を出力する第２導電型の第３のトランジスタ
と、導通することにより上記出力端子に上記第３の電圧
を出力する第２導電型の第４のトランジスタとを有し、
上記出力端子の電圧が上記第１の電圧から上記第３の電
圧に変化するときには上記第３及び第４トランジスタが
導通状態となり、上記出力端子の電圧が上記第２の電圧
から上記第３の電圧に変化するときには上記第３トラン
ジスタのみが導通状態となる。
することにより出力端子に第１の電圧を出力する第１導
電型の第１のトランジスタと、導通することにより上記
出力端子に第２の電圧を出力する第２導電型の第２のト
ランジスタと、導通することにより上記出力端子に上記
第１の電圧と上記第２の電圧とのほぼ中間電位である第
３の電圧を出力する第２導電型の第３のトランジスタ
と、導通することにより上記出力端子に上記第３の電圧
を出力する第２導電型の第４のトランジスタとを有し、
上記出力端子の電圧が上記第１の電圧から上記第３の電
圧に変化するときには上記第３及び第４トランジスタが
導通状態となり、上記出力端子の電圧が上記第２の電圧
から上記第３の電圧に変化するときには上記第３トラン
ジスタのみが導通状態となる。
【００６８】更に、本発明に係わる特徴的な駆動回路
は、上記第２、第３及び第４トランジスタは第１導電型
の半導体領域の一主面に形成されており、上記第１トラ
ンジスタは上記第１導電型の半導体領域に形成された第
２導電型の半導体領域の一主面に形成されている。
は、上記第２、第３及び第４トランジスタは第１導電型
の半導体領域の一主面に形成されており、上記第１トラ
ンジスタは上記第１導電型の半導体領域に形成された第
２導電型の半導体領域の一主面に形成されている。
【００６９】尚、上述した本発明に係わる駆動回路は本
発明の技術思想の一例を示したものであり、その回路構
成、出力電圧等は上述した例に限定されるものではな
く、本発明の技術思想に基づいて種々変更することがで
きる。
発明の技術思想の一例を示したものであり、その回路構
成、出力電圧等は上述した例に限定されるものではな
く、本発明の技術思想に基づいて種々変更することがで
きる。
【００７０】
【発明の効果】本発明の駆動回路では、電源電圧の間に
位置する所望の電圧を出力端子に供給する回路として、
同一導電型の半導体領域の一主面に設けられた少なくと
も２個のＭＯＳトランジスタを有し、上記ＭＯＳトラン
ジスタの一方又は双方を導通させて所望の電圧値にない
出力端子に対して所望の電圧を供給するので、トランジ
スタの高い耐圧を保ちつつ、出力端子の所望の電圧への
立ち上がり及び立ち下がり特性を同じにすることが可能
である。また、電源電圧の間に位置する電圧を出力端子
に供給する回路としてＣＭＯＳ構造を用いていないの
で、その駆動回路のＩＣチップに占める面積を小さくす
ることが可能となる。
位置する所望の電圧を出力端子に供給する回路として、
同一導電型の半導体領域の一主面に設けられた少なくと
も２個のＭＯＳトランジスタを有し、上記ＭＯＳトラン
ジスタの一方又は双方を導通させて所望の電圧値にない
出力端子に対して所望の電圧を供給するので、トランジ
スタの高い耐圧を保ちつつ、出力端子の所望の電圧への
立ち上がり及び立ち下がり特性を同じにすることが可能
である。また、電源電圧の間に位置する電圧を出力端子
に供給する回路としてＣＭＯＳ構造を用いていないの
で、その駆動回路のＩＣチップに占める面積を小さくす
ることが可能となる。
【図１】本発明に係わる単純マトリクス液晶パネル表示
装置の概略を示す図である。
装置の概略を示す図である。
【図２】本発明に係わる単純マトリクス液晶パネル表示
装置の液晶パネルの走査電極Ｘと信号電極Ｙに印加され
る電圧波形の一例を示す図である。
装置の液晶パネルの走査電極Ｘと信号電極Ｙに印加され
る電圧波形の一例を示す図である。
【図３】図２（ａ）に示す走査電極Ｘの駆動電圧を供給
する駆動回路の一例を示す図である。
する駆動回路の一例を示す図である。
【図４】出力パッド３２に現れる電圧波形を模式的に示
す図である。
す図である。
【図５】Ｐ型シリコン基板に形成したＰチャネルＭＯＳ
トランジスタ及びＮチャネルＭＯＳトランジスタの要部
断面を示す図である。
トランジスタ及びＮチャネルＭＯＳトランジスタの要部
断面を示す図である。
【図６】図２（ａ）に示す走査電極Ｘの駆動電圧を供給
する駆動回路のその他の例を示す図である。
する駆動回路のその他の例を示す図である。
【図７】本発明に係わる駆動回路の一例を示す図であ
る。
る。
【図８】本発明に係わる駆動回路のその他の例を示す図
である。
である。
【図９】レベルシフタ１４のレベルシフト回路９０の回
路構成を示す図である。
路構成を示す図である。
【図１０】レベルシフト回路９０の各ノードＡ，Ｂ，
Ｃ，Ｄの信号電圧波形を示す図である。
Ｃ，Ｄの信号電圧波形を示す図である。
【図１１】単純マトリクス液晶パネルの概略を示す図で
ある。
ある。
【図１２】単純マトリクス液晶パネル表示装置の概略を
示す図である。
示す図である。
【図１３】６レベル駆動法において液晶パネル１０の走
査電極Ｘと信号電極Ｙに印加される電圧波形の一例を示
す図である。
査電極Ｘと信号電極Ｙに印加される電圧波形の一例を示
す図である。
１０・・・単純マトリクス液晶パネル、 １２，１３・・・コントローラ、 １４・・・レベルシフタ、 １５，１６・・・電源、 ３０，６０，７０，８０・・・駆動回路、 ５０・・・Ｐ型シリコン基板、 ５１・・・Ｎ型タンク、 ５２，５５・・・ドレイン、 ５３，５６・・・ソース、 ５４，５７・・・ゲート、 ５８，５９・・・チャネル、 ９０・・・レベルシフト回路、 Ｐ１，Ｐ２，Ｐ３，Ｐ５，Ｐ８，Ｐ９・・・Ｐチャネル
ＭＯＳトランジスタ Ｎ１，Ｎ２，Ｎ３，Ｎ４，Ｎ５，Ｎ６，Ｎ７，Ｎ８，Ｎ
９，Ｎ１０，Ｎ１１・・・ＮチャネルＭＯＳトランジス
タ、 ＩＮＶ１，ＩＮＶ２，ＩＮＶ３，ＩＮＶ５，ＩＮＶ８，
ＩＮＶ９・・・インバータ、 ＡＮＤ１，ＡＮＤ２・・・アンド回路、
ＭＯＳトランジスタ Ｎ１，Ｎ２，Ｎ３，Ｎ４，Ｎ５，Ｎ６，Ｎ７，Ｎ８，Ｎ
９，Ｎ１０，Ｎ１１・・・ＮチャネルＭＯＳトランジス
タ、 ＩＮＶ１，ＩＮＶ２，ＩＮＶ３，ＩＮＶ５，ＩＮＶ８，
ＩＮＶ９・・・インバータ、 ＡＮＤ１，ＡＮＤ２・・・アンド回路、
Claims (2)
- 【請求項１】 第１の電圧が印加される第１導電型の半
導体領域の一主面に形成されており、導通することによ
って、第２の電圧と上記第１の電圧とのほぼ中間電位で
ある第３の電圧又は上記第３の電圧と上記第１の電圧と
の間の第４の電圧を出力端子に供給する第１及び第２の
トランジシスタを有し、 上記第３又は第４の電圧よりも上記第２の電圧側の電位
にある上記出力端子に上記第３又は第４の電圧を供給す
るときには上記第１及び第２のトランジスタの双方を導
通させ、上記第３又は第４の電圧よりも上記第１の電圧
側の電位にある上記出力端子に上記第３又は第４の電圧
を供給するときには上記第１又は第２のトランジスタの
一方を導通させる駆動回路。 - 【請求項２】 上記第１導電型の半導体領域に形成され
た第２導電型の半導体領域の一主面に形成されており、
導通することによって上記出力端子に上記第２の電圧を
供給する第３のトランジスタと、上記第１の導電型の半
導体領域の一主面に形成されており、導通することによ
って上記出力端子に上記第１の電圧を供給する第４のト
ランジスタを含み、上記第２及び第３のトランジスタは
上記出力端子に上記第３の電圧を供給し、上記出力端子
の電圧が上記第１の電圧から上記第３の電圧に変化する
ときには上記第１のトランジスタのみが導通状態とな
り、上記出力端子の電圧が上記第２の電圧から上記第３
の電圧に変化するときには上記第１及び第２のトランジ
スタが導通状態となる請求項１に記載の駆動回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6148571A JPH07334122A (ja) | 1994-06-07 | 1994-06-07 | 駆動回路 |
| US08/484,744 US5650801A (en) | 1994-06-07 | 1995-06-07 | Drive circuit with rise and fall time equalization |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6148571A JPH07334122A (ja) | 1994-06-07 | 1994-06-07 | 駆動回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07334122A true JPH07334122A (ja) | 1995-12-22 |
Family
ID=15455727
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6148571A Withdrawn JPH07334122A (ja) | 1994-06-07 | 1994-06-07 | 駆動回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5650801A (ja) |
| JP (1) | JPH07334122A (ja) |
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| US7046223B2 (en) | 2001-01-16 | 2006-05-16 | Nec Electronics Corporation | Method and circuit for driving liquid crystal display, and portable electronic device |
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| US6100868A (en) * | 1997-09-15 | 2000-08-08 | Silicon Image, Inc. | High density column drivers for an active matrix display |
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-
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- 1994-06-07 JP JP6148571A patent/JPH07334122A/ja not_active Withdrawn
-
1995
- 1995-06-07 US US08/484,744 patent/US5650801A/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| US5650801A (en) | 1997-07-22 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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