JPH09230308A

JPH09230308A - 表示走査回路

Info

Publication number: JPH09230308A
Application number: JP3214196A
Authority: JP
Inventors: Shue Non Ri; シュエノンリー
Original assignee: YUANTAIKOOCHIIKONIE GUFUN YUGENKOSHI
Current assignee: YUANTAIKOOCHIIKONIE GUFUN YUGENKOSHI
Priority date: 1996-02-20
Filing date: 1996-02-20
Publication date: 1997-09-05

Abstract

(57)【要約】【課題】ロー選択駆動回路は液晶表示の各ピクセルロ
ーを連続的に付勢するのに使用する。【解決手段】各ロー選択駆動回路の出力は対応ピクセ
ルローラインにまた次のロー選択駆動回路をアクティブ
入力として接続される。全ロー選択駆動回路は薄膜トラ
ンジスタで集積され同一のガラス基板にピクセルとして
配設される。集合に接続されるリード数はピクセルロー
の数よりも少なくなり、６つの重複するクロック信号
（S1,o、S2,o、S3,o、S1,e、S2,e、S3,e）、シフト−イ
ンクロック信号（SDIN）、正電力供給（VCC ）、少なく
とも１つの接地（VSS 、VSS1）を具備する。１つの例と
して、リード数は２４０ほどの多くから１０ほどの少な
くまで減少される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はアクティブマトリク
ス表示装置用駆動回路に関し、特に薄膜トランジスタ
（TFT ）を使用する液晶表示（LCD ）のピクセルローを
駆動するロー選択駆動回路に関する。

【０００２】

【従来の技術】液晶表示（LCD ）又は類似装置は通常薄
膜MOS トランジスタで、基板、普通ガラスに配置される
ものを使用する。現在、ほとんど全ての商業的に入手可
能なアクティブマトリクス液晶表示（AMLCD ）は、走査
信号がAMLCD の外部にあり用いられる点で走査されな
い。

【０００３】走査されないAMLCD は各コラム及びローラ
インに対して１つの外部リードを要求する。例えば、黒
及び白768 ×1024 XGA コンピュータ表示に対する直接
ラインインタフェース駆動部は１７９２リードを要求す
る。表示駆動部におけるこの多数のリードに対する必要
は、表示の分解能及び複雑性を増すにつれて悪くなると
いう重大な問題である。２つの大きな挑戦は要求される
入力リードの数を減少させ、かつ表示基板に駆動回路を
「集積」することである。

【０００４】米国特許No. 5,034,735 は、選択及び選択
解除信号を生成しまた次に制御ゲートを介してアドレス
指定を行うピクセルロー当たりの２つのトランジスタを
使用する駆動装置を開示する。しかしながら、走査駆動
回路及び信号駆動回路は強誘電性液晶表示に適するがTF
T-LCD に適しない。米国特許No. 5,157,386 はAMLCD を
K ビットのビデオディジタルデータで駆動する回路を開
示する。アナログスイッチはビデオ電圧を受け、アナロ
グスイッチが制御信号によりオンがなるときビデオ電圧
を各コラムに出力する。これは表示ローを選択的に駆動
する回路ではない。

【０００５】米国特許No. 5,113,181 はデータ駆動部が
使用される表示を開示するが、走査駆動回路を開示しな
い。米国特許No. 5,313,222 はLCD 表示用選択駆動回路
で大量の電気的ストレスを受けなければならないものを
開示する。

【０００６】

【発明が解決しようとする課題】本発明の目的は、製造
コストを減少させ、また分離基板に集積回路を取り付け
る必要性を削除することにより信頼性を増大することで
ある。本発明の別の目的は、表示基板に直接集積され得
る新規ロー選択駆動回路を形成して、これにより周辺Ｉ
Ｃｓ及び走査されないAMLCD に必要とされる混合集合の
コストを削減することである。

【０００７】なお、本発明の別の目的は、選択解除時間
が早くかつ駆動信号が全振幅である新集積ロー選択駆動
回路を形成して薄膜トランジスタの高直列抵抗に起因し
て長時間定数を克服する。本発明のさらなる目的は、ロ
ー選択駆動回路の電力消費を減少させることである。

【０００８】

【課題を解決するための手段】これらの目的はシフトレ
ジスタに類似するロー選択駆動回路を使用することによ
り達成される。各ロー選択駆動回路はピクセルのローを
付勢する。ロー選択駆動回路はピクセルのガラス基板に
配設される。各ロー選択駆動回路の出力は対応ピクセル
ローラインにまた次のロー選択駆動回路にアクティブ入
力として接続される。これらのロー選択駆動回路はピク
セルローを連続的に付勢する。表示装置に対して外部に
あるスイッチング装置はロー選択駆動回路に接続される
リードを持ち、リード数はピクセルローの数よりはるか
に少ない。ロー選択駆動回路のそれぞれは表示基板に形
成され、かつ各ピクセルローの連続アクティブ化をもた
らすように相互に接続されるる若干の薄膜トランジスタ
を具備する。

【０００９】第１のロー選択駆動回路ステージは第１の
所定期間に対する第１のピクセルローをアクティブ化す
る。第２の隣接ロー選択駆動回路は第２の所定期間に対
する連続ピクセルローを、第１の所定期間の終わり前に
アクティブ化することにより、より長いロー選択時間は
各ローに設けられて対応ピクセルローのピクセルを充電
又は放電する。そうして、より早い選択解除時間は薄膜
トランジスタの高直列抵抗に起因して遅い時間定数に打
ち勝つように達成される。

【００１０】

【発明の実施の形態】本発明の他の特徴及び利得は添付
図面を参照して好ましい実施例の下記詳細記載において
明らかになる。本発明は３８４×２４０ピクセルアレー
カラーTVについて一例として説明される。図１は本発明
のロー選択駆動回路を示し、これには本発明のロー選択
駆動回路が含められている。図１での上部のブロックは
外部駆動システムを示し、これは、例えば、表示装置に
対する制御ロジック信号発生器の回路、サンプル及びホ
ールドを具備する。表示装置は図１の下部にブロックと
して示される。「ロー選択駆動部」としてラベルが付け
られているブロックは本発明を表示し、ピクセルマトリ
クスアレーの第１の２つのローと最後のローにだけ結合
されて示される。

【００１１】本発明のロー選択駆動回路の第１の好まし
い実施例は図２に示され、ここでは全入力及びパワー供
給信号は外部駆動システムで図１の上部ブロックに示さ
れるものから供給される。ロー選択駆動回路は、図１の
表示装置の１つの側にだけ示されているけれど、第２の
同一ロー選択駆動回路で表示装置の反対側のピクセルロ
ーラインに接続されるものを具備することが注目される
べきである。この第２のロー選択駆動回路は修理が要求
されるときに回路冗長性を提供しそして回路診断を高め
る。

【００１２】この実施例に対するロー選択駆動回路に、
図２に示されるように、２４０の同一の回路ステージが
ある。各駆動回路ステージは長方形の点線により示され
そしてステージ１、ステージ２及びステージ３としてス
テージ２４０を介してラベル付けされている。全ステー
ジは各ステージの入力が前のステージの出力に接続され
るところを除き同一である。

【００１３】この実施例の焦点は特にロー駆動回路への
外部リード接続の数を使用される例において２４０のよ
うな数から１１まで減少させることについて合わされて
いる。その回路は低移動性、不均質閾電圧及び閾電圧シ
フトのような悪い性能特性を有し、かつガラス基板に直
接配置され得る薄膜トランジスタを使用する問題を解決
する。

【００１４】図２に示すように、ロー選択駆動回路は奇
数及び偶数ステージに分割され、各ステージが１１のト
ランジスタを有する。ステージ１の出力r1は、ステージ
２の入力にかつピクセルアレーの第１のローラインROW1
に接続される。ステージ２の出力r2はステージの入力に
かつピクセルアレーの第２の列ラインROW2にそしてステ
ージ２４０を介して接続される。全奇数ステージは第
１、第２及び第３クロック信号S1,o、S2,o、S3,oそれぞ
れを受ける。全偶数ステージは第４、第５及び第６クロ
ック信号S1,e、S2,e、S3,eそれぞれを受ける。第７クロ
ック信号S ４は全ステージに接続される。クロック信号
の第８SDINシフトはロー選択駆動回路の第１ステージに
だけ接続される。全ステージは２つの共通の大地（又は
負電極供給）VSS 及びVSS1並びに共通の正極電極供給VC
C に接続される。２つの接地を有する理由は各ステージ
の出力装置用接地VSS を第２接地VSS1から分離して出力
にノイズ免疫性を与えることである。かくして１１の入
力リード、つまり、S1,o、S2,o、S3,o、及びS1,e、S2,
e、S3,e、S4、 SDIN、VCC 、VSS 及びVSS1が外部駆動シ
ステムから表示装置のロー選択駆動回路までに接続され
る。１１の制御リードは２４０のロー選択駆動回路を、
後述するように、制御することを必要とされるだけであ
ることが見られる。もし各ステージの出力の干渉がVSS1
及びVSS の結合することにより重大でなければ、１０の
制御リードだけが必要とされる。分離されたパワー供給
ライン、VSS 及びVSS1はこの実施例では使用される。

【００１５】図２をもう一度説明する。各駆動回路ステ
ージはトランジスタM1と、トランジスタM2を具備し、こ
れは電力供給VCC 及び負電力供給VSS1の間に直列接続さ
れ、M1のゲートが奇数ステージのS1,oクロック信号にか
つ偶数ステージのS1,eのクロック信号に接続され、そし
てM2のゲートは特別のステージの入力端子として働く。
トランジスタM5及びトランジスタM4はVSS1及び奇数ステ
ージのS2,oクロック信号間に直列接続され、また偶数ス
テージのS2,eに接続され、M4のゲートは入力端子に接続
され、M5のゲートはM1及びM2間の共通ノードに接続さ
れ、またトランジスタM3のドレイン及びゲートに接続さ
れ、ソースはVSS1に接続される。トランジスタM7及びト
ランジスタM6は直列に負電極供給VSS 及び偶数ステージ
のS3,oクロック信号間に、かつ偶数ステージのS3,eクロ
ック信号に接続され、M7のゲートはM1及びM2間の共通ノ
ードに接続され、M6のゲートはM4及びM5間の共通ノード
に接続され、かつ、M7及びM6間の共通ノードは次のステ
ージのロー出力及び入力端子に接続される。トランジス
タM11 及びトランジスタM10 は直列に負電力供給VSS1及
び奇数ステージに対するS1,oクロック間に、かつ、偶数
ステージに対するS1,eクロック信号に接続され、M11 の
ゲートは入力端子に接続され、そしてM11 及びM10 の共
通ノードはトランジスタM8のゲートに接続され、そのド
レーン及びソースは並列にM7のドレーン及びソースと接
続される。トランジスタM9はM10 のゲート及び次のステ
ージのロー出力間に接続され、そしてクロック信号S4に
接続されるゲートを有する。

【００１６】ロー選択駆動回路は好ましくは薄膜トラン
ジスタ（TFT ）で表示装置基板に作られてピクセルトラ
ンジスタの選択ローをオン及びオフするべき表示に対し
て走査信号を生成する。制御クロック信号並びに内部及
び出力ノードでの信号の波形は図３に示される。クロッ
ク信号S1,o、S1,e S2,o S2,e S3,o S3,eは走査ライン期
間の２倍の長さの期間を持ち、そして、S4は走査ライン
期間を持つ。信号SDINの入力シフトはフレーム期間を持
つ。この例としてNTSCシステムを使用し、走査ライン時
間幅及びフレーム時間幅はそれぞれ約63us及び16.67ms
である。各ステージの出力は、図１に示されるように、
表示ピクセルゲートラインのローに接続される。

【００１７】ビデオ情報（又は表示に対する入力信号の
他の手段）は一度に１つのローで図１のシステムに供給
される。当業者が気づくように、図２の薄膜トランジス
タの低移動性（例えば抵抗の高さ）ピクセルキャパシタ
ンスの充電時間及び放電時間をTFT を介して示し、効率
的にロー選択時間を短縮する。ピクセルキャパシタンス
を充電又は放電すべきより長いロー選択期間を達成する
ために、次の隣接ローはその前のローのアクティブ化が
排除される前にアクティブ化される。しかしながら、情
報の１つのラインだけが１つの期間に与えられる。１つ
のピクセルローだけが任意の一定水平ライン期間にロッ
クされるためである。この動作は「ライン予備選択」と
呼ばれる。ロ 0選択駆動回路の利益は外部リード選択の
数を減らすことである。この実施例では、リード接続の
数は選択駆動部だけに対して２４０から１１に減らされ
る。このリードの減少は次に表示集合及び包装を簡単化
することに意義がある。この実施例の新規な回路がステ
ージ当たり１１のトランジスタを要求するけれど、その
トランジスタはガラスのような基板に製造するには相対
的に小さくかつ容易である。結果として、製造費用はリ
ード接続の有意義な減少及びより少ない外部駆動部チッ
プのために減らされる。

【００１８】図２及び図３のタイミング図に示されるよ
うに、動作開始はt0からt1まで及ぶ。S1,o、S1,eクロッ
ク信号の初期化パルスは全てのステージでトランジスタ
M1をオンにし、これによって全てのノードa1、a2、…a2
40は高電圧( 論理的な「１」）レベル約VDD 又はVCC に
充電され、ここにVDD はS1,o及びS1,e信号パルスの正振
幅である。この瞬間に、全てのノードa1,o、a1,o、…a2
40は全トランジスタM5及びM7に導通させて全ノードb1、
b2、…b240及び全出力ノードr1、r2…r240は共通接地レ
ベルVSS1及びVSS （低電圧又は論理的な「０」レベル）
までにそれぞれ放電される。そのため、最後のローライ
ンROW240を経由する第１のローラインROW1に対する全走
査ラインはVSS レベルまで動作の初期に放電される。し
かしながら、これらの初期化パルスは選択的であること
を示される。

【００１９】出力ノードが低電圧レベルにある限り、同
一ステージのノードd での電圧変動は、M8のドレーン
（ソース）がM7のドレーン（ソース）と共通にあるの
で、対応出力に効力を持たない。各黒く信号に対する正
（負）振幅がVDD に等しと仮定され、ここにVDD は大き
さでVCC に等しいか又は近い。t1後及びt2前にパルス化
する任意のクロック信号は、ノードa 及びb が、この期
間中に、それぞれ高及び低のままであるので、出力ノー
ドに効力がない。時間t2に、信号のSDINシフトは高にパ
ルス化されステージ１のM2、M4及びM11 をオンにする。
M2をオンにすることにより、ノードa1はVSS1レベルまで
に放電されるが、a240を経由するノードa2は高電圧レベ
ルのままである。ステージ１のM4が導通し、S2,oはt2に
低電圧レベルにあるので、ノードb1は低電圧レベルのま
まである。ノードd1は、M11 がオンであるので、t2に低
電圧レベルにある。

【００２０】t3に、信号S1,oは高にパルス化されて全奇
数ステージのM1をオンにする。M1及びM2はステージ１で
導通して、ノードa1はVDD 及びVSS1間の中間電圧レベル
に充電され、M1及びM2のトランジスタの寸法比に依存す
る。信号S2,oはt4に高にパルス化され、ノードb1は、も
しこの時間のノードa1（中間電圧レベルにある）が十分
に大きくてステージ１のM5をオンにするならば、中間電
圧レベルに充電される。任意の事象で、時間のこの点で
ノードb1の潜在力は、信号S3,oが低電圧レベルにあるの
で、回路の動作に効力がない。

【００２１】t5に、信号S1,oは低電圧レベルに戻り、ス
テージ１のM1をオフにし、ノードa1は低電圧レベルに放
電され、M5をオフにする。次に、ノードb1は、M4がなお
オンであり、S2,oが高電圧レベルにあるので、高電圧レ
ベルに充電される。かくして、ノードb1はt5に論理的な
「１」レベルにプルアップされる。t6に、この信号S3,o
はVDD レベルに上げられ、これにより出力ノードr1は高
電圧レベル（論理的な「１」）に充電される。ノードr1
が論理的な「１」レベルにある期間中に、図１における
ピクセルアレーのロー１の全ピクセルトランジスタはオ
ンになる。ステージ１のトランジスタM11 は、ノードd1
を、論理的な「０」レベルにあるノードd1で、T6に出力
ノードr1の変化期間中に保持するのに使用される。

【００２２】r1が論理的な「１」レベルに充電された直
後に、ステージ２のM2及びM4はオンになり、ノードa2は
VSS1レベルに放電され、ノードb2は、S2,eが低電圧レベ
ルにあるので、低電圧レベルのままにある。t7でt3から
63usの走査期間後に、信号S1,eは高にパルス化されて全
偶数ステージのM1をオンにする。この瞬間に、ステージ
２のM1及びM2は導通し( ステージ１の出力ノードr1が論
理的な「１」レベルにあるため）、ノードa2は中間電圧
レベルに充電され、t3でノードa1に類似する。信号SDIN
はt7で低電圧レベルに戻り、任意に選択される。なぜな
ら図３に示されるように、t2及びt7間のS3,eの特別のパ
ルスに同期するためであり、これによりステージ1 のM2
及びM4はオフにされ、ノードa1およびb1はなお低電圧及
び高電圧にそれぞれあり、かくして出力ノードr1に効力
を持たない。SDINの立ち下がりエッジは任意の時間にt6
及びt9間にノードr1に影響を与えずに発生するように設
計され得る。

【００２３】t8に、t4から63us走査期間後に、信号S2,e
は高にパルス化され、ノードb2は中間電圧レベルに充電
され、t4にノードb1に類似する。信号S2,oはt9に低電圧
レベルに戻り、そしてM4が既にt7にオフになるまで、ノ
ードb1に効力を持たない。信号S1,eはt10 に低電圧レベ
ルに戻り、ステージ２のM1をオフにし、これによりノー
ドa2は低電圧レベルに放電され（出力ノードr1は論理的
な「１」レベルにあるため）、次にステージ２のM5をオ
フにする。ノードb2は、ステージ２がなおオンにあり、
S2,eが高電圧レベルにあるので、高電圧レベルに充電さ
れ得る。b2が高であり、ステージ２のM6はt10 にオンに
なる。

【００２４】t11 に、信号S3,eはVDD レベルに上げられ
る。S3,eが高であり、ステージ２のM6がオンにあり、出
力ノードr2は論理的な「１」レベルに引かれる。ノード
r2が論理的な「１」レベルにある期間中に、図１のピク
セルアレーの第２ローラインROW2における全ピクセルト
ランジスタはオンになる。ステージ２のM11 は、ノード
d2を、論理的な「０」レベルに、t11 に出力ノードr2の
変化期間中に保持することを目的としてオンになる。t1
1 に、出力ノードr1及びr2の双方は所望のように、論理
的な「１」レベルになる。

【００２５】t12 に、信号S4は論理的な「１」電圧レベ
ルに上げられて、ステージ１のM9をオンにしかつノード
c1を高電圧レベルに引き、一方、出力ノードr2は高電圧
レベルにある。ノードc1が高で、ステージ１のM10 がオ
ンになる。t13 に、t3後126us （又は走査ライン時間の
２倍）に、信号S1,oは高に再度パルス化され、ノードd1
が論理的な「１」レベルに充電され、ステージ１のM8を
オンにする。S1,oがt13 に高であれば、全奇数ステージ
のM1はオンになる。ステージ１のM1及びM2はt13 にオン
及びオフにそれぞれなるので、ノードa1は論理的な
「１」レベルに引かれ、ステージ１のM3, M5及びM7をオ
ンにする。ステージ１のM5をオンにすることにより、ノ
ードb1は低電圧レベルに放電される。その信号S3,oはt1
3 に低電圧レベルに戻され得る。ステージ１のM7及びM8
がt13 にオンになれば、出力ノードr1はt13 にVSS レベ
ルに放電される。第１ローラインROW1に対す高速選択解
除動作はこの瞬間に成される。M3は、適当なバイアス電
圧を、同一ステージのM5及びM7に、対応ローラインの非
選択期間に与えることを可能にするように接続される。

【００２６】出力ノードr2がt11 に論理的な「１」レベ
ルに引かれた後に直ぐ、ステージ３のM2及びM4はオンに
なり、これによってノードa3はVSS1に放電され、ノード
b3は、S2,oが低電圧レベルにあるので、低電圧レベルの
ままにある。ステージ１に同様に、S1,oがt13 に高にパ
ルス化されるので、M1は、M2がステージ３で導通する間
に、オンになり、これによりノードa3は中間電圧レベル
に充電される。信号S2,oはt4後126u（又は走査ライン時
間の２倍）であるt14 に高に再度パルス化され、ノード
B3は中間電圧レベルに充電され、再度t4にステージ１で
発生する動作に類似する。出力ノードr1が論理的な
「０」レベルに引き下げられるので、ステージ２のM2及
びM4はオフになる。t15 に、信号S2,eは低電圧レベルに
戻り、ステージ２のM4のためにノードb2に効力がなく、
t13 で既にオフになる。

【００２７】t16 に、信号S1,oは低電圧レベルの戻り、
ステージ３のM1をオフにし、これによりノードa3は、出
力ノードが論理的な「１」にあるため、低電圧レベルに
放電される。ノードa3が論理的な「０」レベルにあれ
ば、ステージ３のM5はオフになり、そしてノードb3は、
ステージ３のM4がオンになり、かつ、S2,oが高電圧レベ
ルにあるので、高電圧レベルに充電される。信号S3,oは
t17 でVDD レベルに、t6後126us の期間に、上げられ
る。再度、動作のシーケンスはt6にステージ１の出力ノ
ードr1に発生するものと類似する。したがって、出力ノ
ードr3は、S3,oがt13 に高にパルス化された後直ぐに、
論理的な「１」レベルに引かれる。出力ノードr3が論理
的な「１」レベルにある期間中に、図１のピクセルアレ
ーの第３ローラインROW3における全ピクセルトランジス
タはオンになる。ステージ３のM11 は出力ノードr2に高
電圧レベルによりオンになり、これにより、ノードd3
を、t13に出力ノードr3の変化期間中に論理的な「０」
レベルに保持する。出力ノードr2及びr3の双方はt17 に
高電圧レベルにある。

【００２８】t13 に第１ローラインROW1に対する選択除
去動作に類似して、第２及び第３ラインROW2及びROW3は
t18 及びt19 に、ぞれぞれ選択除去される。これまで見
られたように、ステージ２に対するt6及びt18 間の期間
中のクロック信号S1,e、S2,e及びS3,eのタイミングシー
ケンスはt2及びt13 間の期間のステージ１におけるS1,
o、S2,o及びS3,oと同じ特性だけでなく、同様にステー
ジ１と同一の特性（１走査ライン時間遅延についてだ
け）を持つ。同様に、同一の動作シーケンスｈａ，t11
及びt19 間の時間動作でのステージ３により、t2及びt1
3 （２走査ライン時間遅延についてだけ）間の期間での
ステージ１によるように、実行される。

【００２９】各連続ロー選択駆動回路ステージは入力信
号SDINに類似する信号の等価「変化」をステージ１に与
える前のステージの出力と同様に動作する。全連続ステ
ージは、これらのステージが前のステージから高出力信
号を受けるまで、オフ条件（論理的な「０」レベル）の
ままにある。したがって、駆動回路及び残フレーム時間
中のクロック信号は、走査ラインROW4の選択及び選択除
去を、上記と同様に240 を介して連続的にシフトする。
ダミーステージ（図示されない）は出力ノードr241を、
ピクセルアレーに接続せず、ステージ240 におけるM9の
ドレーン電極に与えるように追加され得る。ダミーステ
ージのM9のドレーン電極はVSS1に接続され得る。

【００３０】当業者が評価するように、パワーがオンな
った後の表示情報の第１のフレームだけは、非常に早く
パルス化されさらに表示出力に逆に影響を与えないた
め、通常、無視されることが注目されるべきである。し
たがって、S1,o及びS1,eの初期化パルスは、この場合、
出力ノードが全て低電圧レベルにあり、全他のノードが
周知ステージで、単なる第１フレームの終わりに、単な
る第１フレームの初期にS1,o及びS1,eの初期化パルスな
しで、あるので、必要とされない。図３はフレームの第
１の少ない走査ラインのタイミング図を示すだけである
ことを注目せよ。

【００３１】本発明の第２の好ましい実施例は図４に示
され、前の実施例の正確なコピーであるが、ただし各ス
テージのM1のドレーンが同一のトランジスタのゲートに
接続されることを除く。換言すれば、そのドレーンはS
1,o又はS1,eクロック信号のいずれかに、奇数又は偶数
ステージに依存して、図２に示されるように電力供給VC
C の代わりに、接続される。このようにして、１少ない
外部リード、すなわち、１０リードが前の実施例に対す
る１１リードに比較して第２の実施例に使用され、かく
して集合及び包装を簡単化する。さらに、回路性能は、
M1がオンのときはいつもM1のドレーンが高電圧レベルに
あるため、犠牲にされず、あたかもドレーンがドレーン
がVCC に接続されるかのように動作する。ノードa が、
もしM1がオフならばM1のドレーン電圧により影響されな
い。従って、図４における回路によって生成される出力
波形は必然的に、図２に示される回路により生成される
ものと同じになる。

【００３２】図５に示されるように、本発明に係る第３
の好ましい実施例のロー選択駆動回路は奇数及び偶数ス
テージに、分割されるが、各ステージは６つのトランジ
スタだけ有する。ステージ１の出力、R1は、ステージ２
の入力に、かつピクセルアレーの第１ローラインROW1に
接続される。ステージ２の出力、R2はステージ３の入力
に、かつピクセルアレーの第２のローラインROW2に、そ
してステージ２４０を介して接続される。全奇数ステー
ジは第１、第２及び第３クロック信号S1,o、S2,o、S3,o
をそれぞれ受ける。全偶数ステージは第４、第５及び第
６クロック信号S1,e、S2,e、S3,eをそれぞれ受ける。SD
INシフト−イン信号は第１ステージだけに接続される。
全ステージは２つの共通接地（又は負電力供給）VSS 及
びVSS1及び共通正電力供給VCC に接続される。かくし
て、第１の好ましい実施例と異なり、１０入力リード、
つまり、S1,o、S2,o、S3,o、S1,e、S2,e、S3,e、SDIN、
VCC、及びVSS1だけがあり、表示装置のロー選択駆動回
路に接続される外部システムからのものである。これら
の１０の制御リードだけは２４０ロー選択駆動回路を制
御するのに使用される。

【００３３】各ロー選択駆動回路ステージはトランジス
タM1及びトランジスタM2を具備し、これらは直列に正電
力供給VCC 及び負電力供給VSS1に接続され、M1のゲート
は奇数ステージに対するS1,oクロック信号にかつ偶数ス
テージに対するS1,eクロック信号に接続され、M2のゲー
トは入力端子として働く。トランジスタM3及びトランジ
スタM4は直列に正電力供給VCC 及び入力端子間に接続さ
れ、M3のゲートは奇数ステージに対するS1,oクロック信
号にかつ偶数ステージに対するS1,eクロック信号に接続
され、M4のゲートは奇数ステージに対するS2,oクロック
信号にかつ偶数ステージに対するS2,eクロック信号に接
続される。トランジスタM6及びトランジスタM5は直列に
負電力供給VSS 及び奇数ステージS3,oクロック信号及び
偶数ステージに対するS3,eクロック信号間に接続され、
M5のゲートは共通ノードにM3及びM4間に接続され、M6の
ゲートは共通ノードにM1及びM2間に接続され、M5及びM6
間の共通ノードはロー出力及び次のステージの入力端子
に接続される。

【００３４】制御クロック信号並びに内部及び出力ノー
ドでの信号は図６に示される。前の実施例に関するよう
に、クロック信号S1,o、S2,o、S3,o、S1,e、S2,e、S3,e
は走査ライン時間の期間と２倍の長さにある期間を持
ち、シフト−イン信号SDINはフレーム時間に等しい期間
を持つ。前に述べたように、走査ライン時間幅及びフレ
ーム時間幅は、NTSCシステムにおいて、それぞれ略63us
及び16.67ms である。次の隣接ローは、前のローのアク
ティブ化が排除される前に、アクティブ化されて、ピク
セルキャパシタンスを充電又は放電するより長いロー選
択期間を達成する。

【００３５】図５及び図６のタイミング図に示されるよ
うに、t0に、信号S3,oは低にパルス化され、信号S1,oは
高にパルス化され、全奇数ステージのM1及びM3をオンに
し、これにより全奇数ノードa1、a2、…a239及びb1、b
2、… b239 は約VDD-Vt（論理的な「１」）の電圧レベ
ルに充電され、ここにVDD は信号S1,oの振幅であり、Vt
はトランジスタの閾電圧である。この瞬間に、全奇数ス
テージにおけるノードa及びb によりM5及びM6は導通
し、全奇数ロー走査ラインは、S3,oがt0にVSS 及びVSS1
と同じ接地レベルにあるので、共通接地レベル（論理的
な「０」）に放電される。クロック信号毎に対する正振
幅は、VCC に略等しくなり得るVDD に等しいと仮定され
ることが注目されるべきである。

【００３６】t1に、S2,oは高にパルス化され全奇数ステ
ージのM4をオンにし、そして入力信号SDINは論理的な
「０」レベルにあり、これにより全奇数ステージのノー
ドｂをVDD 及びVSS 間の中間電圧レベルに放電する。全
奇数ステージのM3はこの瞬間二導通する。中間電圧レベ
ルのレベルはM3及びM4のトランジスタの寸法に依存す
る。全奇数ステージにおけるノードb は、S1,oが論理的
な「０」に戻る直後に、論理的な「０」レベルに戻り、
他方でS2,oは高のままである。

【００３７】t0から63usだけ遅延されるt2に、S1,eは高
にパルス化され、S3,eは低にパルス化される。t3に、信
号S2,eは高にパルス化される。偶数のステージに対する
これらのタイミングシーケンスは奇数ステージにおいて
S1,o、S2,o及びS3,oの対と同じ波形だけでなく、同様に
to及びt1に奇数ステージと同一動作を持つ。t0からt3ま
で、全ステージにおけるノードb の変化は、ノードb が
高であり、対応S3,o及びS3,eが接地レベルにあるときは
いつも全ステージのM5が期間中にオンになるだけなの
で、出力波形に論理的に効力を持たない。

【００３８】t4に、シフト−イン信号SDINは高パルス化
され、ステージ１のM2をオンにし、これによりノードa1
を、論理的な「０」であるVSS1レベルに放電し、他方a
2、a3、…a240は高のままである。次に、t5に、S1,oは
高にパルス化されて全奇数ステージにおけるM1及びM3を
オンにし、ノードa1を中間電圧レベルに、かつ、全奇数
ステージのノードb を高電圧レベルにプルアップする。
S3,oがt5に低電圧レベルであるので、出力ノードR1、R
3、…R239は低のままである。

【００３９】奇数ノードb3、b5、…b239は、t6に中間電
圧に、S1,o及びS2,oの双方が論理的な「１」レベルにあ
り、かつ、前のステージの出力ノードが接地レベルにあ
るという事実に起因して放電され、奇数ステージのM3及
びM4はオンにする。しかしながら、ステージ１のM4は、
SDINが高であり、biが高電圧レベルのままであるので、
オフになる。t7に、S1,oは論理的な「０」に戻り、次に
奇数ノードb3、b5、…b239は低電圧レベルに戻る。M3は
オフにし、M4は全奇数ステージにおいてなおオンである
ためであり、ただしステージを除く。この瞬間に、b1
は、ステージ１におけるM3及びM4の双方がオフになるの
で、高のままになり、ノードa1は、M1がオフになりM2が
オンになる結合効果により、低電圧レベルに戻る。

【００４０】t8に、S3,oはVDD レベルに上げられ、ノー
ドb1だけが、論理的な「１」レベルで、ステージ１のM5
をオンにすることができるので、出力ノードR1をVDD レ
ベルまではるばるプルアップし、他方b2、b3、…b240は
論理的な「０」レベルに全てある。出力ノードR1が論理
的な「１」レベルである期間中に、図１のピクセルアレ
ーの第１のローラインROW1における全ピクセルトランジ
スタはオンになる。出力ノードR1がVDD に充電される直
後に、ステージ２のM2をオンにする論理的な「１」レベ
ルはVSS1レベルに放電される。

【００４１】t9に、t5から63usの期間後に、S1,eは高に
パルス化されて全偶数ステージのM1及びM3をオンにす
る。この瞬間に、ステージ２のM1及びM2が導通すれば
（ステージ１の出力ノードR1はなお論理的な「１」レベ
ルにあるため）、ノードa2は中間電圧レベルに充電され
る。全偶数ステージにおいてM3がオンになり、M4がオフ
になれば、全偶数ステージのノードb は高電圧レベル
（論理的な「１」）に充電される。再度、t5に奇数ステ
ージに類似して、全偶数ステージの出力ノードは、全偶
数ステージのM5がオンになり、S3,eがt9に低電圧レベル
にあるので、低電圧レベルのままにある。

【００４２】偶数ノードb4、b6、…b240は、t10 に中間
電圧に、S1,e及びS2,eが論理的な「１」レベルにあると
いう事実に起因して、放電され、偶数ステージのM3及び
M4はオンになり、他方ステージにおいてM4はオフにな
る。ステージ１の出力ノードR1は高電圧レベルにあり、
そのため、b2は高電圧レベルのままである。t11 に、信
号S1,eは論理的な「０」レベルに戻り、ノードb4、b6、
…b240は、M3がオフになりM4がなお全偶数ステージにお
いてオンであるので、低電圧レベルの放電される。ただ
し、ステージ２を除く。この瞬間に、ステージ２のノー
ドa2は、M1がオフになり、M2がなお高R1に起因してオン
になるので、VSS1に放電される。ノードb2は、ステージ
２のM3及びM4がオフになるので、高のままである。

【００４３】t12 に、ステージ１に類似して、信号S3,e
はVDD レベルに上げられる。全偶数b ノード間のb2だけ
が論理的な「１」レベルにあるので、ステージ２のM5は
オンになり、出力ノードR2は論理的な「１」レベルに充
電される。次に高R2レベルにより、図１のピクセルアレ
ーの第２のローラインROW2における全ピクセルトランジ
スタはオンになる。t12 に、出力ノードR1及びR2は論理
的な「１」に所望のようにあることを注目せよ。

【００４４】ステージ２の出力ノードR2が高電圧レベル
にある直後に、ステージ３のノードa3は低電圧レベルに
放電される。t13 に、t5後126us に、S1,oは再度高にパ
ルス化され、全奇数ステージのM1及びM3をオンにする。
全奇数ステージにおいてM1がオンになれば、ノードa1
は、M2がステージ１でオフであるので、高電圧レベルに
プルアップされ、ノードa3は、ステージ３のM2がオンに
あるので、中間レベル二充電され、ノードa5、a7、…a2
39は高電圧レベルのままである。ステージ３において続
く動作のシーケンスは126us 前にステージ１で実行され
る動作に類似する。

【００４５】t13 に、信号S3,eは低にパルス化され、ノ
ードb1及びa1は論理的な「１」レベルにあり、M5及びM6
をオンにし、第１のローラインROW1は論理的な「０」レ
ベルに放電し、かくしてこの瞬間にROW1を選択解除す
る。同様に、ROW2はt14 に選択解除される。前の実施例
に関するように、各次のロー選択駆動回路ステージは、
にゅうろく信号SDINに類似する等価「シフト−イン」信
号をステージ１に与える前のステージの出力と類似し
て、動作する。全連続ステージは、これらのステージが
高出力信号を前のステージから受けるまで、オフ条件
（論理的な「０」レベル）に残る。従って、駆動回路及
び残フレーム時間中のクロック信号は走査ラインROW4の
選択及び選択解除を、前述と同様に連続的に２４０を介
して、シフトする。

【００４６】図７は本発明の第４の好ましい実施例を例
証する。付加的トランジスタM7は並列にM6と接続され
る。各奇数ステージに対するM7のゲートはS1,oに接続さ
れ、各偶数ステージに対するM7のゲートはS1,eに接続さ
れる。トランジスタM7は、もしピクセルローラインに対
するより高速選択解除時間が所望されるならば、ローラ
インをより高速に引き下げることを目的として使用され
る。これは、M7がM5及びM6に付加してオンになって、ノ
ードR1をより高速に放電するt13 に見られる。同様に、
ステージ２のM7は出力ノードR2がt14 により高速に放電
するのを援助する。図７の各ステージは７つのトランジ
スタを持つ。

【００４７】図５の実施例に対する別の関心は、次のス
テージのM4がS2,o又はS2,eのいずれかによりオンになる
ときはいつも、出力ノードが、M6をオンにすることによ
り低電圧レベルに保持される間、擾乱を経験することが
可能になるということである。これは、ロー選択ライン
の任意の擾乱がピクセル電極に結合することが可能にな
るため、好ましくない。ノイズのピーク電圧がピクセル
トランジスタの閾電圧の上にある極度の場合に、ピクセ
ルトランジスタは早すぎてオンになる。この問題と取り
組むつの方法はM6のトランジスタの寸法をM4よりも大き
くすることである。しかしながら、非常に大きな寸法割
合を実現することは、時々実際的でない。

【００４８】このノイズ問題を克服する本発明の第５の
好ましい実施例は図８に示される。２つ以上のトランジ
スタM8及びM9は図５の回路に追加される。出力ローライ
ンを次のステージのM2及びM4に直接に接続する代わり
に、図５に示されるように、新ノードc は、同一のステ
ージの出力ノードR と論理的に同一の波形を持ち、図８
に示されるように、次のステージに接続するために使用
される。図８に見られるように、M8及びM9の共通のノー
ドc がM5及びM6の共通ノードR から分離されることを除
き、M8(M9)はM5(M6)の並行接続である。したがって、ノ
ードR はノードcのノイズからシールドされ得る。この
ようにして、ノードc のノイズは、ノードc がピクセル
ローに接続されないので、ローラインのピクセル電極に
影響を与えない。図８に示される駆動回路のあらゆるス
テージは８つのトランジスタを持つ。

【００４９】図９は本発明の第６の好ましい実施例を例
証し、これは第４及び第５の実施例の特徴を結合する。
かくして、選択解除時間がより高速である改良ノイズ免
疫出力は９つのトランジスタを持つ図９の実施例につい
て得られ得る。図１０は本発明の第７の実施例を示し、
これは同一入力信号を使用することにより、図７に示さ
れる回路と類似する出力波形を生成する。第４及び第７
の実施例間の唯一の差はM3及びM4の接続である。ノード
a 及び図１０の実施例が生成する出力は図７の実施例の
ものに類似する。しかしながら、図１０の実施例の各ス
テージのノードb の波形は図７の実施例におけるものか
らはずれる。これはステージ１に、例として、見られ得
る。ノードb1は、前の段落の１つで記載されたようにS
1,oが高に引かれる間のt5に代わり、S2,oが高に引かれ
る間のt6に図１０の回路に対して高に引かれる。t13'
に、t6後126us に、ノードb1は、SDINが低電圧レベルに
あり、そして、S2,oはこの瞬間に再度高にパルス化され
るので、低電圧れえるに放電される。b1がt6及びt13'間
の論理的な「１」レベルにあるため、出力ノードR1は、
前に記載された同様であるt8及びt13 間の時間中に高に
パルス化される。同様に、ステージ２は、63usだけ遅延
されるのを除き、同様に動作される。さらに、ステージ
３から２４０は同様にして連続して動作される。

【００５０】図１０の実施例における各ステージのトラ
ンジスタM4はノードb を論理的な「０」レベルに保持す
るために使用されることにより、いかなる結合効果もノ
ードb に影響を与えることができない。これは再度ステ
ージ１を使用して、例として、実証され得る。ノードa1
がM4をオンにする高電圧レベルにある間、t4及びt13'の
期間の外側で、ノードb1は低電圧レベルに維持され得る
ことによりノードb1への任意の結合信号は、出力ノード
R1に影響を与えることが可能になり、削除される。現在
のステージのM6及び次のステージのM4が、図７の実施例
のように、同時にオンになるときに出力ノードR に現れ
るノイズは、もし出力ノードが次のステージの入力に接
続されるならば、図１０の回路では削除され得る。

【００５１】図１１は本発明の第８の好ましい実施例を
示す。この実施例では、トランジスタM8及びM9は図１０
の回路の各ステージに追加されて、出力ノードに対する
任意の擾乱を、高電圧レベルにあるときに、削除する。
これは以下に記載される動作により実証され得る。t10
に、S2,oは高電圧レベルにパルス化される。これは、出
力ノードR1を擾乱することができ、ノードb2が低電圧レ
ベルにあり、かつ、出力ノードR1がt10 直前時に低電圧
レベルにあるため、好ましくない。したがって、M8及び
M9は回路の各ステージに追加されて出力ノードをノイズ
からシールドする。

【００５２】図１２を説明する。第８の好ましい実施例
の性能をさらに改善するために、第９の実施例が提案さ
れる。示されるように、特別のM10 が図１１に示される
回路の各ステージに追加される。トランジスタM10 は、
各ステージにおけるノードcが全条件下でVSS1レベルに
引かれ得ることを確実にする。M10 は並列にM9と接続さ
れ、ただし、そのゲートが次のステージに隣接するステ
ージのノードc に接続される。このようにして、例とし
て、ノードc1は、ノードｃ3 が高電圧レベルに引かれる
とき、VSS1に確かに引かれ得る。同様な説明はステージ
２から２４０に用いられる。２つのダミーステージ（示
されない）は、ステージ２３９及び２４０のM10 のゲー
トに接続されるノード241 及びc242を持ち、この実施例
に追加されてもよい。

【００５３】実際に、電力供給VCC 、クロック信号の高
電圧VDD かつ負電力供給（接地ライン）VSS 及びVSS1は
全てデータ駆動スキームにより調整されるべきである。
例えば、もしコラム逆スキームが使用されるならば、デ
ータ電圧の極性が交互フレームで逆にされて交流（ａ
ｃ）駆動信号に影響を与える場合、VCC は１０及び２５
ボルト間に選択されるべきであり、かつ接地ライン電圧
レベルは０及び−１０ボルト間にあるべきである。全接
地ライン、すなわち、VSS 及びVSS1は、好ましが必要で
なく、互いから分離、維持されて回路によって挿入され
る任意のノイズを減少させる。

【００５４】当業者が理解され得るように、異なる制御
及びクロック信号のパルス幅は、動作、装置特性及び薄
膜トランジスタの寸法のタイミングバジェット(budget)
により決定される。TFT の寸法は最適化されて、性能要
求を満たすべきである。開示された実施例のロー選択駆
動回路の動作は以上の段落でNTSCテレビジョンシステム
と干渉する384 ×240 ピクセルアレー表示に対する63us
の走査ライン時間間隔に関連して記載された。他の実施
例及びタイミングスキームは本発明の概念から離れずに
使用され得る。例えば、テレビジョン以外で又はより大
きな又はより小さな分解能を持つ表示は本発明の範囲内
に組み込まれ得る。

【００５５】全キータイミング及び電圧レベルクロック
信号が外部ＩＣｓから得られると仮定し、本発明は表示
システムを最適化する便利性及び柔軟性を提供する。さ
らに、本発明の動作の簡単性のため、表示基板に集積さ
れたロー選択駆動回路は良い生産収益に至るべきであ
る。かくして、本発明は表示装置についての使用のため
であり、これは基板に第１の数のピクセルコラムと第２
の数のピクセルローを含む。本発明は複数のロー選択駆
動回路を具備し、これらはピクセルローの数に対応し、
かつピクセルローを連続的に電気的に付勢する。ロー選
択駆動回路は表示基板に配設され、かつ各回路は、電気
的に対応ピクセルローに、またアクティブ入力として連
続ロー選択駆動回路に接続される出力を生成する。ロー
選択駆動回路のそれぞれは表示基板、通常ガラスに形成
されかつ相互に接続される複数の薄膜トランジスタを具
備して各ピクセルローの連続アクティブをもたらす。

【００５６】前に説明されたように、第１の選択駆動回
路ステージは第１の所定期間に対する第１のピクセルロ
ーをアクティブ化する。第２の隣接ロー選択駆動回路ス
テージは、第２の所定期間に対する次のピクセルロー
を、第１の所定期間の終了前にアクティブ化することに
より、より長いロー先駆時間が各ローに設けられて対応
ピクセルローのピクセルを充電又は放電する。

【００５７】表示装置、特にLCD 表示に対する新規なロ
ー選択駆動回路が開示された。これは基板に、ガラスと
して、配置され得る薄膜トランジスタを、表示TFT アレ
ーと共に、採用し、また、ロー駆動入力リードの数を実
質的に、ここで与えられた例では２４０のようなある所
定数から、１０ラインほど低くまで、減少させる。かく
して、開示された駆動回路の利益は、外部リード接続数
を減らし、またコネクタピッチの制限に起因する表示
（AMLCD のような) 集合及び包装の問題を有意義に解決
することである。さらに、ローラインを駆動することに
要求される該部駆動ＩＣｓの数を減少する。

【００５８】本発明は、最も実際的で好ましい実施例と
考えられるものに関連して説明されたが、本発明は開示
された実施例に制限されないが最も広い解釈の精神及び
範囲内に含まれる多種の構成を保護することを意図され
て、全変形及び等価な構成を包含する。

【図面の簡単な説明】

【図１】本発明のロー選択駆動回路が使用される表示シ
ステムのブロック図である。

【図２】本発明による第１の好ましい実施例の概略図で
ある。

【図３】図２の回路への入力及び出力のタイミング図で
ある。

【図４】本発明の第２の好ましい実施例の概略図であ
る。

【図５】本発明による第３の好ましい実施例の概略図で
ある。

【図６】図５の回路の入力及び出力のタイミング図であ
る。

【図７】本発明による第４の好ましい実施例の概略図で
ある。

【図８】本発明による第５の好ましい実施例の概略図で
ある。

【図９】本発明による第６の好ましい実施例の概略図で
ある。

【図１０】本発明による第７の好ましい実施例の概略図
である。

【図１１】本発明による第８の好ましい実施例の概略図
である。

【図１２】本発明による第９の好ましい実施例の概略図
である。

【符号の説明】

S1,o、S2,o、S3,o、S1,e、S2,e、S3,e…クロック信号 SDIN…シフト−インクロック信号 VCC …正電力供給 VSS 、VSS1…接地

Claims

【特許請求の範囲】

【請求項１】液晶表示（ＬＣＤ）は絵素（ピクセル）
で基板に第１の数のピクセルコラム及び第２の数のピク
セルローに配設されるもののマトリクスを含む液晶表示
（ＬＣＤ）使用のための回路において、前記数のピクセルローに対応して前記ピクセルローを電
気的に付勢するための複数のロー選択駆動回路であっ
て、該ロー選択駆動回路はＬＣＤ表示基板に配設され、
前記ロー選択駆動回路のそれぞれの出力はピクセルロー
の対応する１つに、かつ、ロー選択駆動回路の次の１つ
にアクティブ入力として接続されるものと；ＬＣＤ表示
に対して外部にあり、かつ前記ロー選択駆動回路に電気
的に接続されるリードを有する、供給用のスイッチング
手段と：表示の水平走査時間の２倍長さの期間を有する
全奇数ローに対する第１の３つのクロック信号S1,o、S
2,o、S3,oと、前記水平走査時間だけそれぞれ前記第１の３つのクロッ
ク信号を遅らす全偶数ローに対する第２の３つのクロッ
ク信号S1,e、S2,e、S3,eと、ロー選択駆動回路の第１の１つの入力端子にだけ結合さ
れるシフト−インクロック信号SDINと、前記第１の３つのクロック信号、第２の３つのクロック
信号及び前記シフト−インクロック信号はロー選択駆動
回路のそれぞれから出力をもたらすことにより各ピクセ
ルローは連続的に付勢されることを特徴とする回路。
【請求項２】前記スイッチング手段はさらに前記水平
走査時間に等しい期間を持つクロック信号S4 を全前記
ロー選択駆動回路に与えることを特徴とする、請求項１
に記載の回路。
【請求項３】スイッチング手段からのリード数はピク
セルローの数より少ないことを特徴とする、請求項１に
記載の回路。
【請求項４】前記ロー選択駆動回路のそれぞれは各ピ
クセルローの連続アクティブ化をもたらすように相互に
接続される複数の薄膜トランジスタを具備することを特
徴とする、請求項１に記載の回路。
【請求項５】さらに、所定期間に対する第１ピクセル
ローをアクティブ化する第１のロー選択駆動ステージ
と；第２の所定期間に対する次のピクセルローをアクテ
ィブ化することによりより長いロー選択時間が各ピクセ
ルローに設けられて対応ピクセルローのピクセルを充電
又は放電する第２の隣接ロー選択駆動ステージを特徴と
する、請求項４に記載の回路。
【請求項６】基板はガラスであることを特徴とする、
請求項１に記載の回路。
【請求項７】クロック信号S2,oは遅れるが部分的に重
複し、クロック信号S1,oよりも広いパルス幅を持ち、クロック信号S3,oは遅れるが部分的に重複し、クロック
信号S2,oよりも広いパルス幅を持つことを特徴とする、
請求項１に記載の回路。
【請求項８】さらに、クロック信号S3,o、S3,eはクロ
ック信号S1,o、S2,o、S1,e及びS2,eに対して反対の極性
からなることを特徴とする、請求項７に記載の回路。
【請求項９】ロー選択駆動回路のそれぞれからの出力
信号は対応ピクセルローを付勢し、かつロー選択駆動回
路の次の１つに対するシフト信号のように動作すること
を特徴とする、請求項１に記載の回路。