JPH07335666A - 接合形電界効果トランジスタ及びその作製方法 - Google Patents
接合形電界効果トランジスタ及びその作製方法Info
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- JPH07335666A JPH07335666A JP6152859A JP15285994A JPH07335666A JP H07335666 A JPH07335666 A JP H07335666A JP 6152859 A JP6152859 A JP 6152859A JP 15285994 A JP15285994 A JP 15285994A JP H07335666 A JPH07335666 A JP H07335666A
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- Element Separation (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】リーク電流の発生やサイドゲート効果を抑制す
ることができる接合形電界効果トランジスタ、及びその
作製方法を提供する。 【構成】半絶縁性化合物半導体基板１０に形成された接
合形電界効果トランジスタのゲート部１３からチャネル
幅方向に、チャネル部１１から食み出したゲート延在部
１３Ａが延びており、このゲート延在部１３Ａの下の半
絶縁性化合物半導体基板に絶縁層１４が形成されてい
る。作製方法は、基板１０に、チャネル部１１及びソー
ス・ドレイン部１２を形成し、チャネル部１１の上にゲ
ート部１３を形成し併せてゲート部１３から延び且つチ
ャネル幅方向に食み出したゲート延在部１３Ａを形成
し、次いで、少なくともチャネル部１１との間に隙間が
形成されないようにチャネル部１１及びソース・ドレイ
ン部１２に隣接して基板１０に絶縁層１４を形成する各
工程から成る。
ることができる接合形電界効果トランジスタ、及びその
作製方法を提供する。 【構成】半絶縁性化合物半導体基板１０に形成された接
合形電界効果トランジスタのゲート部１３からチャネル
幅方向に、チャネル部１１から食み出したゲート延在部
１３Ａが延びており、このゲート延在部１３Ａの下の半
絶縁性化合物半導体基板に絶縁層１４が形成されてい
る。作製方法は、基板１０に、チャネル部１１及びソー
ス・ドレイン部１２を形成し、チャネル部１１の上にゲ
ート部１３を形成し併せてゲート部１３から延び且つチ
ャネル幅方向に食み出したゲート延在部１３Ａを形成
し、次いで、少なくともチャネル部１１との間に隙間が
形成されないようにチャネル部１１及びソース・ドレイ
ン部１２に隣接して基板１０に絶縁層１４を形成する各
工程から成る。
Description
【０００１】
【産業上の利用分野】本発明は、半絶縁性化合物半導体
基板に形成された接合形電界効果トランジスタ及びその
作製方法に関する。
基板に形成された接合形電界効果トランジスタ及びその
作製方法に関する。
【０００２】
【従来の技術】ギガヘルツ帯における高速動作に適し
た、ＧａＡｓから成る半絶縁性化合物半導体基板に形成
された集積回路が開発されている。この集積回路は、１
ＧＨｚ前後の周波数帯を用いた例えば携帯電話の増幅回
路として用いられ始めている。この集積回路は、通常、
ＭＥＳ型電界効果トランジスタあるいは接合形電界効果
トランジスタから構成されている。
た、ＧａＡｓから成る半絶縁性化合物半導体基板に形成
された集積回路が開発されている。この集積回路は、１
ＧＨｚ前後の周波数帯を用いた例えば携帯電話の増幅回
路として用いられ始めている。この集積回路は、通常、
ＭＥＳ型電界効果トランジスタあるいは接合形電界効果
トランジスタから構成されている。
【０００３】半絶縁性化合物半導体基板に形成された従
来のｎ型の接合形電界効果トランジスタを図８に示す。
図８の（Ａ）は模式的な平面図である。また、図８の
（Ｂ）及び（Ｃ）は、図８の（Ａ）の線Ｂ−Ｂ及び線Ｃ
−Ｃに沿った模式的な一部断面図である。尚、半絶縁性
化合物半導体基板を、以下、単に基板と呼ぶ場合があ
り、通常のｎ型の接合形電界効果トランジスタを、以
下、単に電界効果トランジスタと呼ぶ場合もある。
来のｎ型の接合形電界効果トランジスタを図８に示す。
図８の（Ａ）は模式的な平面図である。また、図８の
（Ｂ）及び（Ｃ）は、図８の（Ａ）の線Ｂ−Ｂ及び線Ｃ
−Ｃに沿った模式的な一部断面図である。尚、半絶縁性
化合物半導体基板を、以下、単に基板と呼ぶ場合があ
り、通常のｎ型の接合形電界効果トランジスタを、以
下、単に電界効果トランジスタと呼ぶ場合もある。
【０００４】従来のｎ型の接合形電界効果トランジスタ
を作製する方法の概要を、以下、説明する。尚、電界効
果トランジスタにはゲート電極、ソース・ドレイン電極
が形成されているが、各図面においてはこれらの図示を
省略した。また、ダイオードや抵抗素子にも電極や端子
が形成されているが、各図面においてはこれらの図示も
省略した。
を作製する方法の概要を、以下、説明する。尚、電界効
果トランジスタにはゲート電極、ソース・ドレイン電極
が形成されているが、各図面においてはこれらの図示を
省略した。また、ダイオードや抵抗素子にも電極や端子
が形成されているが、各図面においてはこれらの図示も
省略した。
【０００５】［工程−１０］先ず、フォトマスクが形成
されたＧａＡｓから成る基板１０に対してシリコンのイ
オン注入を行うことによって、ｎ++型導電領域から成る
ソース・ドレイン部１２を形成する。その後、フォトマ
スクを除去し、再び別のフォトマスクを形成し、次い
で、基板１０に対してシリコンのイオン注入を再び行う
ことによって、ｎ+型導電領域から成るチャネル部１１
を形成する。その後、アニール処理を施し、ｎ型不純物
であるイオン注入されたシリコンを活性化する。
されたＧａＡｓから成る基板１０に対してシリコンのイ
オン注入を行うことによって、ｎ++型導電領域から成る
ソース・ドレイン部１２を形成する。その後、フォトマ
スクを除去し、再び別のフォトマスクを形成し、次い
で、基板１０に対してシリコンのイオン注入を再び行う
ことによって、ｎ+型導電領域から成るチャネル部１１
を形成する。その後、アニール処理を施し、ｎ型不純物
であるイオン注入されたシリコンを活性化する。
【０００６】［工程−２０］次に、チャネル部１１及び
ソース・ドレイン部１２を含む全面に、例えばＳｉＮ
（窒化シリコン）から成る絶縁膜をＣＶＤ法等で形成
し、フォトリソグラフィ技術及びエッチング技術を用い
てチャネル部１１の上方の絶縁膜に開口部を形成する。
その後ジメチル亜鉛（ＤＭＺ）を含んだ基体を絶縁膜に
形成された開口部に流しながら加熱処理を施して、亜鉛
をチャネル部１１内に拡散させることによって、ｐ++型
導電領域から成るゲート部１３を形成する。このとき、
ゲート部１３はチャネル部１１から外側に食（は）み出
した状態とする。即ち、チャネル幅方向にチャネル部１
１から食み出したゲート延在部１３Ａを形成する。チャ
ネル部１１に対するゲート部１３のゲート幅が変化する
と、電界効果トランジスタを流れる電流が変化する。従
って、電界効果トランジスタ作製工程における余裕度
（マージン）を取るために、ゲート部１３がチャネル部
１１から外側に食み出した構造としている。
ソース・ドレイン部１２を含む全面に、例えばＳｉＮ
（窒化シリコン）から成る絶縁膜をＣＶＤ法等で形成
し、フォトリソグラフィ技術及びエッチング技術を用い
てチャネル部１１の上方の絶縁膜に開口部を形成する。
その後ジメチル亜鉛（ＤＭＺ）を含んだ基体を絶縁膜に
形成された開口部に流しながら加熱処理を施して、亜鉛
をチャネル部１１内に拡散させることによって、ｐ++型
導電領域から成るゲート部１３を形成する。このとき、
ゲート部１３はチャネル部１１から外側に食（は）み出
した状態とする。即ち、チャネル幅方向にチャネル部１
１から食み出したゲート延在部１３Ａを形成する。チャ
ネル部１１に対するゲート部１３のゲート幅が変化する
と、電界効果トランジスタを流れる電流が変化する。従
って、電界効果トランジスタ作製工程における余裕度
（マージン）を取るために、ゲート部１３がチャネル部
１１から外側に食み出した構造としている。
【０００７】［工程−３０］その後、電界効果トランジ
スタ相互の電気的絶縁性を確保するために、素子分離領
域４０を形成する。素子分離領域４０は、電界効果トラ
ンジスタが形成されていない基板の領域にホウ素をイオ
ン注入することによって形成される。こうして、図８に
示す構造を得ることができる。
スタ相互の電気的絶縁性を確保するために、素子分離領
域４０を形成する。素子分離領域４０は、電界効果トラ
ンジスタが形成されていない基板の領域にホウ素をイオ
ン注入することによって形成される。こうして、図８に
示す構造を得ることができる。
【０００８】
【発明が解決しようとする課題】従来のｎ型接合形電界
効果トランジスタの作製方法においては、［工程−３
０］におけるホウ素イオンの注入の際に、図８の
（Ａ）、（Ｂ）及び（Ｃ）に示すように、素子分離領域
４０は、チャネル部１１、ソース・ドレイン部１２から
０．３μｍ〜１．０μｍ程度離れて形成される。尚、素
子分離領域４０とチャネル部１１及びソース・ドレイン
部１２との間に形成された領域を参照番号４１で示し
た。即ち、ゲート部１３のチャネル部１１から外側に食
み出したゲート延在部１３Ａの一部分１３Ｂは、素子分
離領域４０と重なっていない状態となる。尚、チャネル
部１１から素子分離領域４０までの距離は、素子分離領
域４０をイオン注入法にて形成する際のフォトマスクの
位置合わせ精度に専ら依存している。
効果トランジスタの作製方法においては、［工程−３
０］におけるホウ素イオンの注入の際に、図８の
（Ａ）、（Ｂ）及び（Ｃ）に示すように、素子分離領域
４０は、チャネル部１１、ソース・ドレイン部１２から
０．３μｍ〜１．０μｍ程度離れて形成される。尚、素
子分離領域４０とチャネル部１１及びソース・ドレイン
部１２との間に形成された領域を参照番号４１で示し
た。即ち、ゲート部１３のチャネル部１１から外側に食
み出したゲート延在部１３Ａの一部分１３Ｂは、素子分
離領域４０と重なっていない状態となる。尚、チャネル
部１１から素子分離領域４０までの距離は、素子分離領
域４０をイオン注入法にて形成する際のフォトマスクの
位置合わせ精度に専ら依存している。
【０００９】このようなゲート延在部１３Ａの一部分１
３Ｂが存在すると、或る電界効果トランジスタが、隣接
する電界効果トランジスタの影響を受けるという問題が
ある。即ち、図９に模式的な一部断面図を示すように、
隣接する電界効果トランジスタのゲート部１３に正電圧
を印加し、或る電界効果トランジスタのソース・ドレイ
ン部１２に負電圧を印加すると、無視できない電流が、
或る電界効果トランジスタとそれに隣接する電界効果ト
ランジスタとの間に流れる。尚、このような電流を、以
下、リーク電流と呼ぶ。また、このような現象は、通
常、サイドゲート効果あるいはバックゲート効果と呼ば
れている。具体的には、隣接する電界効果トランジスタ
のゲート延在部１３Ａの一部分１３Ｂから領域４１及び
素子分離領域４０の下方を介して、或る電界効果トラン
ジスタのソース・ドレイン部１２にリーク電流が流れ
る。素子分離領域４０がチャネル部１１から０．３μｍ
離れて形成された場合（即ち、領域４１の幅を０．３μ
ｍとした場合）の、電界効果トランジスタのソース・ド
レイン部１２とそれに隣接する電界効果トランジスタと
のゲート部１３との間の典型的な電流電圧特性を、図３
に点線で示す。尚、図３の縦軸は、電界効果トランジス
タのソース・ドレイン部１２とそれに隣接する電界効果
トランジスタとのゲート部１３との間に流れる電流の値
Ｉ（単位：ナノアンペア）であり、横軸は、電界効果ト
ランジスタのゲート部１３に印加された電圧から隣接す
る電界効果トランジスタのソース・ドレイン部１２に印
加された電圧を減じた電圧差Ｖ（単位：ボルト）であ
る。
３Ｂが存在すると、或る電界効果トランジスタが、隣接
する電界効果トランジスタの影響を受けるという問題が
ある。即ち、図９に模式的な一部断面図を示すように、
隣接する電界効果トランジスタのゲート部１３に正電圧
を印加し、或る電界効果トランジスタのソース・ドレイ
ン部１２に負電圧を印加すると、無視できない電流が、
或る電界効果トランジスタとそれに隣接する電界効果ト
ランジスタとの間に流れる。尚、このような電流を、以
下、リーク電流と呼ぶ。また、このような現象は、通
常、サイドゲート効果あるいはバックゲート効果と呼ば
れている。具体的には、隣接する電界効果トランジスタ
のゲート延在部１３Ａの一部分１３Ｂから領域４１及び
素子分離領域４０の下方を介して、或る電界効果トラン
ジスタのソース・ドレイン部１２にリーク電流が流れ
る。素子分離領域４０がチャネル部１１から０．３μｍ
離れて形成された場合（即ち、領域４１の幅を０．３μ
ｍとした場合）の、電界効果トランジスタのソース・ド
レイン部１２とそれに隣接する電界効果トランジスタと
のゲート部１３との間の典型的な電流電圧特性を、図３
に点線で示す。尚、図３の縦軸は、電界効果トランジス
タのソース・ドレイン部１２とそれに隣接する電界効果
トランジスタとのゲート部１３との間に流れる電流の値
Ｉ（単位：ナノアンペア）であり、横軸は、電界効果ト
ランジスタのゲート部１３に印加された電圧から隣接す
る電界効果トランジスタのソース・ドレイン部１２に印
加された電圧を減じた電圧差Ｖ（単位：ボルト）であ
る。
【００１０】このように、或る電界効果トランジスタと
それに隣接する電界効果トランジスタとの間にリーク電
流が流れると、電界効果トランジスタの動作特性に悪影
響が生じる。それ故、このようなリーク電流は出来る限
り小さくする必要がある。
それに隣接する電界効果トランジスタとの間にリーク電
流が流れると、電界効果トランジスタの動作特性に悪影
響が生じる。それ故、このようなリーク電流は出来る限
り小さくする必要がある。
【００１１】電界効果トランジスタに隣接してダイオー
ドが形成されている場合、電界効果トランジスタのゲー
ト延在部１３Ａの一部分１３Ｂから領域４１及び素子分
離領域４０の下方を介して、隣接するダイオードのｎ型
導電領域３０にリーク電流が流れる（図１０の（Ａ）の
模式図参照）。尚、図１０の（Ａ）中、参照番号３１は
ｐ型導電領域である。
ドが形成されている場合、電界効果トランジスタのゲー
ト延在部１３Ａの一部分１３Ｂから領域４１及び素子分
離領域４０の下方を介して、隣接するダイオードのｎ型
導電領域３０にリーク電流が流れる（図１０の（Ａ）の
模式図参照）。尚、図１０の（Ａ）中、参照番号３１は
ｐ型導電領域である。
【００１２】あるいは又、電界効果トランジスタに隣接
してｎ型導電領域３２から成る抵抗素子が形成されてい
る場合、電界効果トランジスタのゲート延在部１３Ａの
一部分１３Ｂから領域４１及び素子分離領域４０の下方
を介して、隣接する抵抗素子のｎ型導電領域３２にリー
ク電流が流れる（図１０の（Ｂ）の模式図参照）。この
ようなリーク電流の発生も、接合形電界効果トランジス
タの動作安定の観点から望ましいものではない。
してｎ型導電領域３２から成る抵抗素子が形成されてい
る場合、電界効果トランジスタのゲート延在部１３Ａの
一部分１３Ｂから領域４１及び素子分離領域４０の下方
を介して、隣接する抵抗素子のｎ型導電領域３２にリー
ク電流が流れる（図１０の（Ｂ）の模式図参照）。この
ようなリーク電流の発生も、接合形電界効果トランジス
タの動作安定の観点から望ましいものではない。
【００１３】従って、本発明の目的は、リーク電流の発
生やサイドゲート効果を抑制することができ、隣接する
接合形電界効果トランジスタやダイオードあるいは抵抗
素子の影響を受け難い、半絶縁性化合物半導体基板に形
成された接合形電界効果トランジスタ、及びその作製方
法を提供することにある。
生やサイドゲート効果を抑制することができ、隣接する
接合形電界効果トランジスタやダイオードあるいは抵抗
素子の影響を受け難い、半絶縁性化合物半導体基板に形
成された接合形電界効果トランジスタ、及びその作製方
法を提供することにある。
【００１４】
【課題を解決するための手段】上記の目的は、半絶縁性
化合物半導体基板に形成され、チャネル部、ゲート部及
びソース・ドレイン部を備えた接合形電界効果トランジ
スタであって、チャネル幅方向にチャネル部から食み出
したゲート延在部がゲート部から延びており、このゲー
ト延在部の下の半絶縁性化合物半導体基板に絶縁層が形
成されていることを特徴とする接合形電界効果トランジ
スタによって達成することができる。
化合物半導体基板に形成され、チャネル部、ゲート部及
びソース・ドレイン部を備えた接合形電界効果トランジ
スタであって、チャネル幅方向にチャネル部から食み出
したゲート延在部がゲート部から延びており、このゲー
ト延在部の下の半絶縁性化合物半導体基板に絶縁層が形
成されていることを特徴とする接合形電界効果トランジ
スタによって達成することができる。
【００１５】本発明の接合形電界効果トランジスタにお
いては、絶縁層が、少なくともチャネル部と重なってい
る態様を含み得る。半絶縁性化合物半導体基板をＧａＡ
ｓから構成し、絶縁層に不純物としてホウ素を含ませる
ことができる。
いては、絶縁層が、少なくともチャネル部と重なってい
る態様を含み得る。半絶縁性化合物半導体基板をＧａＡ
ｓから構成し、絶縁層に不純物としてホウ素を含ませる
ことができる。
【００１６】上記の目的を達成するための本発明の接合
形電界効果トランジスタの作製方法は、（イ）半絶縁性
化合物半導体基板に、チャネル部及びソース・ドレイン
部を形成する工程と、（ロ）チャネル部の上にゲート部
を形成し、併せてこのゲート部から延び且つチャネル幅
方向にチャネル部から食み出したゲート延在部を形成す
る工程と、（ハ）少なくともチャネル部との間に隙間が
形成されないように、チャネル部及びソース・ドレイン
部に隣接して半絶縁性化合物半導体基板に絶縁層を形成
する工程、から成ることを特徴とする。
形電界効果トランジスタの作製方法は、（イ）半絶縁性
化合物半導体基板に、チャネル部及びソース・ドレイン
部を形成する工程と、（ロ）チャネル部の上にゲート部
を形成し、併せてこのゲート部から延び且つチャネル幅
方向にチャネル部から食み出したゲート延在部を形成す
る工程と、（ハ）少なくともチャネル部との間に隙間が
形成されないように、チャネル部及びソース・ドレイン
部に隣接して半絶縁性化合物半導体基板に絶縁層を形成
する工程、から成ることを特徴とする。
【００１７】本発明の接合形電界効果トランジスタの作
製方法においては、前記工程（ハ）において、少なくと
もチャネル部と重なるように、チャネル部及びソース・
ドレイン部に隣接して絶縁層を形成する態様を含み得
る。また、半絶縁性化合物半導体基板はＧａＡｓから成
り、絶縁層をホウ素のイオン注入によって形成すること
ができる。
製方法においては、前記工程（ハ）において、少なくと
もチャネル部と重なるように、チャネル部及びソース・
ドレイン部に隣接して絶縁層を形成する態様を含み得
る。また、半絶縁性化合物半導体基板はＧａＡｓから成
り、絶縁層をホウ素のイオン注入によって形成すること
ができる。
【００１８】
【作用】本発明においては、ゲート延在部はチャネル幅
方向にチャネル部から食み出しており、このゲート延在
部の下の半絶縁性化合物半導体基板に絶縁層が形成され
ている。従って、ゲート延在部から、隣接する接合形電
界効果トランジスタやダイオードあるいは抵抗素子への
リーク電流の流れは、絶縁層によって阻止される。その
結果、サイドゲート効果の発生を効果的に抑制すること
ができる。
方向にチャネル部から食み出しており、このゲート延在
部の下の半絶縁性化合物半導体基板に絶縁層が形成され
ている。従って、ゲート延在部から、隣接する接合形電
界効果トランジスタやダイオードあるいは抵抗素子への
リーク電流の流れは、絶縁層によって阻止される。その
結果、サイドゲート効果の発生を効果的に抑制すること
ができる。
【００１９】
【実施例】以下、図面を参照して、実施例に基づき本発
明を説明する。
明を説明する。
【００２０】（実施例１）実施例１の接合形電界効果ト
ランジスタの模式的な平面図を図１の（Ａ）に示す。ま
た、図１の（Ａ）の線Ｂ−Ｂ及び線Ｃ−Ｃに沿った実施
例１の接合形電界効果トランジスタの模式的な一部断面
図を図１の（Ｂ）及び（Ｃ）に示す。
ランジスタの模式的な平面図を図１の（Ａ）に示す。ま
た、図１の（Ａ）の線Ｂ−Ｂ及び線Ｃ−Ｃに沿った実施
例１の接合形電界効果トランジスタの模式的な一部断面
図を図１の（Ｂ）及び（Ｃ）に示す。
【００２１】実施例１の接合形電界効果トランジスタ
は、ｎ型あるいはｐ型の半絶縁性化合物半導体基板１０
に形成されている。そして、ｎ+型導電領域から成るチ
ャネル部１１、ｐ++型導電領域から成るゲート部１３、
及びｎ++型導電領域ソース・ドレイン部１２を備えてい
る。また、チャネル幅方向にチャネル部１１から食み出
したゲート延在部１３Ａがゲート部１３から延びてい
る。尚、このゲート延在部１３Ａは、実際にはゲート部
としての機能は有していない。そして、このゲート部の
食み出し部分であるゲート延在部１３Ａの下の半絶縁性
化合物半導体基板１０に絶縁層１４が形成されている。
この絶縁層１４は素子分離領域としても機能する。
は、ｎ型あるいはｐ型の半絶縁性化合物半導体基板１０
に形成されている。そして、ｎ+型導電領域から成るチ
ャネル部１１、ｐ++型導電領域から成るゲート部１３、
及びｎ++型導電領域ソース・ドレイン部１２を備えてい
る。また、チャネル幅方向にチャネル部１１から食み出
したゲート延在部１３Ａがゲート部１３から延びてい
る。尚、このゲート延在部１３Ａは、実際にはゲート部
としての機能は有していない。そして、このゲート部の
食み出し部分であるゲート延在部１３Ａの下の半絶縁性
化合物半導体基板１０に絶縁層１４が形成されている。
この絶縁層１４は素子分離領域としても機能する。
【００２２】本発明の接合形電界効果トランジスタにお
いては、従来の接合形電界効果トランジスタのように、
チャネル部１１及びソース・ドレイン部１２と素子分離
領域に相当する絶縁層１４との間に隙間が形成されてい
ない。従って、ゲート部１３のゲート延在部１３Ａから
隣接する接合形電界効果トランジスタのソース・ドレイ
ン部に大きなリーク電流が流れることを防止し得る。
いては、従来の接合形電界効果トランジスタのように、
チャネル部１１及びソース・ドレイン部１２と素子分離
領域に相当する絶縁層１４との間に隙間が形成されてい
ない。従って、ゲート部１３のゲート延在部１３Ａから
隣接する接合形電界効果トランジスタのソース・ドレイ
ン部に大きなリーク電流が流れることを防止し得る。
【００２３】実施例１の接合形電界効果トランジスタの
作製方法を、図２を参照して、以下説明する。尚、図２
は、図１の（Ａ）の線Ｃ−Ｃに沿った模式的な一部断面
図に相当する。
作製方法を、図２を参照して、以下説明する。尚、図２
は、図１の（Ａ）の線Ｃ−Ｃに沿った模式的な一部断面
図に相当する。
【００２４】［工程−１００］先ず、ＧａＡｓから成る
半絶縁性化合物半導体基板１０に、チャネル部１１及び
ソース・ドレイン部１２を形成する。即ち、フォトマス
ク２０が形成されたＧａＡｓから成る半絶縁性化合物半
導体基板１０に対してシリコンのイオン注入を行うこと
によって、電界効果トランジスタのｎ++型導電領域から
成るソース・ドレイン部１２を形成する（図２の（Ａ）
参照）。その後、フォトマスク２０を除去し、再び別の
フォトマスク２１を形成し、次いで、半絶縁性化合物半
導体基板１０に対してシリコンのイオン注入を再び行
う。これによって、ｎ+型導電領域から成るチャネル部
１１が形成される（図２の（Ｂ）参照）。その後、フォ
トマスク２１を除去し、次いで、アニール処理を施し、
ｎ型不純物であるイオン注入されたシリコンを活性化す
る。
半絶縁性化合物半導体基板１０に、チャネル部１１及び
ソース・ドレイン部１２を形成する。即ち、フォトマス
ク２０が形成されたＧａＡｓから成る半絶縁性化合物半
導体基板１０に対してシリコンのイオン注入を行うこと
によって、電界効果トランジスタのｎ++型導電領域から
成るソース・ドレイン部１２を形成する（図２の（Ａ）
参照）。その後、フォトマスク２０を除去し、再び別の
フォトマスク２１を形成し、次いで、半絶縁性化合物半
導体基板１０に対してシリコンのイオン注入を再び行
う。これによって、ｎ+型導電領域から成るチャネル部
１１が形成される（図２の（Ｂ）参照）。その後、フォ
トマスク２１を除去し、次いで、アニール処理を施し、
ｎ型不純物であるイオン注入されたシリコンを活性化す
る。
【００２５】［工程−１１０］次に、チャネル部１１の
上にゲート部１３を形成し、併せてこのゲート部から延
び且つチャネル幅方向にチャネル部１１から食み出した
ゲート延在部１３Ａを形成する。そのために、先ず、チ
ャネル部１１及びソース・ドレイン部１２を含む全面
に、例えばＳｉＮ（窒化シリコン）から成る絶縁膜（図
示せず）をＣＶＤ法等で形成し、フォトリソグラフィ技
術及びエッチング技術を用いてチャネル部１１の上方の
絶縁膜に開口部を形成する。その後ジメチル亜鉛（ＤＭ
Ｚ）を含んだ基体を絶縁膜に形成された開口部に流しな
がら加熱処理を施して、亜鉛をチャネル部１１内に拡散
させることによって、ｐ++型導電領域から成るゲート部
１３を形成する（図２の（Ｃ）参照）。
上にゲート部１３を形成し、併せてこのゲート部から延
び且つチャネル幅方向にチャネル部１１から食み出した
ゲート延在部１３Ａを形成する。そのために、先ず、チ
ャネル部１１及びソース・ドレイン部１２を含む全面
に、例えばＳｉＮ（窒化シリコン）から成る絶縁膜（図
示せず）をＣＶＤ法等で形成し、フォトリソグラフィ技
術及びエッチング技術を用いてチャネル部１１の上方の
絶縁膜に開口部を形成する。その後ジメチル亜鉛（ＤＭ
Ｚ）を含んだ基体を絶縁膜に形成された開口部に流しな
がら加熱処理を施して、亜鉛をチャネル部１１内に拡散
させることによって、ｐ++型導電領域から成るゲート部
１３を形成する（図２の（Ｃ）参照）。
【００２６】［工程−１２０］その後、電界効果トラン
ジスタ相互の電気的絶縁性を確保するために、素子分離
領域に相当する絶縁層１４を形成する。絶縁層１４は、
チャネル部１１及びソース・ドレイン部１２を被覆する
フォトマスクを形成し、次いで、チャネル部１１及びソ
ース・ドレイン部１２が形成されていない半絶縁性化合
物半導体基板１０の領域にホウ素をイオン注入すること
によって形成することができる。実施例１においては、
絶縁層１４とチャネル部１１及びソース・ドレイン部１
２との間に隙間が形成されないように、チャネル部１１
及びソース・ドレイン部１２に隣接して半絶縁性化合物
半導体基板１０に絶縁層１４を形成した。尚、かかる絶
縁層１４の形成は、半導体装置の量産ラインにおけるフ
ォトマスクの位置合わせ精度の向上に依るところが大き
い。こうして、図１に示した接合形電界効果トランジス
タを作製することができる。
ジスタ相互の電気的絶縁性を確保するために、素子分離
領域に相当する絶縁層１４を形成する。絶縁層１４は、
チャネル部１１及びソース・ドレイン部１２を被覆する
フォトマスクを形成し、次いで、チャネル部１１及びソ
ース・ドレイン部１２が形成されていない半絶縁性化合
物半導体基板１０の領域にホウ素をイオン注入すること
によって形成することができる。実施例１においては、
絶縁層１４とチャネル部１１及びソース・ドレイン部１
２との間に隙間が形成されないように、チャネル部１１
及びソース・ドレイン部１２に隣接して半絶縁性化合物
半導体基板１０に絶縁層１４を形成した。尚、かかる絶
縁層１４の形成は、半導体装置の量産ラインにおけるフ
ォトマスクの位置合わせ精度の向上に依るところが大き
い。こうして、図１に示した接合形電界効果トランジス
タを作製することができる。
【００２７】［工程−１３０］その後、ゲート部１３及
びソース・ドレイン部１２を含む全面に、例えばＳｉＯ
2から成る絶縁膜をＣＶＤ法等によって形成し、フォト
リソグラフィ技術及びエッチング技術を用いてゲート部
及びソース・ドレイン部の上方の絶縁膜に開口部を形成
する。その後、例えばスパッタ法によって、かかる開口
部内を含む絶縁膜上に金属配線材料層を堆積させた後、
絶縁膜上の金属配線材料層をパターニングして、配線を
形成する。尚、金属配線材料とし、ゲート部用には例え
ばＰｔ／Ａｕを、ソース・ドレイン部用には例えばＡｕ
−Ｇｅ／Ｎｉを挙げることができる。
びソース・ドレイン部１２を含む全面に、例えばＳｉＯ
2から成る絶縁膜をＣＶＤ法等によって形成し、フォト
リソグラフィ技術及びエッチング技術を用いてゲート部
及びソース・ドレイン部の上方の絶縁膜に開口部を形成
する。その後、例えばスパッタ法によって、かかる開口
部内を含む絶縁膜上に金属配線材料層を堆積させた後、
絶縁膜上の金属配線材料層をパターニングして、配線を
形成する。尚、金属配線材料とし、ゲート部用には例え
ばＰｔ／Ａｕを、ソース・ドレイン部用には例えばＡｕ
−Ｇｅ／Ｎｉを挙げることができる。
【００２８】こうして作製された或る接合形電界効果ト
ランジスタのゲート部１３に正電圧を印加し、隣接する
接合形電界効果トランジスタのソース・ドレイン部１２
に負電圧を印加したときの典型的な電流電圧特性を、図
３に実線で示す。従来の接合形電界効果トランジスタに
て得られた電流電圧特性を示す点線と比較すれば、実施
例１の接合形電界効果トランジスタにおいては、リーク
電流が格段に減少していることが判る。
ランジスタのゲート部１３に正電圧を印加し、隣接する
接合形電界効果トランジスタのソース・ドレイン部１２
に負電圧を印加したときの典型的な電流電圧特性を、図
３に実線で示す。従来の接合形電界効果トランジスタに
て得られた電流電圧特性を示す点線と比較すれば、実施
例１の接合形電界効果トランジスタにおいては、リーク
電流が格段に減少していることが判る。
【００２９】（実施例２）実施例１においては、絶縁層
１４とチャネル部１１及びソース・ドレイン部１２との
間に隙間が形成されないように、チャネル部１１及びソ
ース・ドレイン部１２に隣接して半絶縁性化合物半導体
基板１０に絶縁層１４を形成した。これに対して、実施
例２においては、模式的な平面図を図４の（Ａ）に示
し、模式的な一部断面図を図４の（Ｂ）に示すように、
絶縁層１４の一部分１４Ａが、チャネル部１１及びソー
ス・ドレイン部１２と重なっている。この点を除き、実
施例２の接合形電界効果トランジスタは実施例１と同様
とすることができる。尚、実施例２の接合形電界効果ト
ランジスタにおいては、絶縁層１４の重なり分（食い込
み分）を見越して、チャネル幅等を設計しておく。
１４とチャネル部１１及びソース・ドレイン部１２との
間に隙間が形成されないように、チャネル部１１及びソ
ース・ドレイン部１２に隣接して半絶縁性化合物半導体
基板１０に絶縁層１４を形成した。これに対して、実施
例２においては、模式的な平面図を図４の（Ａ）に示
し、模式的な一部断面図を図４の（Ｂ）に示すように、
絶縁層１４の一部分１４Ａが、チャネル部１１及びソー
ス・ドレイン部１２と重なっている。この点を除き、実
施例２の接合形電界効果トランジスタは実施例１と同様
とすることができる。尚、実施例２の接合形電界効果ト
ランジスタにおいては、絶縁層１４の重なり分（食い込
み分）を見越して、チャネル幅等を設計しておく。
【００３０】実施例２の接合形電界効果トランジスタの
作製方法においては、実施例１の［工程−１２０］にお
いて、チャネル部１１及びソース・ドレイン部１２と部
分的に重なるように、チャネル部及びソース・ドレイン
部に隣接して絶縁層１４を形成する。この点を除き、実
施例２の接合形電界効果トランジスタは、実施例１の接
合形電界効果トランジスタの作製方法と同様の方法で作
製することができる。
作製方法においては、実施例１の［工程−１２０］にお
いて、チャネル部１１及びソース・ドレイン部１２と部
分的に重なるように、チャネル部及びソース・ドレイン
部に隣接して絶縁層１４を形成する。この点を除き、実
施例２の接合形電界効果トランジスタは、実施例１の接
合形電界効果トランジスタの作製方法と同様の方法で作
製することができる。
【００３１】（実施例３）図５の（Ａ）に模式的な一部
断面図を示す実施例３は、実施例１にて説明した接合形
電界効果トランジスタ、及びそれに隣接してダイオード
が形成された例である。ダイオードは、ｎ型導電領域３
０及びｐ型導電領域３１から構成されている。このよう
なダイオードは、基本的には接合形電界効果トランジス
タの作製工程におけるソース・ドレイン部の形成及びゲ
ート部の形成の際に、同時に形成することができる。
断面図を示す実施例３は、実施例１にて説明した接合形
電界効果トランジスタ、及びそれに隣接してダイオード
が形成された例である。ダイオードは、ｎ型導電領域３
０及びｐ型導電領域３１から構成されている。このよう
なダイオードは、基本的には接合形電界効果トランジス
タの作製工程におけるソース・ドレイン部の形成及びゲ
ート部の形成の際に、同時に形成することができる。
【００３２】（実施例４）図５の（Ｂ）に模式的な一部
断面図を示す実施例４は、実施例１にて説明した接合形
電界効果トランジスタ、及びそれに隣接して抵抗素子が
形成された例である。抵抗素子は、ｎ型導電領域３２か
ら構成されている。このような抵抗素子は、基本的には
接合形電界効果トランジスタの作製工程におけるソース
・ドレイン部の形成の際に、同時に形成することができ
る。
断面図を示す実施例４は、実施例１にて説明した接合形
電界効果トランジスタ、及びそれに隣接して抵抗素子が
形成された例である。抵抗素子は、ｎ型導電領域３２か
ら構成されている。このような抵抗素子は、基本的には
接合形電界効果トランジスタの作製工程におけるソース
・ドレイン部の形成の際に、同時に形成することができ
る。
【００３３】以上、本発明を好ましい実施例に基づき説
明したが、本発明はこれらの実施例に限定されるもので
はない。
明したが、本発明はこれらの実施例に限定されるもので
はない。
【００３４】実施例１では、［工程−１２０］におい
て、絶縁層１４とチャネル部１１及びソース・ドレイン
部１２との間に隙間が形成されないように、チャネル部
１１及びソース・ドレイン部１２に隣接して半絶縁性化
合物半導体基板１０に絶縁層１４を形成した。しかしな
がら、この［工程−１２０］においては、少なくともチ
ャネル部１１との間に隙間が形成されないように、チャ
ネル部１１及びソース・ドレイン部１２に隣接して半絶
縁性化合物半導体基板に絶縁層１４を形成すればよい。
このような例を、図６の（Ａ）の模式的な平面図及び図
６の（Ｂ）の模式的な一部断面図に示す。図６に示した
例では、チャネル部１１の一部分との間に隙間が形成さ
れないように、チャネル部１１及びソース・ドレイン部
１２に隣接して半絶縁性化合物半導体基板に絶縁層１４
が形成されている。言い換えれば、ゲート部の食み出し
部分であるゲート延在部１３Ａの下の半絶縁性化合物半
導体基板に、図１の（Ｂ）に示したように、確実に絶縁
層１４が形成されていればよい。尚、チャネル部１１の
他の部分と絶縁層１４の間、及びソース・ドレイン部１
２と絶縁層１４の間に形成された隙間を参照番号１５で
示した。また、図６の（Ｂ）は、図６の（Ａ）の線Ｂ−
Ｂに沿った模式的な一部断面図である。
て、絶縁層１４とチャネル部１１及びソース・ドレイン
部１２との間に隙間が形成されないように、チャネル部
１１及びソース・ドレイン部１２に隣接して半絶縁性化
合物半導体基板１０に絶縁層１４を形成した。しかしな
がら、この［工程−１２０］においては、少なくともチ
ャネル部１１との間に隙間が形成されないように、チャ
ネル部１１及びソース・ドレイン部１２に隣接して半絶
縁性化合物半導体基板に絶縁層１４を形成すればよい。
このような例を、図６の（Ａ）の模式的な平面図及び図
６の（Ｂ）の模式的な一部断面図に示す。図６に示した
例では、チャネル部１１の一部分との間に隙間が形成さ
れないように、チャネル部１１及びソース・ドレイン部
１２に隣接して半絶縁性化合物半導体基板に絶縁層１４
が形成されている。言い換えれば、ゲート部の食み出し
部分であるゲート延在部１３Ａの下の半絶縁性化合物半
導体基板に、図１の（Ｂ）に示したように、確実に絶縁
層１４が形成されていればよい。尚、チャネル部１１の
他の部分と絶縁層１４の間、及びソース・ドレイン部１
２と絶縁層１４の間に形成された隙間を参照番号１５で
示した。また、図６の（Ｂ）は、図６の（Ａ）の線Ｂ−
Ｂに沿った模式的な一部断面図である。
【００３５】同様に、実施例２においても、図７の模式
的な平面図に示すように、絶縁層１４が少なくともチャ
ネル部１１と確実に重なっていればよい。図７に示した
例では、チャネル部１１と重なるように、また、ソース
・ドレイン部の一部分と重なるように、チャネル部１１
及びソース・ドレイン部１２に隣接して半絶縁性化合物
半導体基板に絶縁層１４が形成されている。尚、ソース
・ドレイン部の他の部分と絶縁層１４の間に形成された
隙間を参照番号１５で示した。
的な平面図に示すように、絶縁層１４が少なくともチャ
ネル部１１と確実に重なっていればよい。図７に示した
例では、チャネル部１１と重なるように、また、ソース
・ドレイン部の一部分と重なるように、チャネル部１１
及びソース・ドレイン部１２に隣接して半絶縁性化合物
半導体基板に絶縁層１４が形成されている。尚、ソース
・ドレイン部の他の部分と絶縁層１４の間に形成された
隙間を参照番号１５で示した。
【００３６】各実施例においては、ｎ++型導電領域から
成るソース・ドレイン部の形成のために、Ｓｉのイオン
注入を行ったが、その代わりにＳｅのイオン注入を行っ
てもよい。また、ｐ++型導電領域から成るゲート部を形
成するためにＺｎを拡散させたが、その代わりに、Ｃ、
ＭｇあるいはＢｅ等を拡散させたりイオン注入してもよ
い。絶縁層１４は、ホウ素のイオン注入にて形成する代
わりに、酸素や水素のイオン注入にて形成することもで
きる。実施例においてはｎ型接合形電界効果トランジス
タを例にとり説明したが、本発明の接合形電界効果トラ
ンジスタはｐ型接合形電界効果トランジスタであっても
よい。
成るソース・ドレイン部の形成のために、Ｓｉのイオン
注入を行ったが、その代わりにＳｅのイオン注入を行っ
てもよい。また、ｐ++型導電領域から成るゲート部を形
成するためにＺｎを拡散させたが、その代わりに、Ｃ、
ＭｇあるいはＢｅ等を拡散させたりイオン注入してもよ
い。絶縁層１４は、ホウ素のイオン注入にて形成する代
わりに、酸素や水素のイオン注入にて形成することもで
きる。実施例においてはｎ型接合形電界効果トランジス
タを例にとり説明したが、本発明の接合形電界効果トラ
ンジスタはｐ型接合形電界効果トランジスタであっても
よい。
【００３７】
【発明の効果】本発明の接合形電界効果トランジスタに
おいては、ｐ型導電領域であるゲート部と、隣接する接
合形電界効果トランジスタのｎ型導電領域であるソース
・ドレイン部との間、あるいは又隣接するダイオードや
抵抗素子との間の電気的絶縁性及び電気的耐圧が向上す
る。それ故、隣接する接合形電界効果トランジスタ間に
おけるサイドゲート効果が低減し、接合形電界効果トラ
ンジスタとダイオードや抵抗素子との間に流れるリーク
電流を低減することができる。その結果、接合形電界効
果トランジスタの動作安定を図ることができ、更には、
接合形電界効果トランジスタの集積度を向上させること
が可能になる。
おいては、ｐ型導電領域であるゲート部と、隣接する接
合形電界効果トランジスタのｎ型導電領域であるソース
・ドレイン部との間、あるいは又隣接するダイオードや
抵抗素子との間の電気的絶縁性及び電気的耐圧が向上す
る。それ故、隣接する接合形電界効果トランジスタ間に
おけるサイドゲート効果が低減し、接合形電界効果トラ
ンジスタとダイオードや抵抗素子との間に流れるリーク
電流を低減することができる。その結果、接合形電界効
果トランジスタの動作安定を図ることができ、更には、
接合形電界効果トランジスタの集積度を向上させること
が可能になる。
【図１】実施例１の接合形電界効果トランジスタの模式
的な平面図及び断面図である。
的な平面図及び断面図である。
【図２】実施例１の接合形電界効果トランジスタの作製
方法を説明するための半絶縁性化合物半導体基板等の模
式的な一部断面図である。
方法を説明するための半絶縁性化合物半導体基板等の模
式的な一部断面図である。
【図３】実施例１及び従来の接合形電界効果トランジス
タにおける典型的な電流電圧特性を示す図である。
タにおける典型的な電流電圧特性を示す図である。
【図４】実施例２の接合形電界効果トランジスタの模式
的な平面図及び断面図である。
的な平面図及び断面図である。
【図５】実施例３及び実施例４の構成を示す模式的な一
部断面図である。
部断面図である。
【図６】実施例１の変形例の模式的な平面図及び一部断
面図である。
面図である。
【図７】実施例２の変形例の模式的な平面図である。
【図８】従来のｎ型接合形電界効果トランジスタの作製
方法を説明するための基板等の模式的な平面図及び一部
断面図である。
方法を説明するための基板等の模式的な平面図及び一部
断面図である。
【図９】従来のｎ型接合形電界効果トランジスタにおけ
る問題点を説明するための模式的な一部断面図である。
る問題点を説明するための模式的な一部断面図である。
【図１０】従来の接合形電界効果トランジスタとダイオ
ードの組み合わせ、及び従来の接合形電界効果トランジ
スタと抵抗素子の組み合わせにおける問題点を説明する
ための図である。
ードの組み合わせ、及び従来の接合形電界効果トランジ
スタと抵抗素子の組み合わせにおける問題点を説明する
ための図である。
１０ 半絶縁性化合物半導体基板 １１ チャネル部 １２ ソース・ドレイン部 １３ ゲート部 １３Ａ ゲート延在部 １４ 絶縁層 ２０，２１ フォトマスク ３０，３２ ｎ型導電領域 ３１ ｐ型導電領域 ４０ 素子分離領域
Claims (6)
- 【請求項１】半絶縁性化合物半導体基板に形成され、チ
ャネル部、ゲート部及びソース・ドレイン部を備えた接
合形電界効果トランジスタであって、 チャネル幅方向にチャネル部から食み出したゲート延在
部がゲート部から延びており、該ゲート延在部の下の半
絶縁性化合物半導体基板に絶縁層が形成されていること
を特徴とする接合形電界効果トランジスタ。 - 【請求項２】絶縁層は、少なくともチャネル部と重なっ
ていることを特徴とする請求項１に記載の接合形電界効
果トランジスタ。 - 【請求項３】半絶縁性化合物半導体基板はＧａＡｓから
成り、絶縁層には不純物としてホウ素が含まれているこ
とを特徴とする請求項１又は請求項２に記載の接合形電
界効果トランジスタ。 - 【請求項４】（イ）半絶縁性化合物半導体基板に、チャ
ネル部及びソース・ドレイン部を形成する工程と、 （ロ）該チャネル部の上にゲート部を形成し、併せて該
ゲート部から延び且つチャネル幅方向にチャネル部から
食み出したゲート延在部を形成する工程と、 （ハ）少なくともチャネル部との間に隙間が形成されな
いように、チャネル部及びソース・ドレイン部に隣接し
て半絶縁性化合物半導体基板に絶縁層を形成する工程、
から成ることを特徴とする接合形電界効果トランジスタ
の作製方法。 - 【請求項５】前記工程（ハ）において、少なくともチャ
ネル部と重なるように、チャネル部及びソース・ドレイ
ン部に隣接して絶縁層を形成することを特徴とする請求
項４に記載の接合形電界効果トランジスタの作製方法。 - 【請求項６】半絶縁性化合物半導体基板はＧａＡｓから
成り、絶縁層はホウ素のイオン注入によって形成される
ことを特徴とする請求項４又は請求項５に記載の接合形
電界効果トランジスタの作製方法。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15285994A JP3298313B2 (ja) | 1994-06-10 | 1994-06-10 | 接合形電界効果トランジスタ及びその作製方法 |
| KR1019950013225A KR100378133B1 (ko) | 1994-06-10 | 1995-05-25 | 접합형전계효과트랜지스터및그제작방법 |
| US08/458,724 US6201269B1 (en) | 1994-06-10 | 1995-06-02 | Junction field effect transistor and method of producing the same |
| SG1995000596A SG32365A1 (en) | 1994-06-10 | 1995-06-06 | Junction field effect transistor and method of producing the same |
| EP95401337A EP0687016B1 (en) | 1994-06-10 | 1995-06-09 | Junction field effect transistor and method of producing the same |
| MYPI95001522A MY113848A (en) | 1994-06-10 | 1995-06-09 | Junction field effect transistor and method of producing the same |
| DE69501522T DE69501522T2 (de) | 1994-06-10 | 1995-06-09 | Sperrschicht-Feldeffekttransistor und dessen Herstellungsverfahren |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15285994A JP3298313B2 (ja) | 1994-06-10 | 1994-06-10 | 接合形電界効果トランジスタ及びその作製方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07335666A true JPH07335666A (ja) | 1995-12-22 |
| JP3298313B2 JP3298313B2 (ja) | 2002-07-02 |
Family
ID=15549689
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15285994A Expired - Fee Related JP3298313B2 (ja) | 1994-06-10 | 1994-06-10 | 接合形電界効果トランジスタ及びその作製方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6201269B1 (ja) |
| EP (1) | EP0687016B1 (ja) |
| JP (1) | JP3298313B2 (ja) |
| KR (1) | KR100378133B1 (ja) |
| DE (1) | DE69501522T2 (ja) |
| MY (1) | MY113848A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000150784A (ja) * | 1997-02-24 | 2000-05-30 | Internatl Business Mach Corp <Ibm> | ノイズ分離埋め込み抵抗器およびその形成方法 |
| WO2010084727A1 (ja) * | 2009-01-22 | 2010-07-29 | パナソニック株式会社 | 電界効果トランジスタ及びその製造方法 |
| WO2011155105A1 (ja) * | 2010-06-07 | 2011-12-15 | パナソニック株式会社 | 半導体装置及びその製造方法 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AU2001269828A1 (en) * | 2000-06-15 | 2001-12-24 | Estancia Limited | Non-volatile ferromagnetic memory having sensor circuitry shared with its state change circuitry |
| US7605370B2 (en) | 2001-08-31 | 2009-10-20 | Ric Investments, Llc | Microspectrometer gas analyzer |
| US20080003752A1 (en) * | 2006-06-30 | 2008-01-03 | Metz Matthew V | Gate dielectric materials for group III-V enhancement mode transistors |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4237473A (en) | 1978-12-22 | 1980-12-02 | Honeywell Inc. | Gallium phosphide JFET |
| JPS58220464A (ja) | 1982-06-17 | 1983-12-22 | Fujitsu Ltd | 半導体記憶装置 |
| JPS60220975A (ja) | 1984-04-18 | 1985-11-05 | Toshiba Corp | ＧａＡｓ電界効果トランジスタ及びその製造方法 |
| JPH02119265A (ja) | 1988-10-28 | 1990-05-07 | Nec Corp | 化合物半導体装置 |
| JPH05152516A (ja) | 1991-11-29 | 1993-06-18 | Toshiba Corp | 半導体装置とその製造方法 |
-
1994
- 1994-06-10 JP JP15285994A patent/JP3298313B2/ja not_active Expired - Fee Related
-
1995
- 1995-05-25 KR KR1019950013225A patent/KR100378133B1/ko not_active Expired - Fee Related
- 1995-06-02 US US08/458,724 patent/US6201269B1/en not_active Expired - Fee Related
- 1995-06-09 EP EP95401337A patent/EP0687016B1/en not_active Expired - Lifetime
- 1995-06-09 MY MYPI95001522A patent/MY113848A/en unknown
- 1995-06-09 DE DE69501522T patent/DE69501522T2/de not_active Expired - Fee Related
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| WO2010084727A1 (ja) * | 2009-01-22 | 2010-07-29 | パナソニック株式会社 | 電界効果トランジスタ及びその製造方法 |
| US8569797B2 (en) | 2009-01-22 | 2013-10-29 | Panasonic Corporation | Field effect transistor and method of manufacturing the same |
| JP5469098B2 (ja) * | 2009-01-22 | 2014-04-09 | パナソニック株式会社 | 電界効果トランジスタ及びその製造方法 |
| WO2011155105A1 (ja) * | 2010-06-07 | 2011-12-15 | パナソニック株式会社 | 半導体装置及びその製造方法 |
| US20130087836A1 (en) * | 2010-06-07 | 2013-04-11 | Panasonic Corporation | Semiconductor device |
| US8928045B2 (en) * | 2010-06-07 | 2015-01-06 | Panasonic Intellectual Property Management Co., Ltd. | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| DE69501522T2 (de) | 1998-05-20 |
| MY113848A (en) | 2002-06-29 |
| EP0687016B1 (en) | 1998-01-28 |
| US6201269B1 (en) | 2001-03-13 |
| KR100378133B1 (ko) | 2003-07-18 |
| JP3298313B2 (ja) | 2002-07-02 |
| EP0687016A1 (en) | 1995-12-13 |
| DE69501522D1 (de) | 1998-03-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080419 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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