JPS628940B2 - - Google Patents
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- JPS628940B2 JPS628940B2 JP55003297A JP329780A JPS628940B2 JP S628940 B2 JPS628940 B2 JP S628940B2 JP 55003297 A JP55003297 A JP 55003297A JP 329780 A JP329780 A JP 329780A JP S628940 B2 JPS628940 B2 JP S628940B2
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- Japan
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- conductivity type
- semiconductor
- electrode
- voltage
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
- H10W10/012—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS]
- H10W10/0125—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS] comprising introducing electrical impurities in local oxidation regions, e.g. to alter LOCOS oxide growth characteristics
- H10W10/0126—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS] comprising introducing electrical impurities in local oxidation regions, e.g. to alter LOCOS oxide growth characteristics introducing electrical active impurities in local oxidation regions to create channel stoppers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/10—Isolation regions comprising dielectric materials
- H10W10/13—Isolation regions comprising dielectric materials formed using local oxidation of silicon [LOCOS], e.g. sealed interface localised oxidation [SILO] or side-wall mask isolation [SWAMI]
Landscapes
- Bipolar Integrated Circuits (AREA)
- Element Separation (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は、高耐圧保護素子を備えて高耐圧素子
の保護をさせている半導体集積回路装置の改良に
関するものである。
の保護をさせている半導体集積回路装置の改良に
関するものである。
一般に、半導体集積回路装置では、チツプ周辺
部分に入出力用高耐圧素子群が形成され、それ等
の内側に標準耐圧素子群が形成されている。入出
力用の素子として高耐圧のものを用いるのは外部
接続される装置からの影響や静電気に依る影響に
対処させることが理由の一つになつているが、そ
れでも破壊される場合があるので、入出力ライン
と接地間に保護素子（回路）を挿入し、ラインに
異常高電圧が印加されたときに該保護素子がブレ
イク・ダウンしてラインを接地することが行なわ
れている。
部分に入出力用高耐圧素子群が形成され、それ等
の内側に標準耐圧素子群が形成されている。入出
力用の素子として高耐圧のものを用いるのは外部
接続される装置からの影響や静電気に依る影響に
対処させることが理由の一つになつているが、そ
れでも破壊される場合があるので、入出力ライン
と接地間に保護素子（回路）を挿入し、ラインに
異常高電圧が印加されたときに該保護素子がブレ
イク・ダウンしてラインを接地することが行なわ
れている。
ところで、前記のような入出力用高耐圧素子を
保護する為の素子はそれ自体の耐圧も域る程度高
くなければならない。その保護素子の耐圧を向上
するには、例えば集積回路装置がｎチヤネルMIS
（Metal Insulator Semiconductor）素子を主体と
するものであれば、保護素子をn+型不純物拡散
領域の周囲にn-型不純物領域を形成することが
行なわれている。しかしながら、そのようにする
と保護素子の耐圧が保護されるべき高耐圧素子の
それに比較して著しく高くなる傾向に在り、従つ
て、保護素子がブレイク・ダウンする前に保護さ
れるべき高耐圧素子が先に破壊されてしまう事故
がしばしば発生している。このような事故を生じ
ないようにする為にはn-型不純物領域の不純物
濃度を適当に選択すれば良いと考えられるであろ
うが、その制御は甚だ困難である。
保護する為の素子はそれ自体の耐圧も域る程度高
くなければならない。その保護素子の耐圧を向上
するには、例えば集積回路装置がｎチヤネルMIS
（Metal Insulator Semiconductor）素子を主体と
するものであれば、保護素子をn+型不純物拡散
領域の周囲にn-型不純物領域を形成することが
行なわれている。しかしながら、そのようにする
と保護素子の耐圧が保護されるべき高耐圧素子の
それに比較して著しく高くなる傾向に在り、従つ
て、保護素子がブレイク・ダウンする前に保護さ
れるべき高耐圧素子が先に破壊されてしまう事故
がしばしば発生している。このような事故を生じ
ないようにする為にはn-型不純物領域の不純物
濃度を適当に選択すれば良いと考えられるであろ
うが、その制御は甚だ困難である。
また他の従来例として第１図の断面図に示すラ
テラル型nPnトランジスタがある。このトランジ
スタはＰ型半導体基板中に反対導電型領域である
ｎ型領域３Ｄ，３Ｓが形成されていて、それらは
Alの電極４Ｄ，４Ｓが接触している。そして半
導体基板表面にはフイールド用酸化膜２が形成さ
れ、その直下にはＰ型のチヤネルカツト領域CC
が埋置されている。なお５はPSG膜である。
テラル型nPnトランジスタがある。このトランジ
スタはＰ型半導体基板中に反対導電型領域である
ｎ型領域３Ｄ，３Ｓが形成されていて、それらは
Alの電極４Ｄ，４Ｓが接触している。そして半
導体基板表面にはフイールド用酸化膜２が形成さ
れ、その直下にはＰ型のチヤネルカツト領域CC
が埋置されている。なお５はPSG膜である。
このラテラル型nPnトランジスタは電極４Ｄに
高電圧が印加されると、基板１とｎ型領域３Ｄと
のPn接合のうち特にPn接合端部１０の部分に電
界が集中してその部分から先にブレイク・ダウン
を起こす。従つてこのトランジスタを高耐圧にす
るためには、Pn接合端部１０に接触して埋置さ
れているＰ型のチヤネルカツト領域CCのドーズ
量を減少させてやればよい。ところがこの保護素
子であるトランジスタは標準高耐圧素子群と共に
製造されるため、チヤネルカツト領域CCのドー
ズ量は標準耐圧素子群のフイールド・トランジス
タの特性の必要上あまり少なくできない。そのた
めそれほど高耐圧にすることができないのであ
る。
高電圧が印加されると、基板１とｎ型領域３Ｄと
のPn接合のうち特にPn接合端部１０の部分に電
界が集中してその部分から先にブレイク・ダウン
を起こす。従つてこのトランジスタを高耐圧にす
るためには、Pn接合端部１０に接触して埋置さ
れているＰ型のチヤネルカツト領域CCのドーズ
量を減少させてやればよい。ところがこの保護素
子であるトランジスタは標準高耐圧素子群と共に
製造されるため、チヤネルカツト領域CCのドー
ズ量は標準耐圧素子群のフイールド・トランジス
タの特性の必要上あまり少なくできない。そのた
めそれほど高耐圧にすることができないのであ
る。
本発明は、保護素子の高圧を前記のようなn-
型不純物領域を持たないものや第１図で示した構
造のトランジスタよりも高く、またその保護素子
が他の素子を製造する工程を利用して同時に形成
できるようにしたものである。
型不純物領域を持たないものや第１図で示した構
造のトランジスタよりも高く、またその保護素子
が他の素子を製造する工程を利用して同時に形成
できるようにしたものである。
そしてそれは半導体素子及び該素子を保護する
半導体保護素子を有する半導体集積回路装置に於
いて、前記半導体保護素子は、装置の他の素子部
分と共通である一導電型の半導体基板中に形成さ
れその半導体基板との間にPn接合を形成する反
対導電型領域と、前記Pn接合端を囲み且つ電圧
が印加された際にその影響を該Pn接合端近傍に
及ぼし得る程度に薄い膜厚のフイールド部分を有
して半導体基板表面に形成された絶縁膜と、該絶
縁膜の下に埋置され且つ前記反対導電型領域と離
れて形成された半導体基板と同一導電型のチヤネ
ルカツト領域と、前記反対導電型領域に接触し且
つエツジが前記絶縁膜の薄く形成されたフイール
ド部分にまで延在する電極と、前記反対導電型領
域に近接し且つ電極と接触した反対導電型領域と
を有することを特徴とする半導体集積回路装置を
提供することにより達成される。
半導体保護素子を有する半導体集積回路装置に於
いて、前記半導体保護素子は、装置の他の素子部
分と共通である一導電型の半導体基板中に形成さ
れその半導体基板との間にPn接合を形成する反
対導電型領域と、前記Pn接合端を囲み且つ電圧
が印加された際にその影響を該Pn接合端近傍に
及ぼし得る程度に薄い膜厚のフイールド部分を有
して半導体基板表面に形成された絶縁膜と、該絶
縁膜の下に埋置され且つ前記反対導電型領域と離
れて形成された半導体基板と同一導電型のチヤネ
ルカツト領域と、前記反対導電型領域に接触し且
つエツジが前記絶縁膜の薄く形成されたフイール
ド部分にまで延在する電極と、前記反対導電型領
域に近接し且つ電極と接触した反対導電型領域と
を有することを特徴とする半導体集積回路装置を
提供することにより達成される。
以下本発明の一実施例を図面に従つて詳細に説
明する。
明する。
第２図は本発明の一実施例である保護素子のラ
テラル型nPnトランジスタの断面図である。本実
施例は、Ｐ型半導体基板１中に反対導電型領域で
あるｎ型領域３Ｄが形成され、それによりPn接
合が形成されている。そしてこのPn接合端を囲
むように絶縁膜であるフイールド用酸化膜２が形
成され、さらにそのフイールド用酸化膜２の直下
には、ｎ型領域３Ｄと離れてＰ型のチヤネルカツ
ト領域CCが埋置され、ｎ型領域３Ｄに接触して
例えばポリシリコンの電極７が形成され、その電
極７のエツジ７ａはフイールド酸化膜２の上に延
在していて、電極７に電圧が印加された際にその
影響をPn接合に及ぼし得るようになつている。
さらに電極７にはAlの電極４Ｄが接触してい
る。そして前述のｎ型領域３Ｄに近傍してAlの
電極４Ｓと接触した反対導電型領域であるｎ型領
域３Ｓが設けられている。なおｎ型領域３Ｄとチ
ヤネルカツト領域CCとは酸化膜６を形成してお
くことにより図中１０の如く分離される。また図
中５はPSG膜である。
テラル型nPnトランジスタの断面図である。本実
施例は、Ｐ型半導体基板１中に反対導電型領域で
あるｎ型領域３Ｄが形成され、それによりPn接
合が形成されている。そしてこのPn接合端を囲
むように絶縁膜であるフイールド用酸化膜２が形
成され、さらにそのフイールド用酸化膜２の直下
には、ｎ型領域３Ｄと離れてＰ型のチヤネルカツ
ト領域CCが埋置され、ｎ型領域３Ｄに接触して
例えばポリシリコンの電極７が形成され、その電
極７のエツジ７ａはフイールド酸化膜２の上に延
在していて、電極７に電圧が印加された際にその
影響をPn接合に及ぼし得るようになつている。
さらに電極７にはAlの電極４Ｄが接触してい
る。そして前述のｎ型領域３Ｄに近傍してAlの
電極４Ｓと接触した反対導電型領域であるｎ型領
域３Ｓが設けられている。なおｎ型領域３Ｄとチ
ヤネルカツト領域CCとは酸化膜６を形成してお
くことにより図中１０の如く分離される。また図
中５はPSG膜である。
この様なラテラル型nPnトランジスタが高耐圧
で、しかもその耐圧上昇を容易に制御できること
を説明する。
で、しかもその耐圧上昇を容易に制御できること
を説明する。
先ずAlの電極４Ｄに高電圧が印加されて、基
板１とｎ型領域３Ｄとで形成されるPn接合に逆
バイアスが加わると、ポリシリコンの電極７のエ
ツジ７ａのクーロンカにより、図中１０の部分及
びチヤネルカツト領域CCのｎ型領域３Ｄ側の部
分には、基板１中及びチヤネルカツト領域CC中
の少数キヤリアである電子が引き寄せられ逆に正
孔に追い払われるので、そこにｎ型反転層が形成
される。それによりPn接合の図中１０ａ部分へ
の電界の集中が緩和され、ブレイク・ダウンしに
くくなりその結果高耐圧になるわけである。
板１とｎ型領域３Ｄとで形成されるPn接合に逆
バイアスが加わると、ポリシリコンの電極７のエ
ツジ７ａのクーロンカにより、図中１０の部分及
びチヤネルカツト領域CCのｎ型領域３Ｄ側の部
分には、基板１中及びチヤネルカツト領域CC中
の少数キヤリアである電子が引き寄せられ逆に正
孔に追い払われるので、そこにｎ型反転層が形成
される。それによりPn接合の図中１０ａ部分へ
の電界の集中が緩和され、ブレイク・ダウンしに
くくなりその結果高耐圧になるわけである。
そしてその耐圧は前述したn-型不純物領域を
形成したものほど著しく高くなることはない。
形成したものほど著しく高くなることはない。
次に第２図の実施例の製造工程を第３図及び第
４図の断面図により説明する。
４図の断面図により説明する。
第３図参照
Ｐ型半導体基板１の表面に窒化膜をマスクとし
て例えばB+のイオン注入によりＰ型のチヤネル
カツト領域CCを、さらに通常の選択酸化法によ
りフイールド用酸化膜２をそれぞれ形成する。こ
れらの工程は標準耐圧素子群の例えばMOS型ト
ランジスタの工程と同時に行なうことができる。
そしてそのMOS型トランジスタのゲート酸化膜
の形成と同時に酸化膜６を形成する。
て例えばB+のイオン注入によりＰ型のチヤネル
カツト領域CCを、さらに通常の選択酸化法によ
りフイールド用酸化膜２をそれぞれ形成する。こ
れらの工程は標準耐圧素子群の例えばMOS型ト
ランジスタの工程と同時に行なうことができる。
そしてそのMOS型トランジスタのゲート酸化膜
の形成と同時に酸化膜６を形成する。
第４図参照
次に標準のMOS型トランジスタのノン・バツ
テイング・コンタクトのためのゲート酸化膜の窓
開け工程と同時に、ｎ型領域３Ｄの上の酸化膜６
を第４図ａの如く窓開きする。そしてポリシリコ
ンのゲート電極形成の工程と同時に、電極７を形
成する。この電極７のエツジ７ａがフイールド用
酸化膜２の上に延在している。またこの工程でｎ
型領域３Ｓの上の酸化膜６は除去される。
テイング・コンタクトのためのゲート酸化膜の窓
開け工程と同時に、ｎ型領域３Ｄの上の酸化膜６
を第４図ａの如く窓開きする。そしてポリシリコ
ンのゲート電極形成の工程と同時に、電極７を形
成する。この電極７のエツジ７ａがフイールド用
酸化膜２の上に延在している。またこの工程でｎ
型領域３Ｓの上の酸化膜６は除去される。
そして例えばP+のイオン注入によりｎ型領域
３Ｄ及び３Ｓが形成される。この工程は標準の
MOS型トランジスタのソース、ドレイン領域形
成の工程と同時に行なえる。そしてこのｎ型領域
３Ｄは、酸化膜６の存在により図中１０の如くチ
ヤネルカツト領域CCとは離れて形成される。（約
２〜３μ程度である） その後は、PSG膜５を形成し、ソース、ドレイ
ン電極の窓開け工程と同時に窓開けを行ない、
Alの電極４Ｄ，４Ｓが、それぞれポリシリコン
の電極７、ｎ型領域３Ｓに接触して形成される。
以上で第２図のラテラル型nPnトランジスタが形
成される。
３Ｄ及び３Ｓが形成される。この工程は標準の
MOS型トランジスタのソース、ドレイン領域形
成の工程と同時に行なえる。そしてこのｎ型領域
３Ｄは、酸化膜６の存在により図中１０の如くチ
ヤネルカツト領域CCとは離れて形成される。（約
２〜３μ程度である） その後は、PSG膜５を形成し、ソース、ドレイ
ン電極の窓開け工程と同時に窓開けを行ない、
Alの電極４Ｄ，４Ｓが、それぞれポリシリコン
の電極７、ｎ型領域３Ｓに接触して形成される。
以上で第２図のラテラル型nPnトランジスタが形
成される。
以上説明した様に、第２図の本実施例は、標準
耐圧素子群の製造工程に何ら新たな工程を加える
ことなく同時に形成することができる。
耐圧素子群の製造工程に何ら新たな工程を加える
ことなく同時に形成することができる。
次に本発明の他の実施例を第５図の断面図によ
り説明する。このラテラル型nPnトランジスタの
第２図の場合と異なる点は、ｎ型領域３Ｄに接触
する電極の構造である。具体的には、ポリシリコ
ン７の中央部がエツチング除去されそのエツジ７
ａの部分だけが残されていて、そのエツジ７ａと
その下の酸化膜６とをアスクにしたイオン注入に
よりｎ型領域３Ｄを形成した後、形成されたPSG
膜５を第５図の如くｎ型領域３Ｄより大きく窓開
けして、Alの電極４Ｄがフイールド用酸化膜２
上に延在するように形成されている。
り説明する。このラテラル型nPnトランジスタの
第２図の場合と異なる点は、ｎ型領域３Ｄに接触
する電極の構造である。具体的には、ポリシリコ
ン７の中央部がエツチング除去されそのエツジ７
ａの部分だけが残されていて、そのエツジ７ａと
その下の酸化膜６とをアスクにしたイオン注入に
よりｎ型領域３Ｄを形成した後、形成されたPSG
膜５を第５図の如くｎ型領域３Ｄより大きく窓開
けして、Alの電極４Ｄがフイールド用酸化膜２
上に延在するように形成されている。
そしてこの様な構造の場合も高耐圧になる理由
は第２図の実施例の場合とまつたく同じである。
は第２図の実施例の場合とまつたく同じである。
以上説明してきた様に本発明によれば、高耐圧
半導体素子を保護する高耐圧半導体保護素子とし
て上記説明したラテラル型nPnトランジスタを用
い、そのトランジスタの反対導電型領域に電圧が
印加されるとそのPn接合端部に基板の導電型の
反転層が形成される。しかも前記反対導電型領域
とチヤネルカツト領域とが離れて形成されている
ため、上記の反転層は基板表面とチヤネルカツト
領域とに形成され、そのキヤリア濃度は基板表面
のほうがより濃く、チヤネルカツト領域のほうが
うすくなる。このような反転層の作用により、前
記の反対導電型領域の耐圧が高まる。また本発明
の保護素子は標準耐圧素子群と同じ製造工程によ
り形成することができる。
半導体素子を保護する高耐圧半導体保護素子とし
て上記説明したラテラル型nPnトランジスタを用
い、そのトランジスタの反対導電型領域に電圧が
印加されるとそのPn接合端部に基板の導電型の
反転層が形成される。しかも前記反対導電型領域
とチヤネルカツト領域とが離れて形成されている
ため、上記の反転層は基板表面とチヤネルカツト
領域とに形成され、そのキヤリア濃度は基板表面
のほうがより濃く、チヤネルカツト領域のほうが
うすくなる。このような反転層の作用により、前
記の反対導電型領域の耐圧が高まる。また本発明
の保護素子は標準耐圧素子群と同じ製造工程によ
り形成することができる。
第１図は従来のラテラル型nPnトランジスタの
断面図。第２図は本発明の一実施例を説明するた
めの断面図で、第３図及び第４図はその製造工程
中の断面図。第５図は本発明の他の実施例を説明
するための断面図。 図中、１：半導体基板、２：フイールド用絶縁
膜（酸化膜）３Ｄ，３Ｓ：反対導電型領域（ｎ型
領域）、４Ｄ，４Ｓ：電極（Al）、７：電極（ポ
リシリコン）、７ａ：電極のエツジ、CC：チヤネ
ルカツト領域。
断面図。第２図は本発明の一実施例を説明するた
めの断面図で、第３図及び第４図はその製造工程
中の断面図。第５図は本発明の他の実施例を説明
するための断面図。 図中、１：半導体基板、２：フイールド用絶縁
膜（酸化膜）３Ｄ，３Ｓ：反対導電型領域（ｎ型
領域）、４Ｄ，４Ｓ：電極（Al）、７：電極（ポ
リシリコン）、７ａ：電極のエツジ、CC：チヤネ
ルカツト領域。
Claims (1)
- １ 半導体素子及び該素子を保護する半導体保護
素子を有する半導体集積回路装置に於いて、前記
半導体保護素子は、装置の他の素子部分と共通で
ある一導電型の半導体基板中に形成されその半導
体基板との間にＰn接合を形成する反対導電型領
域と、前記Ｐn接合端を囲み且つ電圧が印加され
た際にその影響を該Ｐn接合端近傍に及ぼし得る
程度に薄い膜厚のフイールド部分を有して半導体
基板表面に形成された絶縁膜と、該絶縁の下に埋
置され且つ前記反対導電型領域と離れて形成され
た半導体基板と同一導電型のチヤネルカツト領域
と、前記反対導電型領域に接触し且つエツジが前
記絶縁膜の薄く形成されたフイールド部分にまで
延在する電極と、前記反対導電型領域に近傍し且
つ電極と接触した反対導電型領域とを有すること
を特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP329780A JPS56100442A (en) | 1980-01-16 | 1980-01-16 | Semiconductor ic device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP329780A JPS56100442A (en) | 1980-01-16 | 1980-01-16 | Semiconductor ic device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56100442A JPS56100442A (en) | 1981-08-12 |
| JPS628940B2 true JPS628940B2 (ja) | 1987-02-25 |
Family
ID=11553433
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP329780A Granted JPS56100442A (en) | 1980-01-16 | 1980-01-16 | Semiconductor ic device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56100442A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61263254A (ja) * | 1985-05-17 | 1986-11-21 | Nec Corp | 入力保護装置 |
-
1980
- 1980-01-16 JP JP329780A patent/JPS56100442A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56100442A (en) | 1981-08-12 |
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