JPH07335771A - 強誘電体素子 - Google Patents
強誘電体素子Info
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- JPH07335771A JPH07335771A JP6124010A JP12401094A JPH07335771A JP H07335771 A JPH07335771 A JP H07335771A JP 6124010 A JP6124010 A JP 6124010A JP 12401094 A JP12401094 A JP 12401094A JP H07335771 A JPH07335771 A JP H07335771A
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- Japan
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- ferroelectric
- gate electrode
- gate
- insulating film
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Abstract
(57)【要約】
【目的】 誤動作を防止するとともに、高集積化をより
一層図ることができ、更なる情報の多値記録を可能とす
る強誘電体素子を提供することを目的としている。 【構成】 半導体基板と、該半導体基板に形成されたソ
ース／ドレイン領域と、前記半導体基板上に形成された
ゲート絶縁膜と、該ゲート絶縁膜上に形成されたゲート
電極とからなり、前記ゲート絶縁膜が強誘電体膜によっ
て形成され、前記ゲート電極が複数個に分割されてお
り、ドレイン領域が、該ドレイン領域側のゲート電極の
数に対応して分割されている強誘電体素子。
一層図ることができ、更なる情報の多値記録を可能とす
る強誘電体素子を提供することを目的としている。 【構成】 半導体基板と、該半導体基板に形成されたソ
ース／ドレイン領域と、前記半導体基板上に形成された
ゲート絶縁膜と、該ゲート絶縁膜上に形成されたゲート
電極とからなり、前記ゲート絶縁膜が強誘電体膜によっ
て形成され、前記ゲート電極が複数個に分割されてお
り、ドレイン領域が、該ドレイン領域側のゲート電極の
数に対応して分割されている強誘電体素子。
Description
【０００１】
【産業上の利用分野】本発明は強誘電体素子に関し、特
に強誘電体を用いた論理素子の構造を有する強誘電体素
子に関する。
に強誘電体を用いた論理素子の構造を有する強誘電体素
子に関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】近年、
ＭＯＳ電界効果トランジスタと、強誘電体薄膜を絶縁膜
として用いた強誘電体キャパシタとを組み合わせた強誘
電体メモリが不揮発性メモリとして注目を浴びている。
また、強誘電体材料を電界効果トランジスタのゲート絶
縁膜として用いたＭＦＳ−ＦＥＴ構造の不揮発性メモリ
は、非破壊読み出し可能であり、メモリ接合素子が１ト
ランジスタで構成できることにより高集積化が可能であ
る。このように強誘電体薄膜を用いた素子の開発が盛ん
に行われている。
ＭＯＳ電界効果トランジスタと、強誘電体薄膜を絶縁膜
として用いた強誘電体キャパシタとを組み合わせた強誘
電体メモリが不揮発性メモリとして注目を浴びている。
また、強誘電体材料を電界効果トランジスタのゲート絶
縁膜として用いたＭＦＳ−ＦＥＴ構造の不揮発性メモリ
は、非破壊読み出し可能であり、メモリ接合素子が１ト
ランジスタで構成できることにより高集積化が可能であ
る。このように強誘電体薄膜を用いた素子の開発が盛ん
に行われている。
【０００３】強誘電体材料は自発分極を有し、ヒステリ
シスループを示すのは周知の通りであり、この強誘電体
材料をキャパシタに用いることやゲート絶縁膜に使用す
ることで、不揮発性メモリが実現できる。例えば、従来
からある基本的なＭＦＳ−ＦＥＴ構造の強誘電体メモリ
を図７を用いて説明する。この強誘電体メモリは、Ｐ型
シリコン基板２１上に、ゲート絶縁膜として強誘電体膜
２７を介して、ゲート電極２４が形成されている。ま
た、ゲート電極２４の両端であって、シリコン基板２１
表面層に高濃度不純物領域としてソース２２及びドレイ
ン２３が形成され、それらソース２２及びドレイン２３
にソース電極２５及びドレイン電極２６が接続されてい
る。ソース２２とドレイン２３との間であって、ゲート
電極２４直下にチャネル領域２８が形成されて構成され
ている。
シスループを示すのは周知の通りであり、この強誘電体
材料をキャパシタに用いることやゲート絶縁膜に使用す
ることで、不揮発性メモリが実現できる。例えば、従来
からある基本的なＭＦＳ−ＦＥＴ構造の強誘電体メモリ
を図７を用いて説明する。この強誘電体メモリは、Ｐ型
シリコン基板２１上に、ゲート絶縁膜として強誘電体膜
２７を介して、ゲート電極２４が形成されている。ま
た、ゲート電極２４の両端であって、シリコン基板２１
表面層に高濃度不純物領域としてソース２２及びドレイ
ン２３が形成され、それらソース２２及びドレイン２３
にソース電極２５及びドレイン電極２６が接続されてい
る。ソース２２とドレイン２３との間であって、ゲート
電極２４直下にチャネル領域２８が形成されて構成され
ている。
【０００４】このような、強誘電体メモリの動作原理を
簡単に説明する。図８及び図９は、強誘電体膜３１を上
部電極３２及び下部電極３３に挟持させ、強誘電体膜３
１に外部電界を加えた場合の動作原理を模式的に表した
ものである。図８は外部電界Ｅ１を上部電極３２及び下
部電極３３を用いて強誘電体膜３１に印加し、分極状態
を上向きに揃えることを示している。これを図６に示し
たヒステリシスループにより説明すると、強誘電体膜３
１に電圧（＋Ｖ）を印加すると、分極状態はＡ点に相当
する。次に電圧を０とすると、残留分極（＋Ｐｒ）を保
持したＢ点の状態となる。
簡単に説明する。図８及び図９は、強誘電体膜３１を上
部電極３２及び下部電極３３に挟持させ、強誘電体膜３
１に外部電界を加えた場合の動作原理を模式的に表した
ものである。図８は外部電界Ｅ１を上部電極３２及び下
部電極３３を用いて強誘電体膜３１に印加し、分極状態
を上向きに揃えることを示している。これを図６に示し
たヒステリシスループにより説明すると、強誘電体膜３
１に電圧（＋Ｖ）を印加すると、分極状態はＡ点に相当
する。次に電圧を０とすると、残留分極（＋Ｐｒ）を保
持したＢ点の状態となる。
【０００５】次に、図９に示したように、外部電界Ｅ２
を強誘電体膜３１に印加し、分極状態を下向きに揃え
る。これを図６に示したヒステリシスループにより説明
すると、Ｂ点の状態から、強誘電体膜３１に電圧（−
Ｖ）を印加すると、Ｃ点を経てＤ点に移り、分極が反転
する。そして電圧（−Ｖ）を取り去ると、Ｅ点に移り残
留分極（−Ｐｒ）が保存された状態となる。以上の動作
を信号「０」又は「１」に対応させると、不揮発性メモ
リの記録が可能となる。
を強誘電体膜３１に印加し、分極状態を下向きに揃え
る。これを図６に示したヒステリシスループにより説明
すると、Ｂ点の状態から、強誘電体膜３１に電圧（−
Ｖ）を印加すると、Ｃ点を経てＤ点に移り、分極が反転
する。そして電圧（−Ｖ）を取り去ると、Ｅ点に移り残
留分極（−Ｐｒ）が保存された状態となる。以上の動作
を信号「０」又は「１」に対応させると、不揮発性メモ
リの記録が可能となる。
【０００６】また、図７に示した不揮発性メモリの構造
とした場合、強誘電体膜２７に残された残留分極の分極
方向により、強誘電体膜２７下の基板２１中にチャネル
２８が形成され、ソース２２−ドレイン２３間に電流Ｉ
D が流れたり、あるいはチャネル２８が形成されず、電
流ＩD が流れなかったりする。これを利用して上記によ
り記録された「０」「１」のメモリ状態（分極状態）を
読みだすことが可能となる。
とした場合、強誘電体膜２７に残された残留分極の分極
方向により、強誘電体膜２７下の基板２１中にチャネル
２８が形成され、ソース２２−ドレイン２３間に電流Ｉ
D が流れたり、あるいはチャネル２８が形成されず、電
流ＩD が流れなかったりする。これを利用して上記によ
り記録された「０」「１」のメモリ状態（分極状態）を
読みだすことが可能となる。
【０００７】次に、基本的なフリップフロップ回路につ
いて簡単に説明する。その動作は入力Ｓ（セット）及び
Ｒ（リセット）に対し、出力Ｑn+1 とすると、 Ｓ＝０、Ｒ＝１の時、Ｑn+1 ＝１、 Ｓ＝１、Ｒ＝０の時、Ｑn+1 ＝０、 Ｓ＝０、Ｒ＝０の時、Ｑn+1 ＝１、 Ｓ＝１、Ｒ＝１の時、Ｑn+1 ＝Ｑn （前の状態を保持す
る） を示す。この様子を表１に示す。
いて簡単に説明する。その動作は入力Ｓ（セット）及び
Ｒ（リセット）に対し、出力Ｑn+1 とすると、 Ｓ＝０、Ｒ＝１の時、Ｑn+1 ＝１、 Ｓ＝１、Ｒ＝０の時、Ｑn+1 ＝０、 Ｓ＝０、Ｒ＝０の時、Ｑn+1 ＝１、 Ｓ＝１、Ｒ＝１の時、Ｑn+1 ＝Ｑn （前の状態を保持す
る） を示す。この様子を表１に示す。
【０００８】
【表１】 図１０は基本的なフリップフロップ回路の構成図を示し
ており、上記の動作を実現するために６個のＭＯＳ−Ｆ
ＥＴ４６，４７，４８，４９，５０，５１が用いられて
いる。このように、従来の素子を用いてフリップフロッ
プ回路を構成すると、素子数が大きくなったりするた
め、集積化を行ったときに規模が大きくなってしまう。
また、動作状態を保持するために、常時電源を供給する
必要があり、消費電力が大きくなってしまうという欠点
があった。さらに、フリップフロップの情報は電源が切
れると、消去されてしまうために使用されないときにお
いても常時電源を必要としていた。
ており、上記の動作を実現するために６個のＭＯＳ−Ｆ
ＥＴ４６，４７，４８，４９，５０，５１が用いられて
いる。このように、従来の素子を用いてフリップフロッ
プ回路を構成すると、素子数が大きくなったりするた
め、集積化を行ったときに規模が大きくなってしまう。
また、動作状態を保持するために、常時電源を供給する
必要があり、消費電力が大きくなってしまうという欠点
があった。さらに、フリップフロップの情報は電源が切
れると、消去されてしまうために使用されないときにお
いても常時電源を必要としていた。
【０００９】本発明は上記課題に鑑みなされたものであ
って、誤動作を防止するとともに、高集積化をより一層
図ることができ、更なる情報の多値記録を可能とする強
誘電体素子を提供することを目的としている。
って、誤動作を防止するとともに、高集積化をより一層
図ることができ、更なる情報の多値記録を可能とする強
誘電体素子を提供することを目的としている。
【００１０】
【課題を解決するための手段】本発明によれば、半導体
基板と、該半導体基板に形成されたソース／ドレイン領
域と、前記半導体基板上に形成されたゲート絶縁膜と、
該ゲート絶縁膜上に形成されたゲート電極とからなり、
前記ゲート絶縁膜が強誘電体膜によって形成され、前記
ゲート電極が複数個に分割されており、ドレイン領域
が、該ドレイン領域側のゲート電極の数に対応して分割
されている強誘電体素子が提供される。
基板と、該半導体基板に形成されたソース／ドレイン領
域と、前記半導体基板上に形成されたゲート絶縁膜と、
該ゲート絶縁膜上に形成されたゲート電極とからなり、
前記ゲート絶縁膜が強誘電体膜によって形成され、前記
ゲート電極が複数個に分割されており、ドレイン領域
が、該ドレイン領域側のゲート電極の数に対応して分割
されている強誘電体素子が提供される。
【００１１】本発明の強誘電体素子は、半導体基板上に
形成されているものであり、この半導体基板としては特
に限定されるものではなく、シリコン基板、化合物半導
体基板、又は所望の素子や層間絶縁膜が積層された半導
体基板等を用いることができる。なかでも、シリコン基
板が好ましい。強誘電体素子は、主として、半導体基板
に形成されたソース／ドレイン領域、ゲート絶縁膜及び
ゲート電極からなる。半導体基板として１×１０15〜１
×１０ 16ｃｍ-3の不純物濃度を有するＰ型基板を用いた
場合には、ソース／ドレイン領域はＮ型の不純物、例え
ばリン又は砒素が基板の不純物濃度よりも高い濃度で拡
散している。なお、Ｎ型基板を用いる場合にはＰ型の不
純物が拡散していてもよい。ドレイン領域は、後述する
分割されたゲート電極に対応して分割されている。
形成されているものであり、この半導体基板としては特
に限定されるものではなく、シリコン基板、化合物半導
体基板、又は所望の素子や層間絶縁膜が積層された半導
体基板等を用いることができる。なかでも、シリコン基
板が好ましい。強誘電体素子は、主として、半導体基板
に形成されたソース／ドレイン領域、ゲート絶縁膜及び
ゲート電極からなる。半導体基板として１×１０15〜１
×１０ 16ｃｍ-3の不純物濃度を有するＰ型基板を用いた
場合には、ソース／ドレイン領域はＮ型の不純物、例え
ばリン又は砒素が基板の不純物濃度よりも高い濃度で拡
散している。なお、Ｎ型基板を用いる場合にはＰ型の不
純物が拡散していてもよい。ドレイン領域は、後述する
分割されたゲート電極に対応して分割されている。
【００１２】また、半導体基板上には、膜厚５０〜３０
０ｎｍ程度の強誘電体膜からなるゲート絶縁膜が形成さ
れている。ゲート絶縁膜としては、特に限定されるもの
ではなく、図３に示したヒステリシスループ特性を有
し、残留分極Ｐｒが約１μＣ／ｃｍ2 前後以上、抗電界
Ｅｃが１０〜３０ｋＶ／ｃｍを有する強誘電体材料であ
ればよい。具体的には、チタン酸ジルコン酸鉛（ＰＺ
Ｔ）、チタン酸ビスマス（Ｂｉ4Ｔｉ3Ｏ12）やＰＬＺＴ
が挙げられる。これら強誘電体膜は、公知の方法、例え
ばスパッタリング法、ＣＶＤ法等により形成することが
できる。また、これら強誘電体膜をフォトリソグラフィ
工程、公知のエッチング法により所望の強誘電体膜形状
に加工することができる。
０ｎｍ程度の強誘電体膜からなるゲート絶縁膜が形成さ
れている。ゲート絶縁膜としては、特に限定されるもの
ではなく、図３に示したヒステリシスループ特性を有
し、残留分極Ｐｒが約１μＣ／ｃｍ2 前後以上、抗電界
Ｅｃが１０〜３０ｋＶ／ｃｍを有する強誘電体材料であ
ればよい。具体的には、チタン酸ジルコン酸鉛（ＰＺ
Ｔ）、チタン酸ビスマス（Ｂｉ4Ｔｉ3Ｏ12）やＰＬＺＴ
が挙げられる。これら強誘電体膜は、公知の方法、例え
ばスパッタリング法、ＣＶＤ法等により形成することが
できる。また、これら強誘電体膜をフォトリソグラフィ
工程、公知のエッチング法により所望の強誘電体膜形状
に加工することができる。
【００１３】さらに、ゲート絶縁膜上に、膜厚３００〜
１０００ｎｍ程度のゲート電極が形成されている。この
ゲート電極は、ｎ×ｍ（ｎ≧２，ｍ≧２）に分割されて
いる。つまり、ゲート電極は、４分割以上で可能であ
り、その中に２×２の構造が含まれているものである。
具体的には、図３〜図５に例示したように、２×３分
割、３×２分割、３×３分割等が挙げられ、これ以上の
分割も可能である。分割されたゲート電極同士の間隔は
特に限定されるものではなく、ゲート電極に電圧を印加
して強誘電体素子として作動する間隔であればよい。ゲ
ート電極の材料は特に限定されるものではなく、通常電
極材料として用いられるものであればよい。具体的に
は、ポリシリコン、シリサイド、ポリサイド、Ｗ、Ｍ
ｏ、ＲｕＯ2、Ｐｔ又はＲｅＯ2等を用いることができ
る。これら電極は、公知の方法、例えばスパッタリング
法、ＣＶＤ法等により形成することができる。また、こ
れら電極材料層を、フォトリソグラフィ工程、公知のエ
ッチング法により所望の電極形状に加工することができ
る。また、ゲート電極を分割して形成する方法として
は、個々のゲート電極を形成してもよいが、形成工程を
考慮すると、所望の領域にゲート電極を形成したのち、
フォトリソグラフィ工程及びエッチング法により所望の
大きさに分割することが好ましい。
１０００ｎｍ程度のゲート電極が形成されている。この
ゲート電極は、ｎ×ｍ（ｎ≧２，ｍ≧２）に分割されて
いる。つまり、ゲート電極は、４分割以上で可能であ
り、その中に２×２の構造が含まれているものである。
具体的には、図３〜図５に例示したように、２×３分
割、３×２分割、３×３分割等が挙げられ、これ以上の
分割も可能である。分割されたゲート電極同士の間隔は
特に限定されるものではなく、ゲート電極に電圧を印加
して強誘電体素子として作動する間隔であればよい。ゲ
ート電極の材料は特に限定されるものではなく、通常電
極材料として用いられるものであればよい。具体的に
は、ポリシリコン、シリサイド、ポリサイド、Ｗ、Ｍ
ｏ、ＲｕＯ2、Ｐｔ又はＲｅＯ2等を用いることができ
る。これら電極は、公知の方法、例えばスパッタリング
法、ＣＶＤ法等により形成することができる。また、こ
れら電極材料層を、フォトリソグラフィ工程、公知のエ
ッチング法により所望の電極形状に加工することができ
る。また、ゲート電極を分割して形成する方法として
は、個々のゲート電極を形成してもよいが、形成工程を
考慮すると、所望の領域にゲート電極を形成したのち、
フォトリソグラフィ工程及びエッチング法により所望の
大きさに分割することが好ましい。
【００１４】分割されたゲート電極のうち、ドレイン領
域側のゲート電極には、それぞれ対応してドレイン領域
が形成されているが、各ドレイン領域は、直接配線によ
ってゲート電極にも接続されている。各ドレイン領域と
ゲート電極との配線における配線材料は特に限定される
ものではなく、通常配線として用いられるもの、具体的
には、Ａｌ、Ｃｕ、Ｐｔ、Ｗ、Ｍｏ等を用いることがで
きる。これら材料は、公知の方法、例えばスパッタリン
グ法、ＣＶＤ法等により形成することができる。
域側のゲート電極には、それぞれ対応してドレイン領域
が形成されているが、各ドレイン領域は、直接配線によ
ってゲート電極にも接続されている。各ドレイン領域と
ゲート電極との配線における配線材料は特に限定される
ものではなく、通常配線として用いられるもの、具体的
には、Ａｌ、Ｃｕ、Ｐｔ、Ｗ、Ｍｏ等を用いることがで
きる。これら材料は、公知の方法、例えばスパッタリン
グ法、ＣＶＤ法等により形成することができる。
【００１５】
【作用】本発明の強誘電体素子によれば、半導体基板
と、該半導体基板に形成されたソース／ドレイン領域
と、前記半導体基板上に形成されたゲート絶縁膜と、該
ゲート絶縁膜上に形成されたゲート電極とからなり、前
記ゲート絶縁膜が強誘電体膜によって形成され、前記ゲ
ート電極が複数個に分割されており、ドレイン領域が、
該ドレイン領域側のゲート電極の数に対応して分割され
ているので、１つの素子で基本的なフリップフロップ回
路が構成される。
と、該半導体基板に形成されたソース／ドレイン領域
と、前記半導体基板上に形成されたゲート絶縁膜と、該
ゲート絶縁膜上に形成されたゲート電極とからなり、前
記ゲート絶縁膜が強誘電体膜によって形成され、前記ゲ
ート電極が複数個に分割されており、ドレイン領域が、
該ドレイン領域側のゲート電極の数に対応して分割され
ているので、１つの素子で基本的なフリップフロップ回
路が構成される。
【００１６】例えば、ゲート電極が４分割されている場
合を例にとって説明する。この場合、ドレイン領域も、
このドレイン領域側のゲート電極の数に対応して、２分
割されている。また、分割された一方のドレイン電極
は、他方のドレイン電極に接している分割されたゲート
電極と、直接配線により接続されている。同様に、分割
された他方のドレイン電極は、一方のドレイン電極に接
している分割されたゲート電極と、直接配線により接続
されている。
合を例にとって説明する。この場合、ドレイン領域も、
このドレイン領域側のゲート電極の数に対応して、２分
割されている。また、分割された一方のドレイン電極
は、他方のドレイン電極に接している分割されたゲート
電極と、直接配線により接続されている。同様に、分割
された他方のドレイン電極は、一方のドレイン電極に接
している分割されたゲート電極と、直接配線により接続
されている。
【００１７】４分割されたゲート電極のうちドレイン領
域に近い１つをＧS とし、もう一方をＧr とし、また、
ＧS のゲートに対応するドレインをＱとし、Ｇr のゲー
トに対応するドレイン領域を（バーＱ）とすると、以下
に述べるように、表１と同様の動作を示すこととなり、
１つの素子で基本的なフリップフロップ回路が構成され
ることとなる。なお、このとき基板はＶCC／２（Ｖ）に
保持され、Ｑ，（バーＱ）は負荷抵抗を介してＶCCに接
続されているものとする。 ＧS ＝０、Ｇr ＝１の場合、ＧS が０（Ｖ）だとする
と、ＧS 下の膜中の電場が上向きに発生し、分極が上向
きにそろう。このときはＧS 側にドレイン電流が流れず
（ＯＦＦ状態）、ＱはＶCC、つまりＨレベルとなる（バ
ーＱ＝Ｌ）。 ＧS ＝１、Ｇr ＝０の場合、Ｇr が０（Ｖ）だとする
と、Ｇr 下の膜中の電場が上向きに発生し、分極が上向
きにそろう。このときはＧr 側にドレイン電流が流れず
（ＯＦＦ状態）、バーＱはＶCC、つまりＨレベルとなる
（Ｑ＝Ｌ）。 ＧS ＝１、Ｇr ＝１の場合、Ｇr 、ＧS ともＶ
CC（Ｖ）だとすると、Ｇr 、Ｇ S 下の膜中の電場が下向
きに発生し、分極が下向きにそろう。このときはＧr 、
ＧS 側にドレイン電流が流れ（ＯＮ状態）、Ｑは前の状
態がＨ（Ｌ）なら（バーＱ）はＬ（Ｈ）となり、ＱはＨ
のままである（Ｑn+1 ＝Ｑn ）。
域に近い１つをＧS とし、もう一方をＧr とし、また、
ＧS のゲートに対応するドレインをＱとし、Ｇr のゲー
トに対応するドレイン領域を（バーＱ）とすると、以下
に述べるように、表１と同様の動作を示すこととなり、
１つの素子で基本的なフリップフロップ回路が構成され
ることとなる。なお、このとき基板はＶCC／２（Ｖ）に
保持され、Ｑ，（バーＱ）は負荷抵抗を介してＶCCに接
続されているものとする。 ＧS ＝０、Ｇr ＝１の場合、ＧS が０（Ｖ）だとする
と、ＧS 下の膜中の電場が上向きに発生し、分極が上向
きにそろう。このときはＧS 側にドレイン電流が流れず
（ＯＦＦ状態）、ＱはＶCC、つまりＨレベルとなる（バ
ーＱ＝Ｌ）。 ＧS ＝１、Ｇr ＝０の場合、Ｇr が０（Ｖ）だとする
と、Ｇr 下の膜中の電場が上向きに発生し、分極が上向
きにそろう。このときはＧr 側にドレイン電流が流れず
（ＯＦＦ状態）、バーＱはＶCC、つまりＨレベルとなる
（Ｑ＝Ｌ）。 ＧS ＝１、Ｇr ＝１の場合、Ｇr 、ＧS ともＶ
CC（Ｖ）だとすると、Ｇr 、Ｇ S 下の膜中の電場が下向
きに発生し、分極が下向きにそろう。このときはＧr 、
ＧS 側にドレイン電流が流れ（ＯＮ状態）、Ｑは前の状
態がＨ（Ｌ）なら（バーＱ）はＬ（Ｈ）となり、ＱはＨ
のままである（Ｑn+1 ＝Ｑn ）。
【００１８】また、強誘電体膜自身に自発分極を持つた
め、動作が確定した時点で、それ以上電圧を印加する必
要がないために、電源の消費が抑制されることとなると
ともに、フリップフロップ回路自身に動作状態の不揮発
性効果をもたせることが可能となる。
め、動作が確定した時点で、それ以上電圧を印加する必
要がないために、電源の消費が抑制されることとなると
ともに、フリップフロップ回路自身に動作状態の不揮発
性効果をもたせることが可能となる。
【００１９】
【実施例】本発明の強誘電体素子として、フリップフロ
ップ回路を構成する一つの強誘電体トランジスタを図面
に基づいて説明する。図１及び図２に示したように、本
実施例の強誘電体素子はＰ型シリコン基板１上に形成さ
れている。
ップ回路を構成する一つの強誘電体トランジスタを図面
に基づいて説明する。図１及び図２に示したように、本
実施例の強誘電体素子はＰ型シリコン基板１上に形成さ
れている。
【００２０】Ｐ型シリコン基板１上には、強誘電体膜１
４としてチタン酸ビスマス（ＢＴＯ）が直接形成されて
おり、その上に４つに分割されたゲート電極７，８，
９，１０が形成されている。また、ゲート電極７，９の
側方であってシリコン基板１表面層には高濃度のＮ型半
導体層であるソース１３が形成されており、ゲート電極
８，１０の側方であってシリコン基板１表面層には、各
ゲート電極９，１０に対応して、高濃度のＮ型半導体層
であるドレイン１１，１２がそれぞれ形成されている。
そして、各ソース１３、ドレイン１１，１２には、オー
ミック電極としてソース電極２、ドレイン電極５，６が
それぞれ形成されている。また、ドレイン１１，１２
は、電子ビームを十分通すことが可能な接続ライン１
５，１６により、各ドレイン１１，１２に対応するゲー
ト電極８，１０にそれぞれ接続されている。さらに、ゲ
ート電極７，９には、ゲート電極に信号を入力するため
の入力ライン３，４がそれぞれ接続されている。
４としてチタン酸ビスマス（ＢＴＯ）が直接形成されて
おり、その上に４つに分割されたゲート電極７，８，
９，１０が形成されている。また、ゲート電極７，９の
側方であってシリコン基板１表面層には高濃度のＮ型半
導体層であるソース１３が形成されており、ゲート電極
８，１０の側方であってシリコン基板１表面層には、各
ゲート電極９，１０に対応して、高濃度のＮ型半導体層
であるドレイン１１，１２がそれぞれ形成されている。
そして、各ソース１３、ドレイン１１，１２には、オー
ミック電極としてソース電極２、ドレイン電極５，６が
それぞれ形成されている。また、ドレイン１１，１２
は、電子ビームを十分通すことが可能な接続ライン１
５，１６により、各ドレイン１１，１２に対応するゲー
ト電極８，１０にそれぞれ接続されている。さらに、ゲ
ート電極７，９には、ゲート電極に信号を入力するため
の入力ライン３，４がそれぞれ接続されている。
【００２１】このように形成される強誘電体素子におい
ては、ソース１３から流れ出る自由電子ビームの量を制
御するために、強誘電体膜１４を介してゲート電極７，
８，９，１０が配設されている。また、強誘電体膜１４
の界面付近のシリコン基板１中にチャネル１７が形成さ
れ、チャネル１７を通過した自由電子は、ドレイン１
１，１２より吐き出され、その自由電子の一部がゲート
電極８，１０にそれぞれ印加されるように構成されてい
る。
ては、ソース１３から流れ出る自由電子ビームの量を制
御するために、強誘電体膜１４を介してゲート電極７，
８，９，１０が配設されている。また、強誘電体膜１４
の界面付近のシリコン基板１中にチャネル１７が形成さ
れ、チャネル１７を通過した自由電子は、ドレイン１
１，１２より吐き出され、その自由電子の一部がゲート
電極８，１０にそれぞれ印加されるように構成されてい
る。
【００２２】以下に、このような強誘電体素子の製造方
法を説明する。まず、不純物濃度が１０15〜１０16ｃｍ
-3程度のＰ型シリコン基板１内に、ドナー不純物を拡散
させ、ソース１３とドレイン１１，１２のためのＮ型領
域を形成する。この時、ドレイン領域１１、１２は分離
された２つの領域として形成する。
法を説明する。まず、不純物濃度が１０15〜１０16ｃｍ
-3程度のＰ型シリコン基板１内に、ドナー不純物を拡散
させ、ソース１３とドレイン１１，１２のためのＮ型領
域を形成する。この時、ドレイン領域１１、１２は分離
された２つの領域として形成する。
【００２３】次いで、ＭＯＣＶＤ法によりチタン酸ビス
マス膜からなる強誘電体薄膜１４を、シリコン基板１上
に５０〜３００ｎｍ堆積し、さらにその上にゲート電極
７，８，９，１０を形成する。この際、ゲート電極は強
誘電体膜１４上で４つに分割して形成する。続いて、ゲ
ート電極７，８，９，１０を含むシリコン基板１上に層
間絶縁膜を形成したのち、所望の領域にコンタクトホー
ルを形成し、ゲート電極７に信号を入力するための入力
ライン３と、ゲート電極９に信号を入力するための入力
ライン４とを形成する。また、ソース１３にはソース１
３に電圧を印加するための信号ラインをソース電極２を
介して接続する。ドレイン１１，１２には、ドレイン電
極５，６がそれぞれ接続されており、さらに、ドレイン
電極５，６には、ドレイン１１，１２より吐き出された
自由電子の一部がゲート電極８，１０にそれぞれ印加さ
れるように、ドレイン電極５、６と絶縁膜１８によって
絶縁された接続ライン１５，１６が形成されている。
マス膜からなる強誘電体薄膜１４を、シリコン基板１上
に５０〜３００ｎｍ堆積し、さらにその上にゲート電極
７，８，９，１０を形成する。この際、ゲート電極は強
誘電体膜１４上で４つに分割して形成する。続いて、ゲ
ート電極７，８，９，１０を含むシリコン基板１上に層
間絶縁膜を形成したのち、所望の領域にコンタクトホー
ルを形成し、ゲート電極７に信号を入力するための入力
ライン３と、ゲート電極９に信号を入力するための入力
ライン４とを形成する。また、ソース１３にはソース１
３に電圧を印加するための信号ラインをソース電極２を
介して接続する。ドレイン１１，１２には、ドレイン電
極５，６がそれぞれ接続されており、さらに、ドレイン
電極５，６には、ドレイン１１，１２より吐き出された
自由電子の一部がゲート電極８，１０にそれぞれ印加さ
れるように、ドレイン電極５、６と絶縁膜１８によって
絶縁された接続ライン１５，１６が形成されている。
【００２４】このような強誘電体理論素子によれば、入
力ライン３を、上述の表１に示したように入力し、ま
た、入力ライン４をＲ入力に対応させ、出力ラインをＱ
n+1 へ対応させるとともに、出力ラインをＱn+1 へ対応
させることで、同様の動作が可能である。すなわち、フ
リップフロップ回路が実現可能となる。この時、どの状
態においても一度動作したのち、すなわち強誘電体膜の
分極状態が確定したのち、膜の残留分極により動作内容
は不揮発的に保持される。
力ライン３を、上述の表１に示したように入力し、ま
た、入力ライン４をＲ入力に対応させ、出力ラインをＱ
n+1 へ対応させるとともに、出力ラインをＱn+1 へ対応
させることで、同様の動作が可能である。すなわち、フ
リップフロップ回路が実現可能となる。この時、どの状
態においても一度動作したのち、すなわち強誘電体膜の
分極状態が確定したのち、膜の残留分極により動作内容
は不揮発的に保持される。
【００２５】
【発明の効果】本発明の強誘電体素子によれば、半導体
基板と、該半導体基板に形成されたソース／ドレイン領
域と、前記半導体基板上に形成されたゲート絶縁膜と、
該ゲート絶縁膜上に形成されたゲート電極とからなり、
前記ゲート絶縁膜が強誘電体膜によって形成され、前記
ゲート電極が複数個に分割されており、ドレイン領域
が、該ドレイン領域側のゲート電極の数に対応して分割
されているので、非常に少ない素子で安定したフリップ
フロップ回路が実現できる。また、トランジスタ自身に
メモリ効果があるため、電源を切っても前の情報が残存
する不揮発性素子を実現することができるとともに、消
費電力が小さい素子の実現が可能となる。以上より、誤
動作を抑制しながら、低消費電力の強誘電体素子の高集
積化が可能となる。
基板と、該半導体基板に形成されたソース／ドレイン領
域と、前記半導体基板上に形成されたゲート絶縁膜と、
該ゲート絶縁膜上に形成されたゲート電極とからなり、
前記ゲート絶縁膜が強誘電体膜によって形成され、前記
ゲート電極が複数個に分割されており、ドレイン領域
が、該ドレイン領域側のゲート電極の数に対応して分割
されているので、非常に少ない素子で安定したフリップ
フロップ回路が実現できる。また、トランジスタ自身に
メモリ効果があるため、電源を切っても前の情報が残存
する不揮発性素子を実現することができるとともに、消
費電力が小さい素子の実現が可能となる。以上より、誤
動作を抑制しながら、低消費電力の強誘電体素子の高集
積化が可能となる。
【００２６】つまり、簡単な構造でありながら、強誘電
体素子の大容量化を図ることができ、キャパシタ部の占
有面積を縮小していっても、安定な信号検出が可能とな
り、信頼性の向上を図ることができる。
体素子の大容量化を図ることができ、キャパシタ部の占
有面積を縮小していっても、安定な信号検出が可能とな
り、信頼性の向上を図ることができる。
【図１】本発明に係る強誘電体素子の一実施例である強
誘電体トランジスタの要部の概略平面図である。
誘電体トランジスタの要部の概略平面図である。
【図２】図１の側面図である。
【図３】本発明に係る強誘電体素子のゲート電極とドレ
イン領域との位置関係を説明するための概略平面図であ
る。
イン領域との位置関係を説明するための概略平面図であ
る。
【図４】本発明に係る強誘電体素子のゲート電極とドレ
イン領域との位置関係を説明するための概略平面図であ
る。
イン領域との位置関係を説明するための概略平面図であ
る。
【図５】本発明に係る強誘電体素子のゲート電極とドレ
イン領域との位置関係を説明するための概略平面図であ
る。
イン領域との位置関係を説明するための概略平面図であ
る。
【図６】本発明の強誘電体素子における強誘電体膜のヒ
ステリシス曲線を示す図である。
ステリシス曲線を示す図である。
【図７】従来の強誘電体素子を示す要部の概略断面図で
有る。
有る。
【図８】強誘電体素子の動作を説明するための図であ
る。
る。
【図９】強誘電体素子の動作を説明するための図であ
る。
る。
【図１０】フリップフロップを示す等価回路図である。
１ シリコン基板 ２ ソース電極 ３、４ 入力ライン ５、６ ドレイン電極 ７、８、９、１０ ゲート電極 １１、１２ ドレイン １３ ソース １４ 強誘電体膜 １５、１６ 接続ライン １７ チャネル領域 １８ 絶縁膜 Ｓ ソース領域 Ｄ ドレイン領域 Ｇ ゲート電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/8244 27/11 29/78 Ｈ０１Ｌ 29/78 ３０１ Ｇ
Claims (3)
- 【請求項１】 半導体基板と、 該半導体基板に形成されたソース／ドレイン領域と、 前記半導体基板上に形成されたゲート絶縁膜と、 該ゲート絶縁膜上に形成されたゲート電極とからなり、
前記ゲート絶縁膜が強誘電体膜によって形成され、前記
ゲート電極が複数個に分割されており、ドレイン領域が
該ドレイン領域側のゲート電極の数に対応して分割され
ていることを特徴とする強誘電体素子。 - 【請求項２】 ゲート電極がｎ×ｍ（ｎ≧２，ｍ≧２）
に分割されている請求項１記載の強誘電体素子。 - 【請求項３】 分割されたドレイン領域が、該ドレイン
領域側であって各ドレイン領域に対応するゲート電極と
接続されている請求項１記載の強誘電体素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12401094A JP3361615B2 (ja) | 1994-06-06 | 1994-06-06 | 強誘電体素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12401094A JP3361615B2 (ja) | 1994-06-06 | 1994-06-06 | 強誘電体素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07335771A true JPH07335771A (ja) | 1995-12-22 |
| JP3361615B2 JP3361615B2 (ja) | 2003-01-07 |
Family
ID=14874795
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12401094A Expired - Fee Related JP3361615B2 (ja) | 1994-06-06 | 1994-06-06 | 強誘電体素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3361615B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5737261A (en) * | 1996-06-18 | 1998-04-07 | Fujitsu Limited | Non-volatile ferroelectric memory utilizing residual polarization of a ferroelectric film |
| CN1297015C (zh) * | 2002-09-27 | 2007-01-24 | 国际商业机器公司 | 使用铁电栅极场效应晶体管的非易失性存储器和制造方法 |
| US10510862B2 (en) | 2018-03-23 | 2019-12-17 | Toshiba Memory Corporation | Semiconductor memory device |
-
1994
- 1994-06-06 JP JP12401094A patent/JP3361615B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5737261A (en) * | 1996-06-18 | 1998-04-07 | Fujitsu Limited | Non-volatile ferroelectric memory utilizing residual polarization of a ferroelectric film |
| CN1297015C (zh) * | 2002-09-27 | 2007-01-24 | 国际商业机器公司 | 使用铁电栅极场效应晶体管的非易失性存储器和制造方法 |
| US10510862B2 (en) | 2018-03-23 | 2019-12-17 | Toshiba Memory Corporation | Semiconductor memory device |
| US11380773B2 (en) | 2018-03-23 | 2022-07-05 | Kioxia Corporation | Ferroelectric memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3361615B2 (ja) | 2003-01-07 |
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