JPH07335870A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH07335870A JPH07335870A JP6131598A JP13159894A JPH07335870A JP H07335870 A JPH07335870 A JP H07335870A JP 6131598 A JP6131598 A JP 6131598A JP 13159894 A JP13159894 A JP 13159894A JP H07335870 A JPH07335870 A JP H07335870A
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- H10P30/20—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping
- H10P30/202—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping characterised by the semiconductor materials
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/0223—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
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- H10D30/027—Manufacture or treatment of FETs having insulated gates [IGFET] of lateral single-gate IGFETs
- H10D30/0275—Manufacture or treatment of FETs having insulated gates [IGFET] of lateral single-gate IGFETs forming single crystalline semiconductor source or drain regions resulting in recessed gates, e.g. forming raised source or drain regions
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 キャリア濃度が低下せず、シート抵抗値が増
大せず、かつ表面のコンタクト性が悪化しない、浅い接
合を有する半導体装置を得ること。 【構成】 半導体基板１１の上にゲート電極５３が設け
られている。半導体基板１１の表面中であって、ゲート
電極５３の両側に上面と下面を有する１対のソース／ド
レイン層５４が設けられている。ソース／ドレイン層５
４中であって、上面５４ａと下面５４ｂとの間には、水
平方向に延びる二次欠陥層１８が設けられている。
大せず、かつ表面のコンタクト性が悪化しない、浅い接
合を有する半導体装置を得ること。 【構成】 半導体基板１１の上にゲート電極５３が設け
られている。半導体基板１１の表面中であって、ゲート
電極５３の両側に上面と下面を有する１対のソース／ド
レイン層５４が設けられている。ソース／ドレイン層５
４中であって、上面５４ａと下面５４ｂとの間には、水
平方向に延びる二次欠陥層１８が設けられている。
Description
【０００１】
【産業上の利用分野】この発明は、一般に半導体装置に
関するものであり、より特定的には、浅い接合を有する
ＭＯＳトランジスタに関する。この発明はまた、そのよ
うな半導体装置の製造方法に関する。
関するものであり、より特定的には、浅い接合を有する
ＭＯＳトランジスタに関する。この発明はまた、そのよ
うな半導体装置の製造方法に関する。
【０００２】
【従来の技術】図１３〜図１６は、従来の電界効果トラ
ンジスタ（ＭＯＳＦＥＴ）の製造方法の工程を示す断面
図である。
ンジスタ（ＭＯＳＦＥＴ）の製造方法の工程を示す断面
図である。
【０００３】図１３を参照して、半導体基板５０の上
に、ゲート絶縁膜５１を形成する。ゲート絶縁膜５１の
上にポリシリコン膜５２を形成する。ポリシリコン膜５
２とゲート絶縁膜５１を、ゲート電極５３の形状にパタ
ーニングする。
に、ゲート絶縁膜５１を形成する。ゲート絶縁膜５１の
上にポリシリコン膜５２を形成する。ポリシリコン膜５
２とゲート絶縁膜５１を、ゲート電極５３の形状にパタ
ーニングする。
【０００４】図１５を参照して、半導体基板５０の表面
中であって、ゲート電極５３の両側に、不純物イオンを
注入し、１対のソース／ドレイン領域５４を形成する。
ゲート電極５３を覆うように半導体基板５０の上に層間
絶縁膜５５を形成する。層間絶縁膜５５中に、ソース／
ドレイン層５４の表面の一部を露出させるためのコンタ
クトホール５６を形成する。コンタクトホール５６を通
って、ソース／ドレイン層に接続される、ゲート電極で
あるＡｌ電極５７を形成する。
中であって、ゲート電極５３の両側に、不純物イオンを
注入し、１対のソース／ドレイン領域５４を形成する。
ゲート電極５３を覆うように半導体基板５０の上に層間
絶縁膜５５を形成する。層間絶縁膜５５中に、ソース／
ドレイン層５４の表面の一部を露出させるためのコンタ
クトホール５６を形成する。コンタクトホール５６を通
って、ソース／ドレイン層に接続される、ゲート電極で
あるＡｌ電極５７を形成する。
【０００５】従来のＭＯＳＦＥＴは、以上のようにして
作られる。ところで、デバイスの微細化に伴い、浅い接
合が要求されている。浅い接合とは、図１７を参照し
て、ソース／ドレイン領域５４の上面５４ａと下面５４
ｂの距離が短いということである。接合を深くすると、
点線５７および一点鎖線５８に示すように、ゲート電極
５３の直下で、１対のソース／ドレイン領域５４，５４
の距離が近づき、ひいてはパンチスルーが生じる。そこ
で、このパンチスルーを防止するために、浅い接合が要
求されている。
作られる。ところで、デバイスの微細化に伴い、浅い接
合が要求されている。浅い接合とは、図１７を参照し
て、ソース／ドレイン領域５４の上面５４ａと下面５４
ｂの距離が短いということである。接合を深くすると、
点線５７および一点鎖線５８に示すように、ゲート電極
５３の直下で、１対のソース／ドレイン領域５４，５４
の距離が近づき、ひいてはパンチスルーが生じる。そこ
で、このパンチスルーを防止するために、浅い接合が要
求されている。
【０００６】浅い接合を形成するためには、基板中での
チャネリング（不純物イオンが深く入ること）や、不純
物イオンの拡散を抑制する必要がある。そのために、電
気的に活性な不純物イオンを注入する前に、窒素、シリ
コン、ゲルマニウム等を用いて、これらを基板の表面に
注入するプリイオン注入法が提案されている。
チャネリング（不純物イオンが深く入ること）や、不純
物イオンの拡散を抑制する必要がある。そのために、電
気的に活性な不純物イオンを注入する前に、窒素、シリ
コン、ゲルマニウム等を用いて、これらを基板の表面に
注入するプリイオン注入法が提案されている。
【０００７】図１８〜図２１は、従来のプリイオン注入
法の工程を示す断面図である。図１８を参照して、単結
晶で形成されたシリコン基板１１を準備する。このと
き、ゲート電極は既に形成されているが、図示しない。
法の工程を示す断面図である。図１８を参照して、単結
晶で形成されたシリコン基板１１を準備する。このと
き、ゲート電極は既に形成されているが、図示しない。
【０００８】図１９を参照して、窒素、シリコン、ゲル
マニウム等の原子を、シリコン基板１１の表面中に注入
し、非晶質層１２を形成する。シリコン、窒素、ゲルマ
ニウム等の原子５９が、シリコン基板１１の表面に注入
されると、結晶格子がばらばらになり、ひいては、シリ
コン基板１１の表面中に、非晶質層１２が形成される。
非晶質層１２は、臨界注入量（非晶質が形成される注入
量）を超える条件で、上述の原子を注入することによ
り、形成される。その後、電気的に活性な不純物（ｎ型
の場合、ヒ素，リン、ｐ型の場合は、ボロン）が、高濃
度（１×ｅ15／ｃｍ2 以上）で、非晶質層１２中に注入
され、ソース／ドレイン領域５４が形成される。プリイ
オン注入法を用いると、基板中でのチャネリングや拡散
が抑制される。それは、結晶格子がばらばらにされてい
るために、電気的に活性な不純物イオンは、このばらば
らにされた結晶格子に衝突し、その拡散が抑制されるか
らである。また、非晶質層になると、熱処理時にシリコ
ン中に拡がる原子の経路がなくなるからである。
マニウム等の原子を、シリコン基板１１の表面中に注入
し、非晶質層１２を形成する。シリコン、窒素、ゲルマ
ニウム等の原子５９が、シリコン基板１１の表面に注入
されると、結晶格子がばらばらになり、ひいては、シリ
コン基板１１の表面中に、非晶質層１２が形成される。
非晶質層１２は、臨界注入量（非晶質が形成される注入
量）を超える条件で、上述の原子を注入することによ
り、形成される。その後、電気的に活性な不純物（ｎ型
の場合、ヒ素，リン、ｐ型の場合は、ボロン）が、高濃
度（１×ｅ15／ｃｍ2 以上）で、非晶質層１２中に注入
され、ソース／ドレイン領域５４が形成される。プリイ
オン注入法を用いると、基板中でのチャネリングや拡散
が抑制される。それは、結晶格子がばらばらにされてい
るために、電気的に活性な不純物イオンは、このばらば
らにされた結晶格子に衝突し、その拡散が抑制されるか
らである。また、非晶質層になると、熱処理時にシリコ
ン中に拡がる原子の経路がなくなるからである。
【０００９】図２０を参照して、６００〜９００℃で、
熱処理を行なう。この熱処理によって、図２０と２１を
参照して、シリコン基板１１の結晶表面から単結晶格子
を核とした固相エピタキシャル成長が矢印の方向に向け
て始まり、基板単結晶層１６が形成される。
熱処理を行なう。この熱処理によって、図２０と２１を
参照して、シリコン基板１１の結晶表面から単結晶格子
を核とした固相エピタキシャル成長が矢印の方向に向け
て始まり、基板単結晶層１６が形成される。
【００１０】このとき、基板単結晶層１６とシリコン基
板１１との間に、水平方向に延びる二次欠陥層１５が形
成される。また、窒素等をプリイオン注入に用いた場
合、非晶質層の再結晶速度が大きく減少するため、図２
１に示すように、表面まで完全に非晶質層が基板単結晶
層に回復せず、非晶質層１２が残る。
板１１との間に、水平方向に延びる二次欠陥層１５が形
成される。また、窒素等をプリイオン注入に用いた場
合、非晶質層の再結晶速度が大きく減少するため、図２
１に示すように、表面まで完全に非晶質層が基板単結晶
層に回復せず、非晶質層１２が残る。
【００１１】なお、図中、参照符号５４ａで示す部分
は、ソース／ドレイン領域５４の上面を表わしており、
参照符号５４ｂで示す部分は、ソース／ドレイン領域５
４の下面を表わしている。
は、ソース／ドレイン領域５４の上面を表わしており、
参照符号５４ｂで示す部分は、ソース／ドレイン領域５
４の下面を表わしている。
【００１２】
【発明が解決しようとする課題】図２１に示すようなソ
ース／ドレイン領域を有するＭＯＳＦＥＴにおいては、
次のような問題点があった。
ース／ドレイン領域を有するＭＯＳＦＥＴにおいては、
次のような問題点があった。
【００１３】すなわち、図２１を参照して、ソース／ド
レイン領域５４の全体が結晶化していないので、残った
非晶質層１２の部分で、不純物イオンの電気的活性化が
できない（言い換えると、正孔または電子ができな
い。）。そのため、キャリア濃度が大きく減少し、シー
ト抵抗値が増大したり、かつ表面のコンタクト性が悪化
する等の第１の問題点があった。
レイン領域５４の全体が結晶化していないので、残った
非晶質層１２の部分で、不純物イオンの電気的活性化が
できない（言い換えると、正孔または電子ができな
い。）。そのため、キャリア濃度が大きく減少し、シー
ト抵抗値が増大したり、かつ表面のコンタクト性が悪化
する等の第１の問題点があった。
【００１４】また、基板単結晶層１６とシリコン基板１
１との界面領域において多くの二次欠陥（１５）が発生
するため、逆バイアス印加時のリーク電流が増加すると
いう第２の問題点があった。
１との界面領域において多くの二次欠陥（１５）が発生
するため、逆バイアス印加時のリーク電流が増加すると
いう第２の問題点があった。
【００１５】それゆえに、この発明の目的は、浅い接合
を有する電界効果トランジスタを提供することにある。
を有する電界効果トランジスタを提供することにある。
【００１６】この発明の他の目的は、キャリア濃度が低
下しないように改良された、浅い接合を有する電界効果
トランジスタを提供することにある。
下しないように改良された、浅い接合を有する電界効果
トランジスタを提供することにある。
【００１７】この発明の他の目的は、逆バイアス印加時
のリーク電流が生じない、浅い接合を有する電界効果ト
ランジスタを提供することにある。
のリーク電流が生じない、浅い接合を有する電界効果ト
ランジスタを提供することにある。
【００１８】この発明の他の目的は、キャリア濃度が低
下しない、浅い接合を有する電界効果トランジスタの製
造方法を提供することにある。
下しない、浅い接合を有する電界効果トランジスタの製
造方法を提供することにある。
【００１９】この発明のさらに他の目的は、逆バイアス
印加時のリーク電流の生じない、浅い接合を有する電界
効果トランジスタを提供することにある。
印加時のリーク電流の生じない、浅い接合を有する電界
効果トランジスタを提供することにある。
【００２０】
【課題を解決するための手段】この発明の第１の局面に
従う半導体装置は、半導体基板と、上記半導体基板の上
に設けられたゲート電極と、を備える。上記半導体基板
の表面中であって、上記ゲート電極の両側に、上面と下
面を有する１対のソース／ドレイン層が設けられてい
る。上記ソース／ドレイン層中であって、上記上面と上
記下面との間には、水平方向に延びる二次欠陥層が設け
られている。
従う半導体装置は、半導体基板と、上記半導体基板の上
に設けられたゲート電極と、を備える。上記半導体基板
の表面中であって、上記ゲート電極の両側に、上面と下
面を有する１対のソース／ドレイン層が設けられてい
る。上記ソース／ドレイン層中であって、上記上面と上
記下面との間には、水平方向に延びる二次欠陥層が設け
られている。
【００２１】この発明の好ましい実施態様によれば、上
記ソース／ドレイン層の上記上面と上記下面との距離が
０．１μｍのとき、上記二次欠陥層は、上記下面から
０．０６μｍ〜０．０８μｍ上に離れて設けられてい
る。
記ソース／ドレイン層の上記上面と上記下面との距離が
０．１μｍのとき、上記二次欠陥層は、上記下面から
０．０６μｍ〜０．０８μｍ上に離れて設けられてい
る。
【００２２】この発明の第２の局面に従う半導体装置の
製造方法においては、まず、半導体基板の上にゲート電
極を形成する。上記半導体基板の表面中であって、上記
ゲート電極の両側に、プリイオン注入方法を用いて、非
晶質層を形成する。上記非晶質層中に、電気的に活性な
原子を注入し、それによって、１対のソース／ドレイン
層を形成する。上記非晶質層に接触するように、上記半
導体基板の上にシリコン膜を形成する。上記半導体基板
を熱処理し、それによって、上記非晶質層を単結晶層に
変換する。上記シリコン膜を除去する。上記１対のソー
ス／ドレイン層にビット線を接続する。
製造方法においては、まず、半導体基板の上にゲート電
極を形成する。上記半導体基板の表面中であって、上記
ゲート電極の両側に、プリイオン注入方法を用いて、非
晶質層を形成する。上記非晶質層中に、電気的に活性な
原子を注入し、それによって、１対のソース／ドレイン
層を形成する。上記非晶質層に接触するように、上記半
導体基板の上にシリコン膜を形成する。上記半導体基板
を熱処理し、それによって、上記非晶質層を単結晶層に
変換する。上記シリコン膜を除去する。上記１対のソー
ス／ドレイン層にビット線を接続する。
【００２３】この発明の好ましい実施態様によれば、上
記１対のソース／ドレイン層を形成した後、上記シリコ
ン酸化膜を形成するに先立ち、上記半導体基板の表面に
存在する酸化膜を除去する。
記１対のソース／ドレイン層を形成した後、上記シリコ
ン酸化膜を形成するに先立ち、上記半導体基板の表面に
存在する酸化膜を除去する。
【００２４】
【作用】本発明の第１の局面に従う半導体装置によれ
ば、二次欠陥層がソース／ドレイン層中に集められてい
るので、空乏層が広がる部分には、二次欠陥が存在しな
い。
ば、二次欠陥層がソース／ドレイン層中に集められてい
るので、空乏層が広がる部分には、二次欠陥が存在しな
い。
【００２５】この発明の第２の局面に従う半導体装置の
製造方法によれば、非晶質層に接触するように、半導体
基板の上にシリコン膜を形成し、その後熱処理を行な
う。そのため、非晶質層の上面から下方に向けて固相エ
ピタキシャル成長が起こり、かつ非晶質層の下面から上
方に向けて固相エピタキシャル成長が起こる。その結
果、固相エピタキシャル成長が効率よく起こり、非晶質
層の全体が再結晶化する。
製造方法によれば、非晶質層に接触するように、半導体
基板の上にシリコン膜を形成し、その後熱処理を行な
う。そのため、非晶質層の上面から下方に向けて固相エ
ピタキシャル成長が起こり、かつ非晶質層の下面から上
方に向けて固相エピタキシャル成長が起こる。その結
果、固相エピタキシャル成長が効率よく起こり、非晶質
層の全体が再結晶化する。
【００２６】また、両方向から固相エピタキシャル成長
してできる２つの層の界面では、結晶歪みが大きくな
る。そのため、プリイオン注入の際に、半導体基板中に
できた二次欠陥は、この結晶歪みの大きい部分に移動す
る。
してできる２つの層の界面では、結晶歪みが大きくな
る。そのため、プリイオン注入の際に、半導体基板中に
できた二次欠陥は、この結晶歪みの大きい部分に移動す
る。
【００２７】
【実施例】以下、この発明の実施例を図について説明す
る。
る。
【００２８】実施例１ 図１〜図６は、この発明の実施例に係る方法の概要を説
明するための断面図である。
明するための断面図である。
【００２９】図１を参照して、単結晶である半導体基板
１１（たとえば、シリコン基板）の上に、ゲート絶縁膜
５１を形成する。ゲート絶縁膜５１の上にポリシリコン
膜５２を形成する。図２を参照して、ゲート絶縁膜５１
とポリシリコン膜５２をゲート電極５３の形状にパター
ニングする。
１１（たとえば、シリコン基板）の上に、ゲート絶縁膜
５１を形成する。ゲート絶縁膜５１の上にポリシリコン
膜５２を形成する。図２を参照して、ゲート絶縁膜５１
とポリシリコン膜５２をゲート電極５３の形状にパター
ニングする。
【００３０】図３を参照して、窒素を用いてプリイオン
注入を行ない、その後電気的に活性な不純物であるリ
ン、砒素、ボロンまたはＢＦ2 イオンを注入し、ソース
／ドレイン層５４を形成する。
注入を行ない、その後電気的に活性な不純物であるリ
ン、砒素、ボロンまたはＢＦ2 イオンを注入し、ソース
／ドレイン層５４を形成する。
【００３１】図４を参照して、ソース／ドレイン層５４
に接触するように、半導体基板１１の上に、低圧化学気
相成長法（以下ＬＰＣＶＤ法という）を用いて、ノンド
ープ非晶質シリコン膜１４を形成する。
に接触するように、半導体基板１１の上に、低圧化学気
相成長法（以下ＬＰＣＶＤ法という）を用いて、ノンド
ープ非晶質シリコン膜１４を形成する。
【００３２】６００〜９００℃の熱処理を行ない、ソー
ス／ドレイン層５４の再結晶化を行なう。
ス／ドレイン層５４の再結晶化を行なう。
【００３３】図４と図５を参照して、ノンドープ非晶質
層１４を酸化して、酸化膜６０に変える。図５と図６を
参照して、酸化膜６０を、フッ化水素酸等を用いて、エ
ッチング除去する。
層１４を酸化して、酸化膜６０に変える。図５と図６を
参照して、酸化膜６０を、フッ化水素酸等を用いて、エ
ッチング除去する。
【００３４】図６を参照して、ゲート電極５３を覆うよ
うに、半導体基板１１の上に層間絶縁膜５５を形成す
る。層間絶縁膜５５中に、ソース／ドレイン層５４の表
面の一部を露出させるためのコンタクトホール５６を形
成する。コンタクトホール５６を通って、ソース／ドレ
イン層５４に電気的に接続される、ビット線であるアル
ミニウム電極を形成する。
うに、半導体基板１１の上に層間絶縁膜５５を形成す
る。層間絶縁膜５５中に、ソース／ドレイン層５４の表
面の一部を露出させるためのコンタクトホール５６を形
成する。コンタクトホール５６を通って、ソース／ドレ
イン層５４に電気的に接続される、ビット線であるアル
ミニウム電極を形成する。
【００３５】次に、ソース／ドレイン層に注目して、本
発明をさらに詳細に説明する。図７を参照して、単結晶
である半導体基板１１を準備する。
発明をさらに詳細に説明する。図７を参照して、単結晶
である半導体基板１１を準備する。
【００３６】図７と図８を参照して、半導体基板１１の
表面中に、窒素を、臨界注入量を超える条件で、プリイ
オン注入し、非晶質層１２を形成する。その後、非晶質
層１２中に、高濃度（１×ｅ15／ｃｍ2 以上）の、電気
的に活性な不純物（リン、砒素、ボロンまたはＢＦ2
等）を注入し、ソース／ドレイン層５４を形成する。
表面中に、窒素を、臨界注入量を超える条件で、プリイ
オン注入し、非晶質層１２を形成する。その後、非晶質
層１２中に、高濃度（１×ｅ15／ｃｍ2 以上）の、電気
的に活性な不純物（リン、砒素、ボロンまたはＢＦ2
等）を注入し、ソース／ドレイン層５４を形成する。
【００３７】図８と図９を参照して、ＨＦ蒸気を用い
て、ソース−ドレイン層５４の表面に形成されているシ
リコン酸化膜を除去する。その後、ノンドープ非晶質シ
リコン膜１４を、ＬＰＣＶＤ法によって、非晶質層１２
に接触するように、半導体基板１１の上に形成する。ノ
ンドープ非晶質シリコン膜１４の膜厚は、約２００Åで
ある。なお、ノンドープ非晶質シリコン膜１４の膜厚
は、１００〜２００Å（０．０１〜０．０２μｍ）の範
囲内であればよい。プリイオン注入の際、半導体基板１
１の表面の単結晶は規則性を失い、非晶質層１２に変化
するが、その最も上の表面には、膜厚約１０Åの単結晶
層１３が残留している。
て、ソース−ドレイン層５４の表面に形成されているシ
リコン酸化膜を除去する。その後、ノンドープ非晶質シ
リコン膜１４を、ＬＰＣＶＤ法によって、非晶質層１２
に接触するように、半導体基板１１の上に形成する。ノ
ンドープ非晶質シリコン膜１４の膜厚は、約２００Åで
ある。なお、ノンドープ非晶質シリコン膜１４の膜厚
は、１００〜２００Å（０．０１〜０．０２μｍ）の範
囲内であればよい。プリイオン注入の際、半導体基板１
１の表面の単結晶は規則性を失い、非晶質層１２に変化
するが、その最も上の表面には、膜厚約１０Åの単結晶
層１３が残留している。
【００３８】図９と図１０を参照して、６００〜９００
℃で熱処理をすると、非晶質層１２の中では、半導体基
板１１の単結晶表面から、単結晶格子を核として、固相
エピタキシャル成長が矢印７０の方向に始まる。また、
ノンドープ非晶質シリコン膜１４中においては、残留し
た単結晶層１３の単結晶格子を核とした、固相エピタキ
シャル成長が矢印６０の方向に始まる。ノンドープ非晶
質シリコン膜１４の内部には、結晶化を妨げる不純物が
存在しないことから、シリコン原子同士の化学量論的結
合が容易になる。そのため、矢印６０で示す方向の固相
エピタキシャル成長が容易に起こる。
℃で熱処理をすると、非晶質層１２の中では、半導体基
板１１の単結晶表面から、単結晶格子を核として、固相
エピタキシャル成長が矢印７０の方向に始まる。また、
ノンドープ非晶質シリコン膜１４中においては、残留し
た単結晶層１３の単結晶格子を核とした、固相エピタキ
シャル成長が矢印６０の方向に始まる。ノンドープ非晶
質シリコン膜１４の内部には、結晶化を妨げる不純物が
存在しないことから、シリコン原子同士の化学量論的結
合が容易になる。そのため、矢印６０で示す方向の固相
エピタキシャル成長が容易に起こる。
【００３９】矢印６０に示す方向の固相エピタキシャル
成長により、図１０と図１１を参照して、ノンドープ非
晶質シリコン膜１４は、表面単結晶層１７に変化する。
表面単結晶層１７を生成した後、残留した単結晶層１３
の表面から、単結晶格子を核とした固相エピタキシャル
成長が、非晶質層１２中に向けて（矢印６１の方向に向
けて）起こる。図１１と図１２を参照して、このように
して、非晶質層１２は、すべて単結晶層（表面再結晶層
１９＋基板再結晶層１６）に変換される。
成長により、図１０と図１１を参照して、ノンドープ非
晶質シリコン膜１４は、表面単結晶層１７に変化する。
表面単結晶層１７を生成した後、残留した単結晶層１３
の表面から、単結晶格子を核とした固相エピタキシャル
成長が、非晶質層１２中に向けて（矢印６１の方向に向
けて）起こる。図１１と図１２を参照して、このように
して、非晶質層１２は、すべて単結晶層（表面再結晶層
１９＋基板再結晶層１６）に変換される。
【００４０】本実施例によれば、非晶質層１２は、両方
向からの固相エピタキシャル成長によって、効率よく再
結晶化される。
向からの固相エピタキシャル成長によって、効率よく再
結晶化される。
【００４１】また、本実施例においても、従来と同様
に、図１１を参照して、半導体基板１１と再結晶化した
基板単結晶層１６との界面に、多くの二次欠陥１５が発
生する。しかしながら、図１２を参照して、表面再結晶
層１９と基板再結晶層１６の境界面においては、結晶歪
みが大きくなる。その結果、二次欠陥１５は、この結晶
歪みの大きい部分に析出し、移動二次欠陥１８が形成さ
れる。移動二次欠陥１８は、二次欠陥１５が、熱エネル
ギーによって、基板再結晶層１６の格子点を介在させ
て、移動し、結晶歪みが大きい部分に集められることに
よって形成される。その結果、従来発生していた二次欠
陥の、個数を減少させることが可能となる。
に、図１１を参照して、半導体基板１１と再結晶化した
基板単結晶層１６との界面に、多くの二次欠陥１５が発
生する。しかしながら、図１２を参照して、表面再結晶
層１９と基板再結晶層１６の境界面においては、結晶歪
みが大きくなる。その結果、二次欠陥１５は、この結晶
歪みの大きい部分に析出し、移動二次欠陥１８が形成さ
れる。移動二次欠陥１８は、二次欠陥１５が、熱エネル
ギーによって、基板再結晶層１６の格子点を介在させ
て、移動し、結晶歪みが大きい部分に集められることに
よって形成される。その結果、従来発生していた二次欠
陥の、個数を減少させることが可能となる。
【００４２】移動二次欠陥１８は、ソース／ドレイン層
５４の上面５４ａと下面５４ｂとの距離が０．１μｍの
とき、下面５４ｂから０．０６〜０．０８μｍ上に離れ
て設けられる。
５４の上面５４ａと下面５４ｂとの距離が０．１μｍの
とき、下面５４ｂから０．０６〜０．０８μｍ上に離れ
て設けられる。
【００４３】本実施例によれば、二次欠陥１８がソース
／ドレイン層５４中に集められているので、空乏層が広
がる部分には二次欠陥は存在しない。その結果、逆バイ
アス印加時、リーク電流は生じない。またソース／ドレ
イン層５４は、すべての部分において、再結晶化してい
るので、不純物の電気的活性化が十分に行なわれ、キャ
リア濃度は減少しない。またシート抵抗値は増加しな
い。さらに、表面のコンタクト性は悪化しない。
／ドレイン層５４中に集められているので、空乏層が広
がる部分には二次欠陥は存在しない。その結果、逆バイ
アス印加時、リーク電流は生じない。またソース／ドレ
イン層５４は、すべての部分において、再結晶化してい
るので、不純物の電気的活性化が十分に行なわれ、キャ
リア濃度は減少しない。またシート抵抗値は増加しな
い。さらに、表面のコンタクト性は悪化しない。
【００４４】なお、ノンドープ非晶質シリコン膜１４が
変化した表面単結晶層１７は酸化され、後に、ＨＦ蒸気
によって除去される。
変化した表面単結晶層１７は酸化され、後に、ＨＦ蒸気
によって除去される。
【００４５】実施例２ 実施例１においては、図８を参照して、非晶質層１２
を、窒素、シリコンまたはゲルマニウム等の電気的不活
性な原子を用いるプリイオン注入によって形成した場合
について説明したが、この発明はこれに限られるもので
はなく、電気的に活性な不純物、たとえばＡｓ、Ｐ、Ｂ
Ｆ2 、ボロン等のイオンを注入することによって形成し
ても、実施例１と同様の効果を奏する。
を、窒素、シリコンまたはゲルマニウム等の電気的不活
性な原子を用いるプリイオン注入によって形成した場合
について説明したが、この発明はこれに限られるもので
はなく、電気的に活性な不純物、たとえばＡｓ、Ｐ、Ｂ
Ｆ2 、ボロン等のイオンを注入することによって形成し
ても、実施例１と同様の効果を奏する。
【００４６】実施例３ 実施例１においては、図９を参照して、非晶質層１２に
接触するように、半導体基板１１の上にノンドープ非晶
質シリコン膜１４を形成する場合を例示したが、この発
明はこれに限られるものではなく、ノンドープ非晶質シ
リコン膜の代わりに多結晶シリコン膜を堆積してもよ
い。多結晶シリコン膜を用いると、表面単結晶層ができ
る代わりに、表面多結晶シリコン層ができるが、電気的
に活性な不純物の活性化は起こり、または、二次欠陥の
ゲッタリングは起こるので、実施例１と同様の効果が得
られる。
接触するように、半導体基板１１の上にノンドープ非晶
質シリコン膜１４を形成する場合を例示したが、この発
明はこれに限られるものではなく、ノンドープ非晶質シ
リコン膜の代わりに多結晶シリコン膜を堆積してもよ
い。多結晶シリコン膜を用いると、表面単結晶層ができ
る代わりに、表面多結晶シリコン層ができるが、電気的
に活性な不純物の活性化は起こり、または、二次欠陥の
ゲッタリングは起こるので、実施例１と同様の効果が得
られる。
【００４７】実施例４ 実施例１においては、図９を参照して、ソース／ドレイ
ン層５４の表面に存在するシリコン酸化膜を除去した
後、ノンドープ非晶質シリコン膜１４を堆積した。しか
し、シリコン酸化膜を除去せずに、ノンドープ非晶質シ
リコン膜１４を直接、その上に形成してもよい。実施例
４によると、ＨＦ蒸気でシリコン酸化膜を除去する工程
が不要であるので、工程が簡略化される。
ン層５４の表面に存在するシリコン酸化膜を除去した
後、ノンドープ非晶質シリコン膜１４を堆積した。しか
し、シリコン酸化膜を除去せずに、ノンドープ非晶質シ
リコン膜１４を直接、その上に形成してもよい。実施例
４によると、ＨＦ蒸気でシリコン酸化膜を除去する工程
が不要であるので、工程が簡略化される。
【００４８】実施例５ 実施例１では、熱処理を６００〜９００℃で行なう場合
を例示した。熱処理の手法としては、炉アニールまたは
ラピッドサーマルアニール、いずれを用いても、同様の
効果が得られる。また、炉アニールとラピッドサーマル
アニールを組合せて用いてもよい。また炉アニールにお
いては、低温（６００℃以下）・長時間（１００分以
上）アニールと、高温（７００℃以上）・短時間（６０
分以下）アニールを組合せてもよい。
を例示した。熱処理の手法としては、炉アニールまたは
ラピッドサーマルアニール、いずれを用いても、同様の
効果が得られる。また、炉アニールとラピッドサーマル
アニールを組合せて用いてもよい。また炉アニールにお
いては、低温（６００℃以下）・長時間（１００分以
上）アニールと、高温（７００℃以上）・短時間（６０
分以下）アニールを組合せてもよい。
【００４９】
【発明の効果】以上説明したとおり、この発明の第１の
局面に従う半導体装置によれば、二次欠陥層がソース／
ドレイン層中に集められているので、空乏層が広がる部
分には二次欠陥は存在しない。その結果、逆バイアス印
加時に、リーク電流が発生しない、半導体装置が得られ
る。
局面に従う半導体装置によれば、二次欠陥層がソース／
ドレイン層中に集められているので、空乏層が広がる部
分には二次欠陥は存在しない。その結果、逆バイアス印
加時に、リーク電流が発生しない、半導体装置が得られ
る。
【００５０】この発明の第２の局面に従う半導体装置の
製造方法によれば、非晶質層に接触するように半導体基
板の上にシリコン膜を形成し、その後、熱処理を行な
う。そのため非晶質層の上面から下方に向けて固相エピ
タキシャル成長が起こり、かつ非晶質層の下面から上方
に向けて固相エピタキシャル成長が起こる。その結果、
固相エピタキシャル成長が効率よく起こり、ひいては、
非晶質層の全体が再結晶化する。その結果、不純物の電
気的活性化が十分に行なわれ、キャリア濃度は低下しな
い。またシート抵抗値は増大しない。さらに、表面のコ
ンタクト性は悪化しない。
製造方法によれば、非晶質層に接触するように半導体基
板の上にシリコン膜を形成し、その後、熱処理を行な
う。そのため非晶質層の上面から下方に向けて固相エピ
タキシャル成長が起こり、かつ非晶質層の下面から上方
に向けて固相エピタキシャル成長が起こる。その結果、
固相エピタキシャル成長が効率よく起こり、ひいては、
非晶質層の全体が再結晶化する。その結果、不純物の電
気的活性化が十分に行なわれ、キャリア濃度は低下しな
い。またシート抵抗値は増大しない。さらに、表面のコ
ンタクト性は悪化しない。
【００５１】また、両方向から固相エピタキシャル成長
して生じた２つの層の界面では、結晶歪みが大きくな
る。そのため、プリイオン注入の際にできた二次欠陥
は、この結晶歪みの大きい部分に吸い寄せられる。その
結果、空乏層の広がる部分には二次欠陥は存在しないの
で、逆バイアス印加時、リーク電流が発生しない半導体
装置が得られるという効果を奏する。
して生じた２つの層の界面では、結晶歪みが大きくな
る。そのため、プリイオン注入の際にできた二次欠陥
は、この結晶歪みの大きい部分に吸い寄せられる。その
結果、空乏層の広がる部分には二次欠陥は存在しないの
で、逆バイアス印加時、リーク電流が発生しない半導体
装置が得られるという効果を奏する。
【図１】 本発明の第１の実施例に係る、半導体装置の
製造方法の順序の第１の工程における半導体装置の断面
図である。
製造方法の順序の第１の工程における半導体装置の断面
図である。
【図２】 本発明の第１の実施例に係る、半導体装置の
製造方法の順序の第２の工程における半導体装置の断面
図である。
製造方法の順序の第２の工程における半導体装置の断面
図である。
【図３】 本発明の第１の実施例に係る、半導体装置の
製造方法の順序の第３の工程における半導体装置の断面
図である。
製造方法の順序の第３の工程における半導体装置の断面
図である。
【図４】 本発明の第１の実施例に係る、半導体装置の
製造方法の順序の第４の工程における半導体装置の断面
図である。
製造方法の順序の第４の工程における半導体装置の断面
図である。
【図５】 本発明の第１の実施例に係る、半導体装置の
製造方法の順序の第５の工程における半導体装置の断面
図である。
製造方法の順序の第５の工程における半導体装置の断面
図である。
【図６】 本発明の第１の実施例に係る、半導体装置の
製造方法の順序の第６の工程における半導体装置の断面
図である。
製造方法の順序の第６の工程における半導体装置の断面
図である。
【図７】 本発明のソース／ドレイン層を形成するため
の第１の工程における、半導体装置の断面図である。
の第１の工程における、半導体装置の断面図である。
【図８】 本発明のソース／ドレイン層を形成するため
の第２の工程における、半導体装置の断面図である。
の第２の工程における、半導体装置の断面図である。
【図９】 本発明のソース／ドレイン層を形成するため
の第３の工程における、半導体装置の断面図である。
の第３の工程における、半導体装置の断面図である。
【図１０】 本発明のソース／ドレイン層を形成するた
めの第４の工程における、半導体装置の断面図である。
めの第４の工程における、半導体装置の断面図である。
【図１１】 本発明のソース／ドレイン層を形成するた
めの第５の工程における、半導体装置の断面図である。
めの第５の工程における、半導体装置の断面図である。
【図１２】 本発明のソース／ドレイン層を形成するた
めの第６の工程における、半導体装置の断面図である。
めの第６の工程における、半導体装置の断面図である。
【図１３】 従来の電界効果トランジスタの製造方法の
順序の第１の工程における、半導体装置の断面図であ
る。
順序の第１の工程における、半導体装置の断面図であ
る。
【図１４】 従来の電界効果トランジスタの製造方法の
順序の第２の工程における、半導体装置の断面図であ
る。
順序の第２の工程における、半導体装置の断面図であ
る。
【図１５】 従来の電界効果トランジスタの製造方法の
順序の第３の工程における、半導体装置の断面図であ
る。
順序の第３の工程における、半導体装置の断面図であ
る。
【図１６】 従来の電界効果トランジスタの製造方法の
順序の第４の工程における、半導体装置の断面図であ
る。
順序の第４の工程における、半導体装置の断面図であ
る。
【図１７】 接合部の浅い電界効果トランジスタを形成
する必要があることを説明するための図である。
する必要があることを説明するための図である。
【図１８】 従来のソース／ドレイン層を形成するため
の第１の工程における、半導体装置の断面図である。
の第１の工程における、半導体装置の断面図である。
【図１９】 従来のソース／ドレイン層を形成するため
の第２の工程における、半導体装置の断面図である。
の第２の工程における、半導体装置の断面図である。
【図２０】 従来のソース／ドレイン層を形成するため
の第３の工程における、半導体装置の断面図である。
の第３の工程における、半導体装置の断面図である。
【図２１】 従来のソース／ドレイン層を形成するため
の第４の工程における、半導体装置の断面図である。
の第４の工程における、半導体装置の断面図である。
１１ 半導体基板、１８ 二次欠陥層、５３ ゲート電
極、５４ ソース／ドレイン層。
極、５４ ソース／ドレイン層。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成６年６月２０日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００３６
【補正方法】変更
【補正内容】
【００３６】図７と図８を参照して、半導体基板１１の
表面中に、窒素を、臨界注入量を超える条件で、プリイ
オン注入し、非晶質層１２を形成する。その後、非晶質
層１２中に、高濃度（１×１０15／ｃｍ2 以上）の、電
気的に活性な不純物（リン、砒素、ボロンまたはＢＦ2
等）を注入し、ソース／ドレイン層５４を形成する。
表面中に、窒素を、臨界注入量を超える条件で、プリイ
オン注入し、非晶質層１２を形成する。その後、非晶質
層１２中に、高濃度（１×１０15／ｃｍ2 以上）の、電
気的に活性な不純物（リン、砒素、ボロンまたはＢＦ2
等）を注入し、ソース／ドレイン層５４を形成する。
Claims (14)
- 【請求項１】 半導体基板と、 前記半導体基板の上に設けられたゲート電極と、 前記半導体基板の表面中であって、前記ゲート電極の両
側に設けられ、上面と下面を有する１対のソース／ドレ
イン層と、を備え、 前記ソース／ドレイン層中であって、前記上面と前記下
面との間には、水平方向に延びる二次欠陥層が設けられ
ている、半導体装置。 - 【請求項２】 前記ソース／ドレイン層の前記上面と前
記下面との距離が０．１μｍのとき、 前記二次欠陥層は、前記下面から０．０６μｍ〜０．０
８μｍ上に離れて設けられている、請求項１に記載の半
導体装置。 - 【請求項３】 半導体基板の上にゲート電極を形成する
工程と、 前記半導体基板の表面中であって、前記ゲート電極の両
側に、プリイオン注入方法を用いて、非晶質層を形成す
る工程と、 前記非晶質層中に、電気的に活性な原子を注入し、それ
によって、１対のソース／ドレイン層を形成する工程
と、 前記非晶質層に接触するように、前記半導体基板の上に
シリコン膜を形成する工程と、 前記半導体基板を熱処理し、それによって、前記非晶質
層を単結晶層もしくは多結晶層に変換する工程と、 前記シリコン膜を除去する工程と、 前記１対のソース／ドレイン層にビット線を接続する工
程と、 を備えた半導体装置の製造方法。 - 【請求項４】 前記１対のソース／ドレイン層を形成し
た後、前記シリコン膜を形成するに先立ち、 前記半導体基板の表面に存在する酸化膜を除去する工程
を、さらに含む、請求項３に記載の半導体装置の製造方
法。 - 【請求項５】 前記シリコン膜はノンドープ非晶質シリ
コン膜を含む、請求項３に記載の半導体装置の製造方
法。 - 【請求項６】 前記シリコン膜は多結晶シリコン膜を含
む、請求項３に記載の半導体装置の製造方法。 - 【請求項７】 前記ノンドープ非晶質シリコン膜は低圧
化学気相成長法により形成される、請求項５に記載の半
導体装置の製造方法。 - 【請求項８】 前記多結晶シリコン膜は低圧化学気相成
長法により形成される、請求項６に記載の半導体装置の
製造方法。 - 【請求項９】 前記熱処理は６００〜９００℃で行なわ
れる、請求項３に記載の半導体装置の製造方法。 - 【請求項１０】 前記熱処理は、炉アニールまたはラピ
ッドサーマルアニールによって行なわれる、請求項３に
記載の半導体装置の製造方法。 - 【請求項１１】 前記シリコン膜の膜厚は、０．０１μ
ｍ〜０．０２μｍである、請求項３に記載の半導体装置
の製造方法。 - 【請求項１２】 前記プリイオン注入は、窒素、シリコ
ンまたはゲルマニウムを用いて行なわれる、請求項３に
記載の半導体装置の製造方法。 - 【請求項１３】 前記プリイオン注入は、窒素を用いて
行なわれる、請求項１２に記載の半導体装置の製造方
法。 - 【請求項１４】 前記プリイオン注入は、電気的に活性
な不純物イオンを用いて行なわれる、請求項３に記載の
半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6131598A JPH07335870A (ja) | 1994-06-14 | 1994-06-14 | 半導体装置およびその製造方法 |
| US08/397,521 US5635752A (en) | 1994-06-14 | 1995-03-02 | Semiconductor device having source and drain regions which include horizontally extending secondary defect layers |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6131598A JPH07335870A (ja) | 1994-06-14 | 1994-06-14 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07335870A true JPH07335870A (ja) | 1995-12-22 |
Family
ID=15061812
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6131598A Pending JPH07335870A (ja) | 1994-06-14 | 1994-06-14 | 半導体装置およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5635752A (ja) |
| JP (1) | JPH07335870A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1056171A (ja) * | 1996-08-09 | 1998-02-24 | Matsushita Electric Ind Co Ltd | Ｍｉｓ半導体装置及びその製造方法 |
| JP2005005405A (ja) * | 2003-06-10 | 2005-01-06 | Semiconductor Leading Edge Technologies Inc | 半導体装置及び半導体装置の製造方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10014916C2 (de) * | 2000-03-17 | 2002-01-24 | Infineon Technologies Ag | Verfahren zur Einstellung der Schwellenspannung eines MOS-Transistors |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4053925A (en) * | 1975-08-07 | 1977-10-11 | Ibm Corporation | Method and structure for controllng carrier lifetime in semiconductor devices |
| US4727044A (en) * | 1984-05-18 | 1988-02-23 | Semiconductor Energy Laboratory Co., Ltd. | Method of making a thin film transistor with laser recrystallized source and drain |
| US5276344A (en) * | 1990-04-27 | 1994-01-04 | Mitsubishi Denki Kabushiki Kaisha | Field effect transistor having impurity regions of different depths and manufacturing method thereof |
| JPH05198666A (ja) * | 1991-11-20 | 1993-08-06 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
-
1994
- 1994-06-14 JP JP6131598A patent/JPH07335870A/ja active Pending
-
1995
- 1995-03-02 US US08/397,521 patent/US5635752A/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1056171A (ja) * | 1996-08-09 | 1998-02-24 | Matsushita Electric Ind Co Ltd | Ｍｉｓ半導体装置及びその製造方法 |
| JP2005005405A (ja) * | 2003-06-10 | 2005-01-06 | Semiconductor Leading Edge Technologies Inc | 半導体装置及び半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5635752A (en) | 1997-06-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040302 |