JPH06224380A

JPH06224380A - 半導体装置の製造方法

Info

Publication number: JPH06224380A
Application number: JP5012604A
Authority: JP
Inventors: Munetaka Oda; 宗隆小田; Yoshikatsu Shida; 吉克志田; Junichi Kawaguchi; 淳一川口
Original assignee: Kawasaki Steel Corp
Current assignee: JFE Steel Corp
Priority date: 1993-01-28
Filing date: 1993-01-28
Publication date: 1994-08-12

Abstract

(57)【要約】【目的】工程数を増加することなく、ゲート酸化膜とゲ
ート電極との界面が空乏化することを防止し、トランジ
スタのトランスコンダクタンスが大きな表面チャネル型
のｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴを同一基板上に備
えた半導体装置の製造方法を提供する。【構成】ゲート電極形成材料となるシリコン膜３を、Ｓ
ｉ₂Ｈ₆を用い５８０℃以下の雰囲気で形成した後、ｎ
型素子形成領域にｎ型不純物を、ｐ型素子形成領域にｐ
型不純物をイオン注入する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、同一基板上に、金属・
酸化物・半導体構造を有するｎ型のトランジスタ（以
下、『ｎＭＯＳＦＥＴ』という）と、金属・酸化物・半
導体構造を有するｐ型のトランジスタ（以下、『ｐＭＯ
ＳＦＥＴ』という）を備えた半導体装置の製造方法に関
する。

【０００２】

【従来の技術】従来、同一基板上に、ｎＭＯＳＦＥＴと
ｐＭＯＳＦＥＴの両方を備えた相補性ＭＯＳＦＥＴのゲ
ート電極は、多結晶シリコン膜等のゲート電極形成材料
に、リンやヒ素等のｎ型不純物（ｎ型ドーパント）をイ
オン注入したり、固層拡散させた後、これをパターニン
グして形成していた。そして、ｎＭＯＳＦＥＴは、表面
チャネル型に、ｐＭＯＳＦＥＴは、埋め込みチャネル型
としていた。即ち、従来の相補性ＭＯＳＦＥＴは、ｎＭ
ＯＳＦＥＴ及びｐＭＯＳＦＥＴともゲート電極はｎ型と
し、ｎＭＯＳＦＥＴでは、ソース・ドレインをｎ型に、
ｐＭＯＳＦＥＴでは、ソース・ドレインをｐ型とした構
造を有していた。

【０００３】しかしながら、近年では、半導体装置の微
細化及び高集積化が進み、これに伴って素子の微細化が
盛んに行われてきており、例えば、最小線幅が０．５μ
ｍ以下の微細なＭＯＳＦＥＴが使用されている。そし
て、前記のように微細なＭＯＳＦＥＴにおいては、短チ
ャネル効果を抑制することが必須とされている。このた
め、ｐＭＯＳＦＥＴのゲート電極をｐ型とし、埋め込み
チャネル型より短チャネル効果を抑制する能力が高い表
面チャネル型のｐＭＯＳＦＥＴが使用されるようになっ
てきた。

【０００４】前記相補性ＭＯＳＦＥＴにおいて、ｎＭＯ
ＳＦＥＴのチャネルとｐＭＯＳＦＥＴのチャネルを共に
表面チャネル型とする技術としては、Bijian Davari 等
が、IEEE Transaction on electron device, vol.39, p
967,1992' に紹介している例や、Wen Lin 等が、 Solid
-State Electronics, VOL.32, p956,1989'に紹介してい
る例等が挙げられる。

【０００５】これらの技術は、以下の工程により構成さ
れている。先ず、ゲート電極形成材料である多結晶シリ
コン膜を形成した後、これをパターニングしてゲート電
極を形成する。次に、ｎＭＯＳＦＥＴを形成する領域
に、選択的にｎ型不純物をイオン注入して、ｎ型のゲー
ト電極、ｎ型のソース・ドレインを形成する。次に、ｐ
ＭＯＳＦＥＴを形成する領域に、選択的にｐ型不純物を
イオン注入して、ｐ型のゲート電極、ｐ型のソース・ド
レインを形成する。即ち、各ＭＯＳＦＥＴ共、ソース・
ドレインを形成するためのイオン注入とゲート電極を低
抵抗化するための不純物イオン注入を同時に行う。この
ため、ソース・ドレインでは、表面不純物濃度が十分高
くなり、浅い接合が形成される反面、ゲート電極のキャ
リア濃度が低くなり、シート抵抗が高くなるという問題
が生じてしまう。従って、この技術では、前記不純物を
イオン注入した後、ウエハを９００℃以上の高温で熱処
理して、ゲート電極及びソース・ドレインの表面をシリ
サイド化し、シート抵抗を低下させている。

【０００６】

【発明が解決しようとする課題】しかしながら、前記Bi
jian Davari やWen Lin 等が紹介した従来例では、チャ
ネル形成時に、ゲート酸化膜とゲート電極（多結晶シリ
コン膜）との界面が空乏化すると言う問題があった。こ
れは、前記多結晶シリコン膜（ゲート電極）中の不純物
（ドーパント）の活性化率が、単結晶シリコン膜（半導
体基板）中の活性化率に比べ、極めて低いことに由来し
て起こる問題である。

【０００７】即ち、J.Y.W.Setoが、The electrical pro
pertis of polycrystaline siliconfilms, J.Appl.Phy
s., vol.46, p52473〜5254, 1975' に紹介しているよう
に、多結晶シリコン膜と単結晶シリコン膜に、同一の濃
度で不純物をイオン注入した場合、多結晶シリコン膜中
のキャリア濃度は、単結晶シリコン膜中のキャリア濃度
の約１／１０となることが報告されている。これは、前
記多結晶シリコン膜にイオン注入された不純物が、当該
多結晶シリコン膜の粒界に偏析するためであると考えら
れている。

【０００８】従って、例えば、１×１０¹⁵個／ｃｍ²の
不純物濃度で、前記ゲート電極及びソース・ドレインに
不純物をイオン注入した場合、当該ソース・ドレインで
は、１×１０²⁰個／ｃｍ³程度のキャリア濃度となる
が、ゲート電極のキャリア濃度は、１×１０¹⁹個／ｃｍ
³程度である。ここで、例えば、ゲート酸化膜の膜厚が
９ｎｍの場合、ゲート電極として必要なキャリア濃度
は、１×１０²⁰個／ｃｍ³以上である。前記ゲート電極
のキャリア濃度がこれ以下であると、トランジスタが動
作している時に、ゲート酸化膜とゲート電極（多結晶シ
リコン膜）との界面に空乏層が生じ、トランジスタのト
ランスコンダクタンスが極めて低下する。このため、Ｍ
ＯＳＦＥＴの動作が緩慢になるという問題があった。

【０００９】そこで、前記ゲート電極（多結晶シリコン
膜）中に注入された不純物の活性化率を向上させるた
め、前記不純物のイオン注入量を増加したり、前記不純
物を活性化するために行う熱処理の温度を上昇すること
も検討されている。しかしながら、前記不純物のイオン
注入量を増加したり、前記熱処理の温度を上昇すると、
ソース・ドレインの接合が深くなり、パンチスルー耐圧
が低下するため、微細なＭＯＳＦＥＴには適用できない
という問題があった。

【００１０】また、ソース・ドレイン形成のための不純
物イオン注入工程の他に、前記ゲート電極に選択的に不
純物をイオン注入し、当該ゲート電極のキャリア濃度を
増加させる方法も考えられるが、工程が複雑になり、生
産性が低下するという問題があった。本発明は、このよ
うな種々の問題を解決することを課題とするものであ
り、工程数を増加することなく、ゲート酸化膜とゲート
電極との界面が空乏化することを防止し、トランジスタ
のトランスコンダクタンスが大きな表面チャネル型のｎ
ＭＯＳＦＥＴ及びｐＭＯＳＦＥＴを同一基板上に備えた
半導体装置の製造方法を提供することを目的とする。

【００１１】

【課題を解決するための手段】この目的を達成するため
に、本発明は、同一基板上に、金属・酸化物・半導体構
造を有するｎ型のトランジスタと、金属・酸化物・半導
体構造を有するｐ型のトランジスタを形成する半導体装
置の製造方法において、半導体基板の素子形成領域上に
形成したゲート酸化膜の全面に、Ｓｉ₂Ｈ₆を用い５８
０℃以下の雰囲気でシリコン膜を形成する第１工程と、
前記シリコン膜にパターニングを行い、ゲート電極を形
成する第２工程と、前記ゲート電極形成後、ｎ型素子を
形成する領域にｎ型不純物を、ｐ型素子を形成する領域
にｐ型不純物を導入する第３工程と、前記不純物を活性
化する第４工程と、を含むことを特徴とする半導体装置
の製造方法を提供するものである。

【００１２】そして、前記シリコン膜形成後、当該シリ
コン膜に、６００℃以上の温度で熱処理を行うことを特
徴とする半導体装置の製造方法を提供するものである。
そしてまた、同一基板上に、金属・酸化物・半導体構造
を有するｎ型のトランジスタと、金属・酸化物・半導体
構造を有するｐ型のトランジスタを形成する半導体装置
の製造方法において、半導体基板の素子形成領域上に形
成したゲート酸化膜の全面に、多結晶シリコン膜を形成
する第１工程と、前記多結晶シリコン膜にＳｉイオンま
たはＧｅイオンを導入する第２工程と、前記Ｓｉイオン
またはＧｅイオンが導入された多結晶シリコン膜にパタ
ーニングを行い、ゲート電極を形成する第３工程と、前
記ゲート電極形成後、ｎ型素子を形成する領域にｎ型不
純物を、ｐ型素子を形成する領域にｐ型不純物を導入す
る第４工程と、前記不純物を活性化する第５工程と、を
含むことを特徴とする半導体装置の製造方法を提供する
ものである。

【００１３】さらにまた、前記ＳｉイオンまたはＧｅイ
オンが導入された多結晶シリコン膜に、６００℃以上の
温度で熱処理を行うことを特徴とする半導体装置の製造
方法を提供するものである。

【００１４】

【作用】請求項１に記載の発明によれば、半導体基板の
素子形成領域上に形成したゲート酸化膜の全面に、Ｓｉ
₂Ｈ₆を用い５８０℃以下の雰囲気でシリコン膜を形成
し、前記シリコン膜にパターニングを行い、ゲート電極
を形成した後、ｎ型素子を形成する領域にｎ型不純物
を、ｐ型素子を形成する領域にｐ型不純物を導入した
後、前記不純物を活性化することで、前記シリコン膜を
非晶質状態で形成することができる。従って、前記シリ
コン膜中の不純物の活性化率を多結晶シリコン膜中の活
性化率の１０倍程度にすることができる。

【００１５】即ち、前記条件で形成したシリコン膜は、
非晶質シリコン膜となるため、その結晶を粗大化するこ
とができると共に、粒界を少なくすることができる。従
って、粒界に偏析する不純物が少ないため、前記ゲート
電極のキャリア濃度を増加することができる。このた
め、トランジスタの作動中に、ゲート酸化膜とゲート電
極との界面に空乏化が生じることを防止することができ
る。従って、ＭＯＳＦＥＴのトランスコンダクタンスの
低下を抑制することができる。

【００１６】前記シリコン膜の成膜温度が５８０℃を越
えると、当該シリコン膜内に、核が発生して、６００℃
以上の熱処理後、シリコン膜中の結晶が微細化し、前記
ゲート電極のキャリア濃度を増加することが困難とな
る。また、前記Ｓｉ₂Ｈ₆を使用せずに、ＳｉＨ₄を用
い、成膜温度を５８０℃以下として、前記シリコン膜を
形成すると、成膜レートが低下して効率のよい成膜がで
きず、生産性を低下してしまう。

【００１７】従って、前記シリコン膜は、Ｓｉ₂Ｈ₆を
用い５８０℃以下の雰囲気で形成することが好適であ
る。また、ゲート電極とソース・ドレインのキャリア濃
度を同程度とすることができるため、従来のように、ゲ
ート電極表面及びソース・ドレインの表面をシリサイド
化することなく、十分に低いシート抵抗を得ることがで
きるため、工程を簡略化することができる。

【００１８】そしてまた、請求項２に記載の発明によれ
ば、前記シリコン膜形成後、当該シリコン膜に、６００
℃以上の温度で熱処理を行うことで、より確実に、当該
シリコン膜の結晶粒径を粗大化し、粒界を少なくするこ
とができる。さらに、請求項３に記載の発明によれば、
半導体基板の素子形成領域上のゲート酸化膜の全面に形
成した多結晶シリコン膜に、ＳｉイオンまたはＧｅイオ
ンを導入し、これをパターニングしてゲート電極を形成
した後、ｎ型素子を形成する領域にｎ型不純物を、ｐ型
素子を形成する領域にｐ型不純物を導入した後、前記不
純物を活性化することで、前記ＳｉイオンまたはＧｅイ
オンが導入された多結晶シリコン膜中の不純物の活性化
率を多結晶シリコン膜中の活性化率の１０倍程度にする
ことができる。

【００１９】即ち、前記多結晶シリコン膜に、Ｓｉイオ
ンまたはＧｅイオンを導入することで、当該多結晶シリ
コン膜の結晶を粗大化することができると共に、粒界を
無くすことができる。従って、粒界に不純物が偏析する
ことがないため、前記ゲート電極のキャリア濃度を増加
することができる。このため、トランジスタの作動中
に、ゲート酸化膜とゲート電極との界面に空乏層が生じ
ることを防止することができる。従って、ＭＯＳＦＥＴ
のトランスコンダクタンスの低下を抑制することができ
る。

【００２０】また、ゲート電極とソース・ドレインのキ
ャリア濃度を同程度とすることができるため、従来のよ
うに、ゲート電極表面及びソース・ドレインの表面をシ
リサイド化することなく、十分に低いシート抵抗を得る
ことができる。さらに、請求項４に記載の発明によれ
ば、前記ＳｉイオンまたはＧｅイオンが導入された多結
晶シリコン膜に、６００℃以上の温度で熱処理を行うこ
とで、より確実に前記シリコン膜の結晶粒径を粗大化
し、粒界を無くすことができる。

【００２１】

【実施例】（実施例１）次に、本発明に係る実施例１に
ついて、図面を参照して説明する。図１ないし図６は、
本発明の実施例１に係る半導体装置の製造工程の一部を
示す部分断面図である。

【００２２】図１に示す工程では、面方位（１００）の
ｐ型半導体基板１において、ｎ型素子を形成する領域に
ｐウエル３１を、ｐ型素子を形成する領域にｎウエル３
０を形成する。次に、公知の方法により、前記半導体基
板１の素子分離領域にフィールド酸化膜２を形成し、次
いで、ｐ型素子を形成する領域に形成したフィールド酸
化膜２の下部に反転防止層４を形成する。次に、前記ウ
エハに熱酸化を行い、半導体基板１の素子形成領域上
に、膜厚が７ｎｍ程度のゲート酸化膜５を形成する。次
いで、Ｓｉ₂Ｈ₆ガスを用い、４８０℃の成膜温度で、
前記ウエハの全面に膜厚が１５０ｎｍ程度のシリコン膜
３を形成する。このシリコン膜３は、前記条件で成膜す
ることで、非晶質シリコン膜となる。

【００２３】次に、図２に示す工程では、図１に示す工
程で得たシリコン膜３にパターニングを行い、前記ｎ型
素子を形成する領域上及びｐ型素子を形成する領域上
に、ゲート長が０．３５μｍのゲート電極６を形成す
る。次いで、前記ウエハのｎ型となる素子領域上にレジ
スト膜９を塗布し、これをマスクとして、ｐ型素子を形
成する領域に、ｐ型不純物としてＢ⁺（ホウ素）を、注
入量＝１×１０¹³個／ｃｍ ²、注入エネルギー＝１０Ｋ
ｅＶでイオン注入し、ｐ^-拡散層７及びｐ^-拡散層８、
ｐ型ゲート電極１６を形成する。

【００２４】次いで、図３に示す工程では、図２に示す
工程で形成したレジスト膜９を除去した後、前記ウエハ
のｐ型素子を形成する領域上にレジスト膜９を塗布し、
これをマスクとしてｎ型素子を形成する領域に、ｎ型不
純物としてＰ⁺（リン）を、注入量＝４×１０¹³個／ｃ
ｍ²、注入エネルギー＝３０ＫｅＶでイオン注入し、ｎ
^-拡散層１０及びｎ^-拡散層１１を形成する。

【００２５】次に、図４に示す工程では、図３に示す工
程で形成したレジスト膜９を除去し、各ゲート電極にサ
イドウォールを形成した後、前記ウエハのｎ型素子を形
成する領域上にレジスト膜９を塗布し、これをマスクと
して、ｐ型素子を形成する領域に、ｐ型不純物としてＢ
Ｆ₂ ⁺（フッ化ホウ素）を、注入量＝２×１０¹⁵個／ｃ
ｍ²、注入エネルギー＝４０ＫｅＶでイオン注入し、ｐ
⁺拡散層１２及びｐ⁺拡散層１４及びＰ型ゲート電極１
６を形成する。この時、前記ゲート電極６は、非晶質シ
リコン膜３から形成されているため、前記Ｂが、粒界に
偏析する量が少なく、シリコン膜３中に拡散する。従っ
て、従来の多結晶シリコン膜からなるゲート電極を形成
した場合に比べ、極めてキャリア濃度が増加したｐ型ゲ
ート電極１６を得ることができる。

【００２６】次いで、図５に示す工程では、図４に示す
工程で形成したレジスト膜９を除去した後、前記ウエハ
のｐ型素子を形成する領域上にレジスト膜９を塗布し、
これをマスクとして、ｎ型素子を形成する領域に、ｎ型
不純物としてＡｓ⁺（ヒ素）を、注入量＝３×１０¹⁵個
／ｃｍ²、注入エネルギー＝４０ＫｅＶでイオン注入
し、ｐ⁺拡散層１２、ｐ⁺拡散層１４ぴょびｎ型ゲート
電極２６を形成する。この時、前記ゲート電極６は、非
晶質シリコン膜３から形成されているため、前記Ｐが、
粒界に偏析する量が少なく、シリコン膜３中に拡散す
る。従って、キャリア濃度が増加したｎ型ゲート電極２
６を得ることができる。

【００２７】次に、前記イオン注入が終了したウエハを
拡散炉に装入し、当該ウエハに８５０℃で３０分間熱処
理を行う。このようにして、前記不純物を活性化し、ｐ
^-拡散層７及びｐ⁺拡散層１２からなるソース１３、ｐ
^-拡散層８及びｐ⁺拡散層１４からなるドレイン１５、
ｎ^-拡散層１０及びｎ⁺拡散層１７からなるソース１
８、ｎ^-拡散層１１及びｎ⁺拡散層１９からなるドレイ
ン２１を形成した。

【００２８】次いで、図６に示す工程では、ゲート電極
１６及び２６上、ソース１３及び１８上、ドレイン１５
及び２１上に形成されている酸化膜を除去した後、全面
に、膜厚が２０ｎｍ程度のチタン膜を形成する。次い
で、前記チタン膜が形成されたウエハを、急速加熱装置
に装入し、当該ウエハに、６５０℃で３０秒間熱処理を
行い、ゲート電極１６及び２６上、ソース１３及び１８
上、ドレイン１５及び２１上に形成されたチタン膜をシ
リサイド化し、この部分にチタンシリサイド膜２２を形
成する。次に、前記シリサイド化において、未反応であ
ったチタン膜をアンモニア過酸化水素水で除去した後、
前記ウエハを再び急速加熱装置に装入し、当該ウエハ
に、８００℃で３０秒間熱処理を行う。次いで、前記ウ
エハの全面に、層間絶縁膜２３を形成する。

【００２９】その後、コンタクト孔の開口等、所望の工
程を行い、相補性ＭＯＳＦＥＴを備えた半導体装置を完
成する。なお、本実施例では、図１に示す工程で、Ｓｉ
₂Ｈ₆ガスを用い、４８０℃の成膜温度で、シリコン膜
３を形成したが、これに限らず、当該シリコン膜３は、
Ｓｉ₂Ｈ₆ガスを用い、５８０℃以下の成膜温度で形成
すればよい。

【００３０】また、本実施例では、ｐ型素子を形成する
領域に、ｐ型不純物として、Ｂ⁺、ＢＦ₂ ⁺をイオン注
入したが、これに限らず、他の種類のｐ型不純物をイオ
ン注入してもよい。また、イオン注入条件（注入量や注
入エネルギー等）は、所望により決定してよい。また、
本実施例では、ｎ型素子を形成する領域に、ｎ型不純物
として、Ｐ⁺、Ａｓ⁺をイオン注入したが、これに限ら
ず、他の種類のｎ型不純物をイオン注入してもよい。ま
た、イオン注入条件（注入量や注入エネルギー等）は、
所望により決定してよい。

【００３１】さらにまた、本実施例では、図５に示す工
程でイオン注入が終了したウエハに８５０℃、３０分間
の熱処理を行なったが、これに限らず、当該熱処理は、
急速熱装置を用い、９００〜１１００℃程度の温度で、
１０〜６０秒間の熱処理を行う等、所望により熱処理方
法を決定してよい。そして、本実施例で説明した素子の
サイズは一例であり、所望により変更して形成してよ
い。

【００３２】次に、比較として、図１に示す工程で、シ
リコン膜を形成する代わりに、ＳｉＨ₄ガスを用い、６
２０℃の成膜温度で、膜厚が１５０ｎｍ程度の多結晶シ
リコン膜を形成した後、図２に示す以降の工程を行い、
相補性ＭＯＳＦＥＴを備えた半導体装置を完成した（比
較例）。次に、実施例１で得た相補性ＭＯＳＦＥＴ（発
明品）のシート抵抗と、比較例のシート抵抗を、ｎ型素
子形成領域及びｐ型素子形成領域について測定した。ｎ
型素子形成領域におけるシート抵抗の測定結果を図９
に、ｐｎ型素子形成領域におけるシート抵抗の測定結果
を図１０に示す。

【００３３】図９及び図１０より、発明品のシート抵抗
は、比較例のシート抵抗に比べ、極めて低い値を示すこ
とが確認された。これより、本発明品は、ゲート電極
に、ゲート及びドレインと同程度の不純物量を注入する
ことで、高いキャリア濃度が得られることが立証され
た。（実施例２）次に、本発明に係る実施例２について図面
を参照して説明する。

【００３４】前記実施例１の図１に示す工程において、
シリコン膜３を形成後、当該シリコン膜３が形成された
ウエハを、６００℃の不活性ガス雰囲気中で２時間熱処
理を行う。次に、前記実施例１で行った図２以降の工程
を行い、相補性ＭＯＳＦＥＴを備えた半導体装置を完成
する。

【００３５】なお、本実施例では、前記シリコン膜３が
形成されたウエハを、６００℃の不活性ガス雰囲気中で
２時間熱処理を行なったが、これに限らず、当該熱処理
の温度は、６００℃以上であればよい。また、熱処理時
間は、所望により決定してよい。（実施例３）次に、本発明に係る実施例３について、図
面を参照して説明する。

【００３６】図７及び図８は、本発明の実施例３に係る
半導体装置の製造工程の一部を示す部分断面図である。
図７に示す工程では、面方位（１００）のｐ型半導体基
板１において、ｎ型素子を形成する領域にｐウエル３１
を、ｐ型素子を形成する領域にｎウエル３０を形成す
る。次に、公知の方法により、前記半導体基板１の素子
分離領域にフィールド酸化膜２を形成し、次いで、ｐ型
素子を形成する領域に形成したフィールド酸化膜２の下
部に反転防止層４を形成する。次に、前記ウエハに熱酸
化を行い、半導体基板１の素子形成領域上に、膜厚が７
ｎｍ程度のゲート酸化膜５を形成する。次いで、ＳｉＨ
₄ガスを用い、６２０℃の成膜温度で、前記ゲート酸化
膜５の全面に、膜厚が１５０ｎｍが程度の多結晶シリコ
ン膜３３を形成する。

【００３７】次に、図８に示す工程では、図７に示す工
程で得た多結晶シリコン膜３３に、一価のシリコンイオ
ン（Ｓｉ⁺）を、注入量＝５×１０¹⁵個／ｃｍ²、注入
エネルギー＝４０ＫｅＶでイオン注入し、Ｓｉが注入さ
れた多結晶シリコン膜３４を形成する。このようにする
ことで、前記多結晶シリコン膜３３の結晶を粗大化する
ことができると共に、粒界を少なくすることができる。
従って、後に行う不純物イオン注入の際に、イオン注入
された不純物が、粒界に偏析するこを防止することがで
きる。このため、後に形成するゲート電極中のキャリア
濃度を増加することができる。

【００３８】次いで、前記実施例１の図２に示す以降の
工程を行い、相補性ＭＯＳＦＥＴを備えた半導体装置を
完成する。なお、本実施例では、図８に示す工程で、多
結晶シリコン膜３３にＳｉ⁺をイオン注入したが、これ
に限らず、Ｇｅ⁺をイオン注入してもよい。また、Ｓｉ
⁺またＧｅ⁺のイオン注入条件は、所望により決定して
よい。（実施例４）次に、本発明に係る実施例４について図面
を参照して説明する。

【００３９】前記実施例３の図２に示す工程において、
Ｓｉが注入された多結晶シリコン膜３４が形成されたウ
エハに、６００℃の不活性ガス雰囲気中で２時間熱処理
を行う。次に、前記実施例１で行った図２以降の工程を
行い、相補性ＭＯＳＦＥＴを備えた半導体装置を完成す
る。

【００４０】なお、本実施例では、前記Ｓｉが注入され
た多結晶シリコン膜３４が形成されたウエハを、６００
℃の不活性ガス雰囲気中で２時間熱処理を行なったが、
これに限らず、当該熱処理の温度は、６００℃以上であ
ればよい。また、熱処理時間は、所望により決定してよ
い。次に、素子間分離された半導体基板上に、膜厚が７
ｎｍ程度のゲート酸化膜を形成し、次に、当該ゲート酸
化膜上に、表１に示す成膜条件でシリコン膜を形成し
た。その後、表１に示す条件で、前記シリコン膜に不純
物をイオン注入し、次いで、８５０℃で３０分間の熱処
理を行い、前記不純物を活性化し、４種類のＭＯＳＦＥ
Ｔ（サンプル１〜サンプル４）を作成した。

【００４１】次に、前記サンプル１〜４について、準静
的な容量測定を行った。この測定において、半導体基板
が強反転した時の容量（Ｃｉｎｖ）を、蓄積状態時の半
導体基板の容量（Ｃｏｘ）で割った値（Ｃｉｎｖ／Ｃｏ
ｘ）を求めた。この結果を表１に示す。なお、前記Ｃｉ
ｎｖ／Ｃｏｘ値は、ＭＯＳＦＥＴの動作時（チャネル形
成時）のトランスコンダクタンスと層間を持つものであ
り、一般的に、Ｃｉｎｖ／Ｃｏｘが０．９８以上であれ
ば、ＭＯＳＦＥＴが動作時に、ゲート酸化膜とゲート電
極との界面が空乏化しにくいことが知られている。即
ち、十分に高いトランスコンダクタンスを確保できるこ
とが知られている。一方、前記Ｃｉｎｖ／Ｃｏｘが０．
９５以下になると、ＭＯＳＦＥＴのトランスコンダクタ
ンスが低下し、実際の使用に適さないことが知られてい
る。

【００４２】

【表１】

【００４３】表１から、サンプル１及び２（即ち、本発
明に係るシリコン膜の形成方法で得たサンプル）は、Ｃ
ｉｎｖ／Ｃｏｘ値が０．９８以上であり、十分に高いト
ランスコンダクタンスを確保できることが確認された。
これは、Ｓｉ₂Ｈ₆ガスを使用し、５８０℃以下の成膜
温度でシリコン膜を成膜したため、当該シリコン膜が非
晶質構造となり、結晶化後の結晶粒が粗大化し粒界面積
が小さいために、イオン注入した不純物イオンが前記粒
界に偏析しなかったため、ゲート電極中のキャリア濃度
が増加したためである。

【００４４】これに対し、比較例は、Ｃｉｎｖ／Ｃｏｘ
値が０．９５以下であり、ＭＯＳＦＥＴのトランスコン
ダクタンスが低下し、実際の使用に適さないことが確認
された。これは、ＳｉＨ₄ガスを使用し、６２０℃の成
膜温度でシリコン膜を形成したため、当該シリコン膜が
多結晶構造となり、形成された粒界にイオン注入された
不純物が偏析したためである。

【００４５】また、サンプル４は、Ｃｉｎｖ／Ｃｏｘ値
が０．９９となり、十分に高いトランスコンダクタンス
を確保できるが、イオン注入量が多いため、ＭＯＳＦＥ
Ｔがパンチスルーを起こし、実際の使用が不可能であ
る。次に、前記実施例１ないし実施例４及び比較例で得
た相補性ＭＯＳＦＥＴのトランスコンダクタンスの最大
値（ｍＳ／ｍｍ）及び前記実施例１で得た比較例のトラ
ンスコンダクタンスの最大値（ｍＳ／ｍｍ）を測定し
た。なお、Ｖ_DS＝３Ｖとした。

【００４６】この結果を表２に示す。

【００４７】

【表２】

【００４８】表２から、本発明に係る相補性ＭＯＳＦＥ
Ｔ（実施例１ないし実施例４）は、比較例に比べ、非常
に高いトランスコンダクタンスを得ることができた。

【００４９】

【発明の効果】以上説明したように、請求項１に記載の
発明によれば、半導体基板の素子形成領域上に形成した
ゲート酸化膜の全面に、Ｓｉ₂Ｈ₆を用い５８０℃以下
の雰囲気でシリコン膜を形成し、前記シリコン膜にパタ
ーニングを行い、ゲート電極を形成した後、ｎ型素子を
形成する領域にｎ型不純物を、ｐ型素子を形成する領域
にｐ型不純物を導入した後、前記不純物を活性化するこ
とで、前記シリコン膜を粗大な結晶粒を持つ多結晶シリ
コン膜として形成することができる。従って、前記シリ
コン膜中の不純物の活性化率を多結晶シリコン膜中の活
性化率の１０倍程度にすることができる。このため、ゲ
ート電極のキャリア濃度を増加することができる結果、
トランジスタの作動中に、ゲート酸化膜とゲート電極と
の界面に空乏層が生じることを防止することができる。
従って、ＭＯＳＦＥＴのトランスコンダクタンスの低下
を抑制することができる。

【００５０】また、請求項２に記載の発明によれば、前
記シリコン膜形成後、当該シリコン膜に、６００℃以上
の温度で熱処理を行うことで、前記効果に加え、より確
実に前記シリコン膜の結晶粒径を粗大化することができ
る。さらに、請求項３に記載の発明によれば、半導体基
板の素子形成領域上のゲート酸化膜の全面に形成した多
結晶シリコン膜に、ＳｉイオンまたはＧｅイオンを導入
し、これをパターニングしてゲート電極を形成した後、
ｎ型素子を形成する領域にｎ型不純物を、ｐ型素子を形
成する領域にｐ型不純物を導入した後、前記不純物を活
性化することで、前記ＳｉイオンまたはＧｅイオンが導
入された多結晶シリコン膜中の不純物の活性化率を多結
晶シリコン膜中の活性化率の１０倍程度にすることがで
きる。このため、ゲート電極のキャリア濃度を増加する
ことができる結果、トランジスタの作動中に、ゲート酸
化膜とゲート電極との界面に空乏化が生じることを防止
することができる。従って、ＭＯＳＦＥＴのトランスコ
ンダクタンスの低下を抑制することができる。

【００５１】そして、請求項４に記載の発明によれば、
前記ＳｉイオンまたはＧｅイオンが導入された多結晶シ
リコン膜に、６００℃以上の温度で熱処理を行うこと
で、前記効果に加え、より確実に前記シリコン膜の結晶
粒径を効率良く粗大化し、粒界を無くすことができる。

【図面の簡単な説明】

【図１】本発明の実施例１にかかる半導体装置の製造工
程の一部を示す部分断面図である。

【図２】本発明の実施例１にかかる半導体装置の製造工
程の一部を示す部分断面図である。

【図３】本発明の実施例１にかかる半導体装置の製造工
程の一部を示す部分断面図である。

【図４】本発明の実施例１にかかる半導体装置の製造工
程の一部を示す部分断面図である。

【図５】本発明の実施例１にかかる半導体装置の製造工
程の一部を示す部分断面図である。

【図６】本発明の実施例１にかかる半導体装置の製造工
程の一部を示す部分断面図である。

【図７】本発明の実施例３にかかる半導体装置の製造工
程の一部を示す部分断面図である。

【図８】本発明の実施例３にかかる半導体装置の製造工
程の一部を示す部分断面図である。

【図９】本発明の実施例１にかかるｎ型素子形成領域と
比較例のｎ型素子形成領域におけるシート抵抗値を示す
図である。

【図１０】本発明の実施例１にかかるｐ型素子形成領域
と比較例のｐ型素子形成領域におけるシート抵抗値を示
す図である。

【符号の説明】

１半導体基板２フィールド酸化膜３シリコン膜５ゲート酸化膜１３ソース１５ドレイン１８ソース２１ドレイン

Claims

【特許請求の範囲】

【請求項１】同一基板上に、金属・酸化物・半導体構
造を有するｎ型のトランジスタと、金属・酸化物・半導
体構造を有するｐ型のトランジスタを形成する半導体装
置の製造方法において、半導体基板の素子形成領域上に形成したゲート酸化膜の
全面に、Ｓｉ₂Ｈ₆を用い５８０℃以下の雰囲気でシリ
コン膜を形成する第１工程と、前記シリコン膜にパター
ニングを行い、ゲート電極を形成する第２工程と、前記
ゲート電極形成後、ｎ型素子を形成する領域にｎ型不純
物を、ｐ型素子を形成する領域にｐ型不純物を導入する
第３工程と、前記不純物を活性化する第４工程と、を含
むことを特徴とする半導体装置の製造方法。
【請求項２】前記シリコン膜形成後、当該シリコン膜
に、６００℃以上の温度で熱処理を行うことを特徴とす
る請求項１記載の半導体装置の製造方法。
【請求項３】同一基板上に、金属・酸化物・半導体構
造を有するｎ型のトランジスタと、金属・酸化物・半導
体構造を有するｐ型のトランジスタを形成する半導体装
置の製造方法において、半導体基板の素子形成領域上に形成したゲート酸化膜の
全面に、多結晶シリコン膜を形成する第１工程と、前記
多結晶シリコン膜にＳｉイオンまたはＧｅイオンを導入
する第２工程と、前記ＳｉイオンまたはＧｅイオンが導
入された多結晶シリコン膜にパターニングを行い、ゲー
ト電極を形成する第３工程と、前記ゲート電極形成後、
ｎ型素子を形成する領域にｎ型不純物を、ｐ型素子を形
成する領域にｐ型不純物を導入する第４工程と、前記不
純物を活性化する第５工程と、を含むことを特徴とする
半導体装置の製造方法。
【請求項４】前記ＳｉイオンまたはＧｅイオンが導入
された多結晶シリコン膜に、６００℃以上の温度で熱処
理を行うことを特徴とする請求項３記載の半導体装置の
製造方法。