JPH07336202A - クロック切換回路 - Google Patents
クロック切換回路Info
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- JPH07336202A JPH07336202A JP6122577A JP12257794A JPH07336202A JP H07336202 A JPH07336202 A JP H07336202A JP 6122577 A JP6122577 A JP 6122577A JP 12257794 A JP12257794 A JP 12257794A JP H07336202 A JPH07336202 A JP H07336202A
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- speed clock
- clock
- circuit
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Abstract
(57)【要約】
【目的】 レジスタを用いずに、クロックを切換え得る
クロック切換回路を提供する。 【構成】 電源ＶD 設置電源ＶS との間に、Ｐチャネル
トランジスタ11と、抵抗12及びコンデンサ13の並列回路
との直列回路を介装し、コンデンサ13、抵抗12、Ｐチャ
ネルトランジスタ11の接続部を、インバータ14を介して
RSフリップフロップ15のセット端子Ｓと接続し、その出
力端子Ｑをマルチプレクサ16の入力側と接続する。Ｐチ
ャネルトランジスタ11のゲートに高速クロックＸを、RS
フリップフロップ15のリセット端子Ｒにリセット信号RS
T を、マルチプレクサ16に高速クロックＸ及び低速クロ
ックＸC を入力する構成にする。
クロック切換回路を提供する。 【構成】 電源ＶD 設置電源ＶS との間に、Ｐチャネル
トランジスタ11と、抵抗12及びコンデンサ13の並列回路
との直列回路を介装し、コンデンサ13、抵抗12、Ｐチャ
ネルトランジスタ11の接続部を、インバータ14を介して
RSフリップフロップ15のセット端子Ｓと接続し、その出
力端子Ｑをマルチプレクサ16の入力側と接続する。Ｐチ
ャネルトランジスタ11のゲートに高速クロックＸを、RS
フリップフロップ15のリセット端子Ｒにリセット信号RS
T を、マルチプレクサ16に高速クロックＸ及び低速クロ
ックＸC を入力する構成にする。
Description
【０００１】
【産業上の利用分野】本発明は、クロック切換回路に関
するものである。
するものである。
【０００２】
【従来の技術】図23は低速クロックの発振回路が出力す
る低速クロックと、高速クロックの発振回路が出力する
高速クロックとをシステムクロック切換回路により切換
えるようにしているマイクロコンピュータのブロック図
である。マイクロコンピュータ１内には発振回路2a、発
振回路2b、システムクロック切換回路３、システムクロ
ック切換制御レジスタ４、分周回路５、ラッチ回路6a、
ラッチ回路6b及びOR回路７を内蔵している。高速クロッ
クＸを発振する発振回路2aは、高速クロック入力端子Ｘ
IN及び高速クロック出力端子ＸOUT と接続され、低速ク
ロックＸC を発振する発振回路2bは、低速クロック入力
端子ＸCIN 及び低速クロック出力端子ＸCOUTと接続され
ている。発振回路2aが出力する高速クロックＸ及び発振
回路2bが出力する低速クロックＸC はシステムクロック
切換回路３へ入力されている。システムクロック切換回
路３が切換動作して出力するシステムクロックSCLKは分
周回路５へ入力され、分周回路５が分周した内部クロッ
クCLK が分周回路５から出力されるようになっている。
る低速クロックと、高速クロックの発振回路が出力する
高速クロックとをシステムクロック切換回路により切換
えるようにしているマイクロコンピュータのブロック図
である。マイクロコンピュータ１内には発振回路2a、発
振回路2b、システムクロック切換回路３、システムクロ
ック切換制御レジスタ４、分周回路５、ラッチ回路6a、
ラッチ回路6b及びOR回路７を内蔵している。高速クロッ
クＸを発振する発振回路2aは、高速クロック入力端子Ｘ
IN及び高速クロック出力端子ＸOUT と接続され、低速ク
ロックＸC を発振する発振回路2bは、低速クロック入力
端子ＸCIN 及び低速クロック出力端子ＸCOUTと接続され
ている。発振回路2aが出力する高速クロックＸ及び発振
回路2bが出力する低速クロックＸC はシステムクロック
切換回路３へ入力されている。システムクロック切換回
路３が切換動作して出力するシステムクロックSCLKは分
周回路５へ入力され、分周回路５が分周した内部クロッ
クCLK が分周回路５から出力されるようになっている。
【０００３】システムクロック切換制御レジスタ４の記
憶内容はシステムクロック切換回路３へ与えられてい
る。リセット信号RST 及び復帰信号RTN が入力されるOR
回路７の出力は、ラッチ回路6a,6b の各リセット端子Ｒ
へ入力されている。ラッチ回路6aのセット端子Ｓには発
振停止信号STa が、ラッチ回路6bのセット端子Ｓには発
振停止信号STb が入力されている。ラッチ回路6aのラッ
チ出力は発振回路2aへ、ラッチ回路6bのラッチ出力は発
振回路2bへ、発振開始、停止信号として与えられてい
る。
憶内容はシステムクロック切換回路３へ与えられてい
る。リセット信号RST 及び復帰信号RTN が入力されるOR
回路７の出力は、ラッチ回路6a,6b の各リセット端子Ｒ
へ入力されている。ラッチ回路6aのセット端子Ｓには発
振停止信号STa が、ラッチ回路6bのセット端子Ｓには発
振停止信号STb が入力されている。ラッチ回路6aのラッ
チ出力は発振回路2aへ、ラッチ回路6bのラッチ出力は発
振回路2bへ、発振開始、停止信号として与えられてい
る。
【０００４】このマイクロコンピュータ１は、電源投入
後、リセット状態から立ち上がり、図示していない内部
レジスタ及びポート等が初期化される。そしてリセット
状態を解除することにより、図示しないROM 等のメモリ
に書込まれた記憶内容にしたがって、マイクロコンピュ
ータ１が動作を開始する。
後、リセット状態から立ち上がり、図示していない内部
レジスタ及びポート等が初期化される。そしてリセット
状態を解除することにより、図示しないROM 等のメモリ
に書込まれた記憶内容にしたがって、マイクロコンピュ
ータ１が動作を開始する。
【０００５】次にこのマイクロコンピュータ１の動作を
各部信号のタイミングチャートを示す図24とともに説明
する。図24(a) に示すように図示していないシステム回
路の電源を電圧ＶDDに立ち上げると、発振回路2a,2b が
ともに発振動作を開始し、Ｍ点, Ｎ点には図24(b),(c)
に示すような発振電圧が得られ、この発振電圧の振幅は
時間経過にともない次第に安定していく。そしてＭ点Ｎ
点に得られた発振電圧により、発振回路2a,2bで生成さ
れＰ点, Ｕ点に得られる高速クロックＸ, 低速クロック
ＸC は図24(d),(e) に示すような矩形波になる。
各部信号のタイミングチャートを示す図24とともに説明
する。図24(a) に示すように図示していないシステム回
路の電源を電圧ＶDDに立ち上げると、発振回路2a,2b が
ともに発振動作を開始し、Ｍ点, Ｎ点には図24(b),(c)
に示すような発振電圧が得られ、この発振電圧の振幅は
時間経過にともない次第に安定していく。そしてＭ点Ｎ
点に得られた発振電圧により、発振回路2a,2bで生成さ
れＰ点, Ｕ点に得られる高速クロックＸ, 低速クロック
ＸC は図24(d),(e) に示すような矩形波になる。
【０００６】このようにしてシステム回路の電源を立ち
上げた後、図24(f) に示すようにリセット信号RST を立
ち上げてリセットを解除すると、マイクロコンピュータ
１はROM とのメモリに書込まれたソフトウェアの内容に
したがい動作を開始するが、リセット解除後、ソフトウ
ェアによりシステムクロックSCLKを高速クロックＸから
低速クロックＸC に切換える場合、ソフトウェアにより
発振安定待ち時間Ｔ0を十分長く設定していると、Ｗ点
の図24(g) に示すシステムクロックSCLKは、発振安定待
ち時間Ｔ0 が終了した時点、即ち低速クロックＸC が安
定した後にシステムクロック切換回路３により高速クロ
ックＸから低速クロックＸC に切換えられて、システム
回路が正常に動作する。しかるに、発振安定待ち時間Ｔ
0 が短く設定されていると、図24(h) に示すようにシス
テムクロックSCLKは、発振安定待ち時間Ｔ0 が短い発振
安定待ち時間が終了した時点、即ち低速クロックＸC が
まだ安定していないときに、システムクロック切換回路
３にり高速クロックＸから低速クロックＸC に切換えら
れて、高速クロックＸから低速クロックＸC へ切換えら
れる途中では、低速クロックＸC が不定となる期間が生
じる。
上げた後、図24(f) に示すようにリセット信号RST を立
ち上げてリセットを解除すると、マイクロコンピュータ
１はROM とのメモリに書込まれたソフトウェアの内容に
したがい動作を開始するが、リセット解除後、ソフトウ
ェアによりシステムクロックSCLKを高速クロックＸから
低速クロックＸC に切換える場合、ソフトウェアにより
発振安定待ち時間Ｔ0を十分長く設定していると、Ｗ点
の図24(g) に示すシステムクロックSCLKは、発振安定待
ち時間Ｔ0 が終了した時点、即ち低速クロックＸC が安
定した後にシステムクロック切換回路３により高速クロ
ックＸから低速クロックＸC に切換えられて、システム
回路が正常に動作する。しかるに、発振安定待ち時間Ｔ
0 が短く設定されていると、図24(h) に示すようにシス
テムクロックSCLKは、発振安定待ち時間Ｔ0 が短い発振
安定待ち時間が終了した時点、即ち低速クロックＸC が
まだ安定していないときに、システムクロック切換回路
３にり高速クロックＸから低速クロックＸC に切換えら
れて、高速クロックＸから低速クロックＸC へ切換えら
れる途中では、低速クロックＸC が不定となる期間が生
じる。
【０００７】
【発明が解決しようとする課題】前述したように、マイ
クロコンピュータに内蔵している従来のシステムクロッ
ク切換回路はシステムクロックを高速クロック及び低速
クロックのいずれかに切換える時点を定めるためにシス
テムクロック切換制御レジスタを必要とし、またその切
換時点を変更する場合はシステムクロック切換制御レジ
スタのデータをソフトウェアにより書換える必要があ
り、ソフトウェアの負担が増大するという問題がある。
クロコンピュータに内蔵している従来のシステムクロッ
ク切換回路はシステムクロックを高速クロック及び低速
クロックのいずれかに切換える時点を定めるためにシス
テムクロック切換制御レジスタを必要とし、またその切
換時点を変更する場合はシステムクロック切換制御レジ
スタのデータをソフトウェアにより書換える必要があ
り、ソフトウェアの負担が増大するという問題がある。
【０００８】一方、システムクロックで駆動する回路の
動作モードを変更すべく、その動作周波数を変更する場
合には、高速クロック及び低速クロックのいずれかに確
実に切換え得るか否かをソフトウェアにより確認する必
要があるという問題がある。本発明は斯かる問題に鑑
み、システムクロック切換制御レジスタを用いてシステ
ムクロックを高速クロック及び低速クロックのいずれか
に切換える必要がなく、ソフトウェアの負担を増大させ
ることがないシステムクロック切換回路を提供すること
を目的とする。
動作モードを変更すべく、その動作周波数を変更する場
合には、高速クロック及び低速クロックのいずれかに確
実に切換え得るか否かをソフトウェアにより確認する必
要があるという問題がある。本発明は斯かる問題に鑑
み、システムクロック切換制御レジスタを用いてシステ
ムクロックを高速クロック及び低速クロックのいずれか
に切換える必要がなく、ソフトウェアの負担を増大させ
ることがないシステムクロック切換回路を提供すること
を目的とする。
【０００９】
【課題を解決するための手段】第１発明のクロック切換
回路は、高速クロックによりオン，オフ動作するスイッ
チ素子と、該スイッチ素子と直列接続されている、抵
抗、コンデンサの並列回路と、該コンデンサの電圧が入
力される反転素子と、該反転素子の出力、及び低速クロ
ックにすべくリセットするリセット信号が入力されるラ
ッチ回路と、該ラッチ回路のラッチ出力が入力され、ラ
ッチ回路にリセット信号が入力されているときのラッチ
出力により低速クロックを選択し、リセット信号が入力
されなくなったときのラッチ出力により高速クロックを
選択するマルチプレクサとを備える。
回路は、高速クロックによりオン，オフ動作するスイッ
チ素子と、該スイッチ素子と直列接続されている、抵
抗、コンデンサの並列回路と、該コンデンサの電圧が入
力される反転素子と、該反転素子の出力、及び低速クロ
ックにすべくリセットするリセット信号が入力されるラ
ッチ回路と、該ラッチ回路のラッチ出力が入力され、ラ
ッチ回路にリセット信号が入力されているときのラッチ
出力により低速クロックを選択し、リセット信号が入力
されなくなったときのラッチ出力により高速クロックを
選択するマルチプレクサとを備える。
【００１０】第２発明のクロック切換回路は、高速クロ
ック又は低速クロックによりオン，オフ動作するスイッ
チ素子と、該スイッチ素子を直列接続されている、抵抗
及びコンデンサの並列回路と、該コンデンサの電圧が入
力される第１反転素子と、該第１反転素子の出力が入力
される第２反転素子と、該第２反転素子の出力、及び高
速クロックにすべくリセットするリセット信号が入力さ
れるラッチ回路と、該ラッチ回路のラッチ出力が入力さ
れ、ラッチ回路にリセット信号が入力されているときの
ラッチ出力により高速クロックを選択し、リセット信号
が入力されなくなったときのラッチ出力により低速クロ
ックを選択するマルチプレクサとを備える。
ック又は低速クロックによりオン，オフ動作するスイッ
チ素子と、該スイッチ素子を直列接続されている、抵抗
及びコンデンサの並列回路と、該コンデンサの電圧が入
力される第１反転素子と、該第１反転素子の出力が入力
される第２反転素子と、該第２反転素子の出力、及び高
速クロックにすべくリセットするリセット信号が入力さ
れるラッチ回路と、該ラッチ回路のラッチ出力が入力さ
れ、ラッチ回路にリセット信号が入力されているときの
ラッチ出力により高速クロックを選択し、リセット信号
が入力されなくなったときのラッチ出力により低速クロ
ックを選択するマルチプレクサとを備える。
【００１１】第３発明のクロック切換回路は、高速クロ
ックが入力されるフィルタと、該フィルタの出力が入力
されるフラグと、該フラグの出力、及び低速クロックに
すべくリセットするリセット信号が入力されるラッチ回
路と、該ラッチ回路のラッチ出力が入力され、ラッチ回
路にリセット信号が入力されているときのラッチ出力に
より低速クロックを選択し、リセット信号が入力されな
くなったときのラッチ出力により高速クロックを選択す
るマルチプレクサとを備える。
ックが入力されるフィルタと、該フィルタの出力が入力
されるフラグと、該フラグの出力、及び低速クロックに
すべくリセットするリセット信号が入力されるラッチ回
路と、該ラッチ回路のラッチ出力が入力され、ラッチ回
路にリセット信号が入力されているときのラッチ出力に
より低速クロックを選択し、リセット信号が入力されな
くなったときのラッチ出力により高速クロックを選択す
るマルチプレクサとを備える。
【００１２】
【作用】第１発明では、Ｈレベルのリセット信号をラッ
チ回路へ入力するとラッチ回路がリセットされ、マルチ
プレクサは低速クロックを選択する。リセット解除後、
高速クロックが発生していないとスイッチ素子がオフ動
作してコンデンサの電圧が、反転素子のしきい値電圧以
上になり、反転素子の出力がＬレベルになってラッチ回
路がセットされず、それによりマルチプレクサは高速ク
ロックを選択しない。また高速クロックが発生している
とスイッチ素子はオン，オフ動作してコンデンサが充放
電し、反転素子のしきい値電圧以下になり、反転素子の
出力がＨレベルになってラッチ回路がセットされ、それ
によりマルチプレクサは高速クロックを選択する。これ
により、リセット解除後、高速クロックが発生していれ
ば、安定待ち時間を設定せずに、低速クロックから高速
クロックに切換わる。
チ回路へ入力するとラッチ回路がリセットされ、マルチ
プレクサは低速クロックを選択する。リセット解除後、
高速クロックが発生していないとスイッチ素子がオフ動
作してコンデンサの電圧が、反転素子のしきい値電圧以
上になり、反転素子の出力がＬレベルになってラッチ回
路がセットされず、それによりマルチプレクサは高速ク
ロックを選択しない。また高速クロックが発生している
とスイッチ素子はオン，オフ動作してコンデンサが充放
電し、反転素子のしきい値電圧以下になり、反転素子の
出力がＨレベルになってラッチ回路がセットされ、それ
によりマルチプレクサは高速クロックを選択する。これ
により、リセット解除後、高速クロックが発生していれ
ば、安定待ち時間を設定せずに、低速クロックから高速
クロックに切換わる。
【００１３】第２発明では、Ｈレベルのリセット信号を
ラッチ回路へ入力すると、ラッチ回路がリセットされマ
ルチプレクサは高速クロックを選択する。リセット解除
後、高速クロック又は低速クロックが発生していないと
スイッチ素子がオフ動作してコンデンサの電圧が第１,
第２反転素子のしきい値電圧以上になり、第１反転素子
の出力がＬレベルに、第２反転素子の出力がＨレベルに
なってラッチ回路がセットされ、マルチプレクサは低速
クロック又は高速クロックを選択する。また高速クロッ
ク又は低速クロックが発生しているとスイッチ素子はオ
ン，オフ動作してコンデンサが充放電し、コンデンサの
電圧が第１, 第２反転素子のしきい値電圧以下になり、
第１反転素子の出力がＨレベルに、第２反転素子の出力
がＬレベルになって、ラッチ回路がセットされず、マル
チプレクサは低速クロック又は高速クロックを選択す
る。これによりリセット解除後、高速クロック又は低速
クロックが発生していないと高速クロック又は低速クロ
ックのままになり、発生していると、低速クロック又は
高速クロックに切換わる。
ラッチ回路へ入力すると、ラッチ回路がリセットされマ
ルチプレクサは高速クロックを選択する。リセット解除
後、高速クロック又は低速クロックが発生していないと
スイッチ素子がオフ動作してコンデンサの電圧が第１,
第２反転素子のしきい値電圧以上になり、第１反転素子
の出力がＬレベルに、第２反転素子の出力がＨレベルに
なってラッチ回路がセットされ、マルチプレクサは低速
クロック又は高速クロックを選択する。また高速クロッ
ク又は低速クロックが発生しているとスイッチ素子はオ
ン，オフ動作してコンデンサが充放電し、コンデンサの
電圧が第１, 第２反転素子のしきい値電圧以下になり、
第１反転素子の出力がＨレベルに、第２反転素子の出力
がＬレベルになって、ラッチ回路がセットされず、マル
チプレクサは低速クロック又は高速クロックを選択す
る。これによりリセット解除後、高速クロック又は低速
クロックが発生していないと高速クロック又は低速クロ
ックのままになり、発生していると、低速クロック又は
高速クロックに切換わる。
【００１４】第３発明では、Ｈレベルのリセット信号を
ラッチ回路へ入力すると、ラッチ回路がリセットされマ
ルチプレクサは低速クロックを選択する。リセット解除
後、高速クロックが発生していないとフラグはＬレベル
になりラッチ回路がセットされず、それによりマルチプ
レクサは高速クロックを選択しない。高速クロックが発
生しているとフラグがＨレベルになりラッチ回路がセッ
トされ、マルチプレクサは高速クロックを選択する。こ
れにより、リセットを解除すると、リセット解除後、高
速クロックが発生していれば、安定待ち時間を設定せず
に、低速クロックから高速クロックに切換わる。
ラッチ回路へ入力すると、ラッチ回路がリセットされマ
ルチプレクサは低速クロックを選択する。リセット解除
後、高速クロックが発生していないとフラグはＬレベル
になりラッチ回路がセットされず、それによりマルチプ
レクサは高速クロックを選択しない。高速クロックが発
生しているとフラグがＨレベルになりラッチ回路がセッ
トされ、マルチプレクサは高速クロックを選択する。こ
れにより、リセットを解除すると、リセット解除後、高
速クロックが発生していれば、安定待ち時間を設定せず
に、低速クロックから高速クロックに切換わる。
【００１５】
【実施例】以下本発明をその実施例を示す図面により詳
述する。図１は本発明に係るクロック切換回路の第１実
施例の構成を示すブロック図である。電源ＶD と接地電
源ＶS との間に、Ｐチャネルトランジスタ11を電源ＶD
に接続して、Ｐチャネルトランジスタ11と抵抗12との直
列回路が介装されている。Ｐチャネルトランジスタ11の
ゲートには高速クロックＸが入力される。抵抗12にはコ
ンデンサ13が並列接続されており、抵抗12とコンデンサ
13とＰチャネルトランジスタ11との接続部は、インバー
タ14の入力側と接続されている。インバータ14の出力側
はラッチ回路たるRSフリップフロップ15のセット端子Ｓ
と接続されている。RSフリップフロップ15のリセット端
子Ｒにはリセット信号RST が入力される。RSフリップフ
ロップ15の出力端子Ｑは、AND 回路16a の一入力端子と
インバータ16b の入力側と接続されている。インバータ
16b の出力側はAND 回路16cの一入力端子と接続されて
いる。AND 回路16a の他入力端子には高速クロックＸが
入力され、AND 回路16c の他入力端子には低速クロック
ＸC が入力される。AND 回路16a,16c の出力はOR回路16
d の一, 他入力端子へ各別に入力される。OR回路16d か
らシステムクロックSCLKが出力される。AND 回路16a,16
c 、インバータ16b 及びOR回路16d によりマルチプレク
サ16が構成されている。
述する。図１は本発明に係るクロック切換回路の第１実
施例の構成を示すブロック図である。電源ＶD と接地電
源ＶS との間に、Ｐチャネルトランジスタ11を電源ＶD
に接続して、Ｐチャネルトランジスタ11と抵抗12との直
列回路が介装されている。Ｐチャネルトランジスタ11の
ゲートには高速クロックＸが入力される。抵抗12にはコ
ンデンサ13が並列接続されており、抵抗12とコンデンサ
13とＰチャネルトランジスタ11との接続部は、インバー
タ14の入力側と接続されている。インバータ14の出力側
はラッチ回路たるRSフリップフロップ15のセット端子Ｓ
と接続されている。RSフリップフロップ15のリセット端
子Ｒにはリセット信号RST が入力される。RSフリップフ
ロップ15の出力端子Ｑは、AND 回路16a の一入力端子と
インバータ16b の入力側と接続されている。インバータ
16b の出力側はAND 回路16cの一入力端子と接続されて
いる。AND 回路16a の他入力端子には高速クロックＸが
入力され、AND 回路16c の他入力端子には低速クロック
ＸC が入力される。AND 回路16a,16c の出力はOR回路16
d の一, 他入力端子へ各別に入力される。OR回路16d か
らシステムクロックSCLKが出力される。AND 回路16a,16
c 、インバータ16b 及びOR回路16d によりマルチプレク
サ16が構成されている。
【００１６】次にこのクロック切換回路の動作を、各部
信号のタイミングチャートを示す図２とともに説明す
る。いま、RSフリップフロップ15のリセット端子Ｒに、
図２(c) に示すようにＨレベルのリセット信号RST が入
力されると、RSフリップフロップ15の出力端子ＱがＬレ
ベルになる。それによりAND 回路16c が低速クロックＸ
C を選択し、マルチプレクサ16から図２(f) に示すよう
に低速クロックＸC のシステムクロックSCLKを出力す
る。また、リセットが解除されるとリセット信号RST が
図２(c) に示すようにＬレベルに反転する。このとき高
速クロックＸが図２(a) に示すように発生していない場
合は、Ｐチャネルトランジスタ11のゲートがＬレベルで
あり、Ｐチャネルトランジスタ11がオンしていて、コン
デンサ13は電源ＶD の電圧により充電される。そしてコ
ンデンサ13の端子電圧であるＡ点の電圧が図２(d) に示
すように、インバータ14のしきい値電圧Ｖth以上にな
り、インバータ14の出力であるＢ点の電圧は図２(e) に
示すようにＬレベルに保持されていて、ラッチ回路15の
出力ＱはＬレベルのままとなり、システムクロックSCLK
はリセット時と同様に低速クロックＸC になる。
信号のタイミングチャートを示す図２とともに説明す
る。いま、RSフリップフロップ15のリセット端子Ｒに、
図２(c) に示すようにＨレベルのリセット信号RST が入
力されると、RSフリップフロップ15の出力端子ＱがＬレ
ベルになる。それによりAND 回路16c が低速クロックＸ
C を選択し、マルチプレクサ16から図２(f) に示すよう
に低速クロックＸC のシステムクロックSCLKを出力す
る。また、リセットが解除されるとリセット信号RST が
図２(c) に示すようにＬレベルに反転する。このとき高
速クロックＸが図２(a) に示すように発生していない場
合は、Ｐチャネルトランジスタ11のゲートがＬレベルで
あり、Ｐチャネルトランジスタ11がオンしていて、コン
デンサ13は電源ＶD の電圧により充電される。そしてコ
ンデンサ13の端子電圧であるＡ点の電圧が図２(d) に示
すように、インバータ14のしきい値電圧Ｖth以上にな
り、インバータ14の出力であるＢ点の電圧は図２(e) に
示すようにＬレベルに保持されていて、ラッチ回路15の
出力ＱはＬレベルのままとなり、システムクロックSCLK
はリセット時と同様に低速クロックＸC になる。
【００１７】しかし、リセット解除後、図２(a) に示す
ように高速クロックＸが発生していて、Ｐチャネルトラ
ンジスタ11のゲートに入力されている場合は、Ｐチャネ
ルトランジスタ11のゲートには矩形波電圧が入力され、
ゲートがＬレベルの期間はコンデンサ13が電源ＶD の電
圧により充電され、ゲートがＨレベルの期間はＰチャネ
ルトランジスタ11がオフして、抵抗12を介してコンデン
サ13が放電され、Ａ点の電圧は図２(d) に示すように鋸
歯状になる。その結果、Ａ点の電圧はインバータ14のし
きい値電圧Ｖth以下になって、Ｂ点の電圧は図２(e) に
示すようにＨレベルに反転し、RSフリップフロップ15の
出力端子ＱがＨレベルになり、AND 回路16a が高速クロ
ックＸを出力し、OR回路16d から高速クロックＸのシス
テムクロックSCLKを出力する。即ち、例えばシステム回
路の動作モードを変更する場合にはマルチプレクサ16に
より、システムクロックSCLKは低速クロックＸC から高
速クロックＸに切換えられる。
ように高速クロックＸが発生していて、Ｐチャネルトラ
ンジスタ11のゲートに入力されている場合は、Ｐチャネ
ルトランジスタ11のゲートには矩形波電圧が入力され、
ゲートがＬレベルの期間はコンデンサ13が電源ＶD の電
圧により充電され、ゲートがＨレベルの期間はＰチャネ
ルトランジスタ11がオフして、抵抗12を介してコンデン
サ13が放電され、Ａ点の電圧は図２(d) に示すように鋸
歯状になる。その結果、Ａ点の電圧はインバータ14のし
きい値電圧Ｖth以下になって、Ｂ点の電圧は図２(e) に
示すようにＨレベルに反転し、RSフリップフロップ15の
出力端子ＱがＨレベルになり、AND 回路16a が高速クロ
ックＸを出力し、OR回路16d から高速クロックＸのシス
テムクロックSCLKを出力する。即ち、例えばシステム回
路の動作モードを変更する場合にはマルチプレクサ16に
より、システムクロックSCLKは低速クロックＸC から高
速クロックＸに切換えられる。
【００１８】図３は本発明に係るクロック切換回路の第
２実施例の構成を示すブロック図である。NAND回路19の
一入力端子へ高速クロックＸがインバータ20を介して入
力され、NAND回路19の他入力端子へRSフリップフロップ
15の出力端子Ｑの出力がインバータ18を介して入力され
ている。NAND回路19の出力端子はＰチャネルトランジス
タ11のゲートと接続されている。それ以外の構成は図１
に示したクロック切換回路の構成と同様であり、同一構
成部分には同一符号を付している。
２実施例の構成を示すブロック図である。NAND回路19の
一入力端子へ高速クロックＸがインバータ20を介して入
力され、NAND回路19の他入力端子へRSフリップフロップ
15の出力端子Ｑの出力がインバータ18を介して入力され
ている。NAND回路19の出力端子はＰチャネルトランジス
タ11のゲートと接続されている。それ以外の構成は図１
に示したクロック切換回路の構成と同様であり、同一構
成部分には同一符号を付している。
【００１９】次にこのクロック切換回路の動作を、各部
信号のタイミングチャートを示す図４とともに説明す
る。リセット信号RST が図４(d) に示すようにＨレベル
であると、RSフリップフロップ15の出力端子Ｑの出力Ｙ
1 は図４(e) に示すようにＬレベルになり、そのためイ
ンバータ16b の出力がＨレベルになる。このとき低速ク
ロックＸC が図４(c) に示すように発生している場合は
AND 回路16c から低速クロックＸC が出力され、OR回路
16d から低速クロックＸC のシステムクロックSCLKを出
力する。次に図４(d) に示すようにリセット信号RST が
Ｌレベルになってリセットを解除した後、高速クロック
Ｘが図４(a) に示すように発生していない期間では、NA
ND回路19にインバータ18のＨレベルの出力Ｙ2 と、イン
バータ20のＨレベルの出力とが入力されて、NAND回路19
の出力Ｚは図４(g) に示すようにＬレベルのままとな
り、Ｐチャネルトランジスタ11がオンしいてコンデンサ
13が充電され続けてＡ点の電圧は図４(h) に示すように
インバータ14のしきい値電圧Ｖth以上に保持されてい
る。
信号のタイミングチャートを示す図４とともに説明す
る。リセット信号RST が図４(d) に示すようにＨレベル
であると、RSフリップフロップ15の出力端子Ｑの出力Ｙ
1 は図４(e) に示すようにＬレベルになり、そのためイ
ンバータ16b の出力がＨレベルになる。このとき低速ク
ロックＸC が図４(c) に示すように発生している場合は
AND 回路16c から低速クロックＸC が出力され、OR回路
16d から低速クロックＸC のシステムクロックSCLKを出
力する。次に図４(d) に示すようにリセット信号RST が
Ｌレベルになってリセットを解除した後、高速クロック
Ｘが図４(a) に示すように発生していない期間では、NA
ND回路19にインバータ18のＨレベルの出力Ｙ2 と、イン
バータ20のＨレベルの出力とが入力されて、NAND回路19
の出力Ｚは図４(g) に示すようにＬレベルのままとな
り、Ｐチャネルトランジスタ11がオンしいてコンデンサ
13が充電され続けてＡ点の電圧は図４(h) に示すように
インバータ14のしきい値電圧Ｖth以上に保持されてい
る。
【００２０】その後高速クロックＸが発生すると、NAND
回路19の出力Ｚは、高速クロックＸがＨレベルのときＨ
レベルになり、Ｐチャネルトランジスタ11がオフする。
そして出力ＺがＨレベルの期間はコンデンサ13が放電さ
れるため、コンデンサ13の端子電圧、即ちＡ点の電圧は
図４(h) に示すようにインバータ14のしきい値電圧Ｖth
以下に低下した時点でＢ点の電圧は図４(i) に示すよう
にＨレベルに反転してRSフリップフロップ15がセットさ
れる。それによりRSフリップフロップ15の出力Ｙ1 は図
４(e) に示すようにＨレベルに反転し、AND 回路16a か
ら高速クロックＸが出力され、OR回路16d から高速クロ
ックＸのシステムクロックSCLKを出力する。即ち、リセ
ットが解除されるとシステムクロックSCLKは低速クロッ
クＸC から高速クロックＸに切換えられる。また、イン
バータ18の出力Ｙ2 が図４(f) に示すようにＬレベルに
反転し、NAND回路19の出力ＺはＨレベルに保持されてＰ
チャネルトランジスタ11がオフする。このようにして、
例えばシステム回路の動作モードを変更するために、シ
ステムクロックを高速クロックに切換えた後は、Ｐチャ
ネルトランジスタ11をオフすることになり、Ｐチャネル
トランジスタ11の消費電流を低減することができる。
回路19の出力Ｚは、高速クロックＸがＨレベルのときＨ
レベルになり、Ｐチャネルトランジスタ11がオフする。
そして出力ＺがＨレベルの期間はコンデンサ13が放電さ
れるため、コンデンサ13の端子電圧、即ちＡ点の電圧は
図４(h) に示すようにインバータ14のしきい値電圧Ｖth
以下に低下した時点でＢ点の電圧は図４(i) に示すよう
にＨレベルに反転してRSフリップフロップ15がセットさ
れる。それによりRSフリップフロップ15の出力Ｙ1 は図
４(e) に示すようにＨレベルに反転し、AND 回路16a か
ら高速クロックＸが出力され、OR回路16d から高速クロ
ックＸのシステムクロックSCLKを出力する。即ち、リセ
ットが解除されるとシステムクロックSCLKは低速クロッ
クＸC から高速クロックＸに切換えられる。また、イン
バータ18の出力Ｙ2 が図４(f) に示すようにＬレベルに
反転し、NAND回路19の出力ＺはＨレベルに保持されてＰ
チャネルトランジスタ11がオフする。このようにして、
例えばシステム回路の動作モードを変更するために、シ
ステムクロックを高速クロックに切換えた後は、Ｐチャ
ネルトランジスタ11をオフすることになり、Ｐチャネル
トランジスタ11の消費電流を低減することができる。
【００２１】図５は本発明に係るクロック切換回路の第
３実施例の構成を示すブロック図である。マルチプレク
サ16から出力されるシステムクロックSCLKがノイズキャ
ンセラ21へ入力されるようになっており、ノイズキャン
セラ21からシステムクロックSCLKが出力されるようにな
っている。それ以外の構成は図１に示したクロック切換
回路と同様に構成されており、同一構成部分には同一符
号を付している。
３実施例の構成を示すブロック図である。マルチプレク
サ16から出力されるシステムクロックSCLKがノイズキャ
ンセラ21へ入力されるようになっており、ノイズキャン
セラ21からシステムクロックSCLKが出力されるようにな
っている。それ以外の構成は図１に示したクロック切換
回路と同様に構成されており、同一構成部分には同一符
号を付している。
【００２２】次にこのクロック切換回路の動作を説明す
る。このクロック切換回路は、図１に示したクロック切
換回路と同様に、リセットを解除した後に低速クロック
ＸC から高速クロックＸに切換えるよう動作する。そし
てマルチプレクサ16から出力されるシステムクロックSC
LKはノイズキャンセラ21へ入力されて、クロックの切換
時に発生するハザードにより回路が誤動作しないように
ノイズを除去してノイズキャンセラ21からノイズを含ま
ないシステムクロックSCLKを出力する。これにより、シ
ステムクロックで駆動される回路の誤動作を未然に防止
できる。
る。このクロック切換回路は、図１に示したクロック切
換回路と同様に、リセットを解除した後に低速クロック
ＸC から高速クロックＸに切換えるよう動作する。そし
てマルチプレクサ16から出力されるシステムクロックSC
LKはノイズキャンセラ21へ入力されて、クロックの切換
時に発生するハザードにより回路が誤動作しないように
ノイズを除去してノイズキャンセラ21からノイズを含ま
ないシステムクロックSCLKを出力する。これにより、シ
ステムクロックで駆動される回路の誤動作を未然に防止
できる。
【００２３】図６は本発明に係るクロック切換回路の第
４実施例の構成を示すブロック図である。インバータ14
の出力がノイズキャンセラ21を介してRSフリップフロッ
プ15のセット端子Ｓへ入力されるようになっている。そ
れ以外の構成は図１に示したクロック切換回路の構成と
同様となっており、同一構成部分には同一符号を付して
いる。なお、マルチプレクサ16はブロックにより略示し
ている。
４実施例の構成を示すブロック図である。インバータ14
の出力がノイズキャンセラ21を介してRSフリップフロッ
プ15のセット端子Ｓへ入力されるようになっている。そ
れ以外の構成は図１に示したクロック切換回路の構成と
同様となっており、同一構成部分には同一符号を付して
いる。なお、マルチプレクサ16はブロックにより略示し
ている。
【００２４】次にこのクロック切換回路の動作を説明す
る。このクロック切換回路は、図１に示したクロック切
換回路と同様に、リセットを解除した後に、システムク
ロックSCLKが低速クロックＸC から高速クロックＸに切
換えるよう動作する。またインバータ14の出力がノイズ
キャンセラ21に入力されて、ノイズによりRSフリップフ
ロップ15が誤動作しないようノイズを除去してノイズキ
ャンセラ21からノイズを含まない信号を出力し、RSフリ
ップフロップ15のセット端子Ｓへ入力し、RSフリップフ
ロップ15をセットする。これにより、ノイズによりRSフ
リップフロップ15が誤動作するのを未然に防止できる。
る。このクロック切換回路は、図１に示したクロック切
換回路と同様に、リセットを解除した後に、システムク
ロックSCLKが低速クロックＸC から高速クロックＸに切
換えるよう動作する。またインバータ14の出力がノイズ
キャンセラ21に入力されて、ノイズによりRSフリップフ
ロップ15が誤動作しないようノイズを除去してノイズキ
ャンセラ21からノイズを含まない信号を出力し、RSフリ
ップフロップ15のセット端子Ｓへ入力し、RSフリップフ
ロップ15をセットする。これにより、ノイズによりRSフ
リップフロップ15が誤動作するのを未然に防止できる。
【００２５】図７は本発明に係るクロック切換回路の第
５実施例の構成を示すブロック図である。インバータ14
の出力はシフトレジスタ22へ入力され、シフトレジスタ
22の出力はRSフリップフロップ15のセット端子に入力さ
れる。またシフトレジスタ22には同期クロックとして低
速クロックＸC が入力されている。それ以外の構成は図
１に示したクロック切換回路の構成と同様となってお
り、同一構成部分には同一符号を付している。なお、マ
ルチプレクサ16はブロックで略示している。
５実施例の構成を示すブロック図である。インバータ14
の出力はシフトレジスタ22へ入力され、シフトレジスタ
22の出力はRSフリップフロップ15のセット端子に入力さ
れる。またシフトレジスタ22には同期クロックとして低
速クロックＸC が入力されている。それ以外の構成は図
１に示したクロック切換回路の構成と同様となってお
り、同一構成部分には同一符号を付している。なお、マ
ルチプレクサ16はブロックで略示している。
【００２６】次にこのクロック切換回路の動作を、各部
信号のタイミングチャートを示す図８, 図９により説明
する。図８は高速クロックＸが発生していない場合、図
９は高速クロックＸが発生している場合のタイミングチ
ャートである。いま、図８(c) に示すようにリセット信
号RST をＨレベルにしているリセット時に、システムク
ロックSCLKが図８(g) に示すように低速クロックＸC で
ある場合、リセットを解除すると、リセット解除後、図
８(a) に示すように高速クロックＸが発生していない場
合は、Ｐチャネルトランジスタ11のゲートはＬレベルで
あって、Ｐチャネルトランジスタ11がオンしており、コ
ンデンサ13は電源ＶD の電圧により充電され、Ａ点の電
圧は図８(d) に示すようにインバータ14のしきい値電圧
Ｖth以上になっている。それによりＢ点の電圧は図８
(e) に示すようにＬレベルになっている。
信号のタイミングチャートを示す図８, 図９により説明
する。図８は高速クロックＸが発生していない場合、図
９は高速クロックＸが発生している場合のタイミングチ
ャートである。いま、図８(c) に示すようにリセット信
号RST をＨレベルにしているリセット時に、システムク
ロックSCLKが図８(g) に示すように低速クロックＸC で
ある場合、リセットを解除すると、リセット解除後、図
８(a) に示すように高速クロックＸが発生していない場
合は、Ｐチャネルトランジスタ11のゲートはＬレベルで
あって、Ｐチャネルトランジスタ11がオンしており、コ
ンデンサ13は電源ＶD の電圧により充電され、Ａ点の電
圧は図８(d) に示すようにインバータ14のしきい値電圧
Ｖth以上になっている。それによりＢ点の電圧は図８
(e) に示すようにＬレベルになっている。
【００２７】一方、図８(b) に示す低速クロックＸC を
同期クロックとして、シフトレジスタ22は“０”をシフ
トし、それによりＧ点の電圧は図８(f) に示すようにＬ
レベルになり、RSフリップフロップ15がセットされない
ため、出力端子Ｑの出力はＬレベルであり、前述したよ
うにシステムクロックSCLKはリセット時と同様に低速ク
ロックＸC に切換えられたままとなる。
同期クロックとして、シフトレジスタ22は“０”をシフ
トし、それによりＧ点の電圧は図８(f) に示すようにＬ
レベルになり、RSフリップフロップ15がセットされない
ため、出力端子Ｑの出力はＬレベルであり、前述したよ
うにシステムクロックSCLKはリセット時と同様に低速ク
ロックＸC に切換えられたままとなる。
【００２８】次にリセット解除後、高速クロックＸが発
生している場合は、図９(a) に示す高速クロックＸによ
りＰチャネルトランジスタ11がオン，オフ動作し、Ａ点
の電圧は図９(d) に示すように鋸歯状に変化し、インバ
ータ14のしきい値電圧Ｖth以下になる。これによりＢ点
の電圧は図９(e) に示すようにＨレベルになる。また、
低速クロックＸC を同期クロックとして、シフトレジス
タ22は順次“１”をシフトして、RSフリップフロップ15
がセットされるので、前述したようにシステムクロック
SCLKは高速クロックＸとなり、低速クロックＸC から高
速クロックＸに切換えられる。このようにして、シフト
レジスタ22をインバータ14とRSフリップフロップ15との
間に介装することにより、電源ＶD を立ち上げたとき
に、高速クロックＸが発生していない場合、システムク
ロックを切換える誤動作を防止することができる。
生している場合は、図９(a) に示す高速クロックＸによ
りＰチャネルトランジスタ11がオン，オフ動作し、Ａ点
の電圧は図９(d) に示すように鋸歯状に変化し、インバ
ータ14のしきい値電圧Ｖth以下になる。これによりＢ点
の電圧は図９(e) に示すようにＨレベルになる。また、
低速クロックＸC を同期クロックとして、シフトレジス
タ22は順次“１”をシフトして、RSフリップフロップ15
がセットされるので、前述したようにシステムクロック
SCLKは高速クロックＸとなり、低速クロックＸC から高
速クロックＸに切換えられる。このようにして、シフト
レジスタ22をインバータ14とRSフリップフロップ15との
間に介装することにより、電源ＶD を立ち上げたとき
に、高速クロックＸが発生していない場合、システムク
ロックを切換える誤動作を防止することができる。
【００２９】図10は本発明に係るクロック切換回路の第
６実施例の構成を示すブロック図である。インバータ14
の出力はAND 回路23の一入力端子へ入力される。高速ク
ロックＸはハイパスフィルタ24へ入力され、ハイパスフ
ィルタ24の出力は、その出力でセットされるフラグ25へ
入力される。フラグ25の出力はAND 回路23の他入力端子
へ入力され、その出力はRSフリップフロップ15のセット
端子Ｓへ入力される。それ以外の構成は図１に示したク
ロック切換回路の構成と同様であり、同一構成部分には
同一符号を付している。
６実施例の構成を示すブロック図である。インバータ14
の出力はAND 回路23の一入力端子へ入力される。高速ク
ロックＸはハイパスフィルタ24へ入力され、ハイパスフ
ィルタ24の出力は、その出力でセットされるフラグ25へ
入力される。フラグ25の出力はAND 回路23の他入力端子
へ入力され、その出力はRSフリップフロップ15のセット
端子Ｓへ入力される。それ以外の構成は図１に示したク
ロック切換回路の構成と同様であり、同一構成部分には
同一符号を付している。
【００３０】次にこのクロック切換回路の動作を、各部
信号のタイミングチャートを示す図11とともに説明す
る。いま、リセット信号RST が図11(c) に示すようにＨ
レベルであると、RSフリップフロップ15の出力端子Ｑが
Ｌレベルになって、システムクロックSCLKは前述したよ
うにAND 回路16c から図11(g) に示すように低速クロッ
クＸC が出力される。そしてリセット解除後は、リセッ
ト信号RST は図11(c) に示すようにＬレベルになる。リ
セット解除後、高速クロックＸが図11(a) に示すように
発生していない場合は、Ｐチャネルトランジスタ11がオ
ンして、コンデンサ13が充電され、前述したようにＡ点
の電圧は図11(d) に示すように、インバータ14のしきい
値電圧Ｖth以上になり、Ｂ点の電圧は図11(e) に示すよ
うにＬレベルになる。それによりRSフリップフロップ15
がセットされず、システムクロックSCLKはリセット時と
同様、低速クロックＸC となる。
信号のタイミングチャートを示す図11とともに説明す
る。いま、リセット信号RST が図11(c) に示すようにＨ
レベルであると、RSフリップフロップ15の出力端子Ｑが
Ｌレベルになって、システムクロックSCLKは前述したよ
うにAND 回路16c から図11(g) に示すように低速クロッ
クＸC が出力される。そしてリセット解除後は、リセッ
ト信号RST は図11(c) に示すようにＬレベルになる。リ
セット解除後、高速クロックＸが図11(a) に示すように
発生していない場合は、Ｐチャネルトランジスタ11がオ
ンして、コンデンサ13が充電され、前述したようにＡ点
の電圧は図11(d) に示すように、インバータ14のしきい
値電圧Ｖth以上になり、Ｂ点の電圧は図11(e) に示すよ
うにＬレベルになる。それによりRSフリップフロップ15
がセットされず、システムクロックSCLKはリセット時と
同様、低速クロックＸC となる。
【００３１】また、リセット解除後、高速クロックＸが
図11(a) に示すように発生している場合は、Ｐチャネル
トランジスタ11が高速クロックＸによりオン，オフ動作
し、コンデンサ13が充、放電を繰り返して、Ａ点の電圧
は図11(d) に示すようにインバータ14のしきい値電圧Ｖ
th以下になるためＡ点の電圧はＬレベルになって、Ｂ点
の電圧は図11(e) に示すようにＨレベルに反転する。一
方、高速クロックＸがハイパスフィルタ24を通ってフラ
グ25へ入力され、フラグ25をセットする。これにより、
AND 回路23の出力がＨレベルになり、RSフリップフロッ
プ15がセットされて、その出力端子ＱがＨレベルにな
り、AND 回路16a から高速クロックＸが出力され、シス
テムクロックSCLKは高速クロックＸになる。そしてシス
テムクロックSCLKは低速クロックＸC から高速クロック
Ｘに切換えられる。
図11(a) に示すように発生している場合は、Ｐチャネル
トランジスタ11が高速クロックＸによりオン，オフ動作
し、コンデンサ13が充、放電を繰り返して、Ａ点の電圧
は図11(d) に示すようにインバータ14のしきい値電圧Ｖ
th以下になるためＡ点の電圧はＬレベルになって、Ｂ点
の電圧は図11(e) に示すようにＨレベルに反転する。一
方、高速クロックＸがハイパスフィルタ24を通ってフラ
グ25へ入力され、フラグ25をセットする。これにより、
AND 回路23の出力がＨレベルになり、RSフリップフロッ
プ15がセットされて、その出力端子ＱがＨレベルにな
り、AND 回路16a から高速クロックＸが出力され、シス
テムクロックSCLKは高速クロックＸになる。そしてシス
テムクロックSCLKは低速クロックＸC から高速クロック
Ｘに切換えられる。
【００３２】このようにして、インバータ14とRSフリッ
プフロップ15との間にAND 回路23を介装させて、AND 回
路23の一方の入力端子に、高速クロックＸによりセット
されるフラグの信号を入力するように組合せたことによ
り、RSフリップフロップ15の誤動作を防止できる。
プフロップ15との間にAND 回路23を介装させて、AND 回
路23の一方の入力端子に、高速クロックＸによりセット
されるフラグの信号を入力するように組合せたことによ
り、RSフリップフロップ15の誤動作を防止できる。
【００３３】図12は本発明に係るクロック切換回路の第
７実施例の構成を示すブロック図である。インバータ14
の出力はインバータ141 へ入力されており、その出力は
RSフリップフロップ15のセット端子Ｓへ入力されてい
る。RSフリップフロップ15の出力端子Ｑの出力は、イン
バータ16b を介してAND 回路16a の一入力端子へ、また
直接にAND 回路16c の一入力端子へ入力される。それ以
外の構成は図１に示すクロック切換回路と同様に構成さ
れており、同一構成部分には同一符号を付している。
７実施例の構成を示すブロック図である。インバータ14
の出力はインバータ141 へ入力されており、その出力は
RSフリップフロップ15のセット端子Ｓへ入力されてい
る。RSフリップフロップ15の出力端子Ｑの出力は、イン
バータ16b を介してAND 回路16a の一入力端子へ、また
直接にAND 回路16c の一入力端子へ入力される。それ以
外の構成は図１に示すクロック切換回路と同様に構成さ
れており、同一構成部分には同一符号を付している。
【００３４】次にこのクロック切換回路の動作を、各部
信号のタイミングチャートを示す図13とともに説明す
る。図13(c) に示すようにリセット信号RST がＨレベル
であると、RSフリップフロップ15の出力端子Ｑの出力が
Ｌレベルになって、AND 回路16a から高速クロックＸが
出力され、OR回路16d を介して高速クロックＸのシステ
ムクロックSCLKを出力する。
信号のタイミングチャートを示す図13とともに説明す
る。図13(c) に示すようにリセット信号RST がＨレベル
であると、RSフリップフロップ15の出力端子Ｑの出力が
Ｌレベルになって、AND 回路16a から高速クロックＸが
出力され、OR回路16d を介して高速クロックＸのシステ
ムクロックSCLKを出力する。
【００３５】図13(c) に示すようにリセット信号RST が
Ｌレベルに反転したリセット解除後は、高速クロックＸ
が図13(a) に示すように発生していると、Ｐチャネルト
ランジスタ11のゲートには高速クロックＸが入力され
て、高速クロックＸがＬレベルの期間は、Ｐチャネルト
ランジスタ11がオンしてコンデンサ13が充電されるが、
Ｈレベルの期間はＰチャネルトランジスタ11がオフして
コンデンサ13が放電される。そしてコンデンサ13の端子
電圧、つまり、Ａ点の電圧は図13(d) に示すようにイン
バータ14, 141 のしきい値電圧Ｖth以下になって、Ｌレ
ベルとなり、それによってＢ点の電圧は図13(e) に示す
ようにＬレベルになって、RSフリップフロップ15はリセ
ットされたままとなり、マルチプレクサ16のAND 回路16
a から高速クロックＸが出力され、高速クロックＸのシ
ステムクロックSCLKを出力する。
Ｌレベルに反転したリセット解除後は、高速クロックＸ
が図13(a) に示すように発生していると、Ｐチャネルト
ランジスタ11のゲートには高速クロックＸが入力され
て、高速クロックＸがＬレベルの期間は、Ｐチャネルト
ランジスタ11がオンしてコンデンサ13が充電されるが、
Ｈレベルの期間はＰチャネルトランジスタ11がオフして
コンデンサ13が放電される。そしてコンデンサ13の端子
電圧、つまり、Ａ点の電圧は図13(d) に示すようにイン
バータ14, 141 のしきい値電圧Ｖth以下になって、Ｌレ
ベルとなり、それによってＢ点の電圧は図13(e) に示す
ようにＬレベルになって、RSフリップフロップ15はリセ
ットされたままとなり、マルチプレクサ16のAND 回路16
a から高速クロックＸが出力され、高速クロックＸのシ
ステムクロックSCLKを出力する。
【００３６】また、リセット解除後、高速クロックＸが
発生しなくなった場合は、Ｐチャネルトランジスタ11の
ゲートはＬレベルとなり、Ｐチャネルトランジスタ11が
オンしてコンデンサ13が充電され、その端子電圧が上昇
する。そして、Ａ点の電圧が図13(d) に示すようにイン
バータ14, 141 のしきい値電圧Ｖth以上になるとＨレベ
ルとなり、それによってＢ点の電圧は図13(e) に示すよ
うにＨレベルとなるため、RSフリップフロップ15がセッ
トされて、その出力端子ＱはＨレベルになる。そしてAN
D 回路16c から低速クロックＸC が出力され、図13(f)
に示すようにシステムクロックSCLKは高速クロックＸか
ら低速クロックＸC に切換えられる。このようにして、
高速クロックＸが発生しなくなったときには、システム
クロックSCLKを高速クロックＸから低速クロックＸC に
確実に切換えることができる。
発生しなくなった場合は、Ｐチャネルトランジスタ11の
ゲートはＬレベルとなり、Ｐチャネルトランジスタ11が
オンしてコンデンサ13が充電され、その端子電圧が上昇
する。そして、Ａ点の電圧が図13(d) に示すようにイン
バータ14, 141 のしきい値電圧Ｖth以上になるとＨレベ
ルとなり、それによってＢ点の電圧は図13(e) に示すよ
うにＨレベルとなるため、RSフリップフロップ15がセッ
トされて、その出力端子ＱはＨレベルになる。そしてAN
D 回路16c から低速クロックＸC が出力され、図13(f)
に示すようにシステムクロックSCLKは高速クロックＸか
ら低速クロックＸC に切換えられる。このようにして、
高速クロックＸが発生しなくなったときには、システム
クロックSCLKを高速クロックＸから低速クロックＸC に
確実に切換えることができる。
【００３７】図14は本発明に係るクロック切換回路の第
８実施例の構成を示すブロック図である。インバータ14
1 の出力がＤフリップフロップ30の入力端子Ｄへ入力さ
れている。リセット信号RST が一入力端子へ、高速クロ
ックＸが他入力端子へ入力されているOR回路31の出力た
るクリア信号CLR がフラグ32へ入力されている。フラグ
32には低速クロックＸC と、低速クロックＸC をインバ
ータ33で反転させた反転低速クロック＃ＸC とが入力さ
れる。
８実施例の構成を示すブロック図である。インバータ14
1 の出力がＤフリップフロップ30の入力端子Ｄへ入力さ
れている。リセット信号RST が一入力端子へ、高速クロ
ックＸが他入力端子へ入力されているOR回路31の出力た
るクリア信号CLR がフラグ32へ入力されている。フラグ
32には低速クロックＸC と、低速クロックＸC をインバ
ータ33で反転させた反転低速クロック＃ＸC とが入力さ
れる。
【００３８】フラグ32から出力されるトリガ信号TGはＤ
フリップフロップ30のトリガ端子Ｔへ入力され、その出
力端子Ｑの出力はRSフリップフロップ15のセット端子Ｓ
へ入力されている。Ｐチャネルトランジスタ11のゲート
には、低速クロックＸC が入力されている。それ以外の
構成は図12に示したシステムクロック切換回路の構成と
同様となっており、同一構成部分には同一符号を付して
いる。
フリップフロップ30のトリガ端子Ｔへ入力され、その出
力端子Ｑの出力はRSフリップフロップ15のセット端子Ｓ
へ入力されている。Ｐチャネルトランジスタ11のゲート
には、低速クロックＸC が入力されている。それ以外の
構成は図12に示したシステムクロック切換回路の構成と
同様となっており、同一構成部分には同一符号を付して
いる。
【００３９】なお、フラグ32は図15に示すように構成さ
れている。OR回路31 (図14参照) からのクリア信号CLR
はNOR 回路32a 、NOR 回路32b 、NOR 回路32c 及びNOR
回路32d の各一入力端子へ入力されている。電源ＶD は
クロックドインバータ32e の入力側と接続され、その出
力側はNOR 回路32a の他入力端子と接続されている。NO
R 回路32a の出力端子はクロックドインバータ32f の入
力側と接続され、その出力側はNOR 回路32b の他入力端
子と接続されている。NOR 回路32b の出力端子はクロッ
クドインバータ32g の入力側と接続され、その出力側は
NOR 回路32c の他入力端子と接続されている。NOR 回路
32c の出力端子はクロックドインバータ32h の入力側と
接続され、その出力側はNOR 回路32d の他入力端子と接
続されている。NOR 回路32d の出力端子からトリガ信号
TGが出力される。
れている。OR回路31 (図14参照) からのクリア信号CLR
はNOR 回路32a 、NOR 回路32b 、NOR 回路32c 及びNOR
回路32d の各一入力端子へ入力されている。電源ＶD は
クロックドインバータ32e の入力側と接続され、その出
力側はNOR 回路32a の他入力端子と接続されている。NO
R 回路32a の出力端子はクロックドインバータ32f の入
力側と接続され、その出力側はNOR 回路32b の他入力端
子と接続されている。NOR 回路32b の出力端子はクロッ
クドインバータ32g の入力側と接続され、その出力側は
NOR 回路32c の他入力端子と接続されている。NOR 回路
32c の出力端子はクロックドインバータ32h の入力側と
接続され、その出力側はNOR 回路32d の他入力端子と接
続されている。NOR 回路32d の出力端子からトリガ信号
TGが出力される。
【００４０】NOR 回路32a,32b,32c,32d の出力端子と、
他入力端子との間は、出力端子側にアノードを接続して
いるクロックドインバータ32i,32j,32k,32l が介装され
ている。クロックドインバータ32e,32g,32j,32l の各制
御端子には低速クロックＸCが入力され、クロックドイ
ンバータ32f,32h,32i,32k の制御端子には反転低速クロ
ック＃ＸC が入力されている。
他入力端子との間は、出力端子側にアノードを接続して
いるクロックドインバータ32i,32j,32k,32l が介装され
ている。クロックドインバータ32e,32g,32j,32l の各制
御端子には低速クロックＸCが入力され、クロックドイ
ンバータ32f,32h,32i,32k の制御端子には反転低速クロ
ック＃ＸC が入力されている。
【００４１】このフラグ32は各部信号のタイミングチャ
ートを示す図16のように動作する。高速クロックＸが発
生していて、そのクリア信号CLR がフラグ32に入力され
ている場合、＜区間Ｉ (クリア信号がＨレベルのとき)
＞においては、この区間Ｉは図16(e) に示す如くリセッ
ト信号RST がＨレベルのためクリア信号CLR がＨレベル
であるため、NOR 回路32a,32b,32c,32d により、Ｅ1 ,
Ｅ2 , Ｅ3 , Ｅ4 の各点は図16(d),(e),(f),(g) に示す
ようにＬレベルに初期化される。
ートを示す図16のように動作する。高速クロックＸが発
生していて、そのクリア信号CLR がフラグ32に入力され
ている場合、＜区間Ｉ (クリア信号がＨレベルのとき)
＞においては、この区間Ｉは図16(e) に示す如くリセッ
ト信号RST がＨレベルのためクリア信号CLR がＨレベル
であるため、NOR 回路32a,32b,32c,32d により、Ｅ1 ,
Ｅ2 , Ｅ3 , Ｅ4 の各点は図16(d),(e),(f),(g) に示す
ようにＬレベルに初期化される。
【００４２】＜区間II｛リセット信号RST がＬレベル、
低速クロックＸC がＬレベル (反転低速クロック＃ＸC
がＨレベル) ｝＞においては、この区間IIは低速クロッ
クＸC が図16(b) に示すようにＬレベルのため、クロッ
クドインバータ32i がオン (クロックドインバータ32e
がオフ) するため、Ｅ1 点は図16(d) に示すようにＬレ
ベルに保持される。
低速クロックＸC がＬレベル (反転低速クロック＃ＸC
がＨレベル) ｝＞においては、この区間IIは低速クロッ
クＸC が図16(b) に示すようにＬレベルのため、クロッ
クドインバータ32i がオン (クロックドインバータ32e
がオフ) するため、Ｅ1 点は図16(d) に示すようにＬレ
ベルに保持される。
【００４３】またクロックドインバータ32f がオン (ク
ロックドインバータ32j がオフ) するためＥ2 点は図16
(e) に示すようにＬレベルになる。同様にして、クロッ
クドインバータ32k がオン (クロックドインバータ32g
がオフ) するためＥ3 点は図16(f) に示すようにＬレベ
ルに保持される。またクロックドインバータ32h がオン
(クロックドインバータ32l がオフ) するためＥ4 点は
図16(g) に示すようにＬレベルになる。
ロックドインバータ32j がオフ) するためＥ2 点は図16
(e) に示すようにＬレベルになる。同様にして、クロッ
クドインバータ32k がオン (クロックドインバータ32g
がオフ) するためＥ3 点は図16(f) に示すようにＬレベ
ルに保持される。またクロックドインバータ32h がオン
(クロックドインバータ32l がオフ) するためＥ4 点は
図16(g) に示すようにＬレベルになる。
【００４４】＜区間III ｛リセット信号RST がＬレベ
ル、低速クロックＸC がＨレベル (反転低速クロック＃
ＸC がＬレベル) ｝＞においては、この区間III は低速
クロックＸC が図16(b) に示すようにＨレベルのため、
高速クロックＸが図16(a) に示すようにＬレベルのと
き、Ｅ1 点が図16(d) に示すようにＨレベルになるが、
次に高速クロックＸが図16(a) に示すようにＨレベルに
なると、そのクリア信号CLR によりＥ1 点が図16(d) に
示すようにＬレベルになる。
ル、低速クロックＸC がＨレベル (反転低速クロック＃
ＸC がＬレベル) ｝＞においては、この区間III は低速
クロックＸC が図16(b) に示すようにＨレベルのため、
高速クロックＸが図16(a) に示すようにＬレベルのと
き、Ｅ1 点が図16(d) に示すようにＨレベルになるが、
次に高速クロックＸが図16(a) に示すようにＨレベルに
なると、そのクリア信号CLR によりＥ1 点が図16(d) に
示すようにＬレベルになる。
【００４５】そしてＥ1 点はこの変化を繰り返す。また
Ｅ2 点は低速クロックＸC がＨレベルのため、クロック
ドインバータ32j がオンして、図16(d) に示すようにＬ
レベルに保持され、Ｅ3 点はクロックドインバータ32g
とNOR 回路32c とにより図16(f) に示すようにＥ2 点の
データがスルーするためＬレベルのままとなる。そして
Ｅ4 点は、クロックドインバータ32l がオンしているこ
とにより、図16(f) に示すようにＬレベルを保持したま
まである。このようにリセット信号RST がＬレベルのと
きに、高速クロックＸが発生していれば、高速クロック
ＸがＨレベルになるとNOR 回路32a,32b,32c,32d により
Ｅ1 , Ｅ2 , Ｅ3 , Ｅ4 の各点がクリアされるためトリ
ガ信号TGはＬレベルのままになる。
Ｅ2 点は低速クロックＸC がＨレベルのため、クロック
ドインバータ32j がオンして、図16(d) に示すようにＬ
レベルに保持され、Ｅ3 点はクロックドインバータ32g
とNOR 回路32c とにより図16(f) に示すようにＥ2 点の
データがスルーするためＬレベルのままとなる。そして
Ｅ4 点は、クロックドインバータ32l がオンしているこ
とにより、図16(f) に示すようにＬレベルを保持したま
まである。このようにリセット信号RST がＬレベルのと
きに、高速クロックＸが発生していれば、高速クロック
ＸがＨレベルになるとNOR 回路32a,32b,32c,32d により
Ｅ1 , Ｅ2 , Ｅ3 , Ｅ4 の各点がクリアされるためトリ
ガ信号TGはＬレベルのままになる。
【００４６】ところで高速クロックＸが発生しなくなっ
た場合、＜区間IV (リセット信号RST がＬレベル、低速
クロックＸC が発生しているとき) ＞においては、この
区間IVは図16(c),(a) に示すようにリセット信号RST が
Ｌレベル、高速クロックＸがＬレベルとなるため、クリ
ア信号CLR がＨレベルになることがない。そのためフラ
グ32は低速クロックＸC に同期して動作し、図16(d) に
示すＥ1 点のＨレベルが図16(e),(f),(g) に示すように
Ｅ2 , Ｅ3 , Ｅ4 の点順にシフトされる。
た場合、＜区間IV (リセット信号RST がＬレベル、低速
クロックＸC が発生しているとき) ＞においては、この
区間IVは図16(c),(a) に示すようにリセット信号RST が
Ｌレベル、高速クロックＸがＬレベルとなるため、クリ
ア信号CLR がＨレベルになることがない。そのためフラ
グ32は低速クロックＸC に同期して動作し、図16(d) に
示すＥ1 点のＨレベルが図16(e),(f),(g) に示すように
Ｅ2 , Ｅ3 , Ｅ4 の点順にシフトされる。
【００４７】即ち、低速クロックＸC がＨレベルのとき
は、クロックドインバータ32e がオンするためＥ1 点は
Ｈレベルになるが、Ｅ2 , Ｅ3 , Ｅ4 の各点は夫々クロ
ックドインバータ32j,32g,32l がオンして図16(e),(f),
(g) に示すようにＬレベルのままである。
は、クロックドインバータ32e がオンするためＥ1 点は
Ｈレベルになるが、Ｅ2 , Ｅ3 , Ｅ4 の各点は夫々クロ
ックドインバータ32j,32g,32l がオンして図16(e),(f),
(g) に示すようにＬレベルのままである。
【００４８】次に低速クロックＸC がＬレベルになる
と、Ｅ1 点はクロックドインバータ32i がオンして図16
(d) に示すようにＨレベルに保持される。またクロック
ドインバータ32f がオンし、クロックドインバータ32j
がオフするため、Ｅ2 点は、Ｅ1 点のデータがスルーし
て図16(e) に示すようにＨレベルになる。Ｅ3 点及びＥ
4 点はクロックドインバータ32k によりＬレベルに保持
されているため、Ｅ3 点は図16(f) に示すようにＬレベ
ルになる。クロックドインバータ32h はオンするがＥ3
点がＬレベルのため、Ｅ4 点は図16(g) に示すようにＬ
レベルのままである。
と、Ｅ1 点はクロックドインバータ32i がオンして図16
(d) に示すようにＨレベルに保持される。またクロック
ドインバータ32f がオンし、クロックドインバータ32j
がオフするため、Ｅ2 点は、Ｅ1 点のデータがスルーし
て図16(e) に示すようにＨレベルになる。Ｅ3 点及びＥ
4 点はクロックドインバータ32k によりＬレベルに保持
されているため、Ｅ3 点は図16(f) に示すようにＬレベ
ルになる。クロックドインバータ32h はオンするがＥ3
点がＬレベルのため、Ｅ4 点は図16(g) に示すようにＬ
レベルのままである。
【００４９】次に低速クロックＸC がＨレベルになる
と、Ｅ1 点はクロックドインバータ32e がオンするため
図16(d) に示すようにＨレベルになる。Ｅ2 点はクロッ
クドインバータ32j がオンしてＨレベルに保持されてい
るため図16(e) に示すようにＨレベルになる。Ｅ3 点
は、クロックドインバータ32g がオンするため、Ｅ2 点
のＨレベルがスルーして図16(f) に示すようにＨレベル
になる。Ｅ4 点は、クロックドインバータ32l がオンし
て図16(g) に示すようにＬレベルに保持されている。
と、Ｅ1 点はクロックドインバータ32e がオンするため
図16(d) に示すようにＨレベルになる。Ｅ2 点はクロッ
クドインバータ32j がオンしてＨレベルに保持されてい
るため図16(e) に示すようにＨレベルになる。Ｅ3 点
は、クロックドインバータ32g がオンするため、Ｅ2 点
のＨレベルがスルーして図16(f) に示すようにＨレベル
になる。Ｅ4 点は、クロックドインバータ32l がオンし
て図16(g) に示すようにＬレベルに保持されている。
【００５０】次に低速クロックＸC がＬレベルになる
と、Ｅ1 点はクロックドインバータ32i がオンして図16
(d) に示すようにＨレベルに保持される。Ｅ2 点はクロ
ックドインバータ32f がオンして図16(e) に示すように
Ｈレベルになる。Ｅ3 点はクロックドインバータ32k が
オンして図16(f) に示すようにＨレベルに保持されてお
り、クロックドインバータ32h がオンするためＥ3 点の
ＨレベルがスルーしてＥ4 点は図16(g) に示すようにＨ
レベルになる。このように、高速クロックＸが発生しな
くなった場合は、低速クロックＸC がＨレベル、Ｌレベ
ル、Ｈレベル、Ｌレベルの２クロックが入力されると、
Ｅ4 点が図16(g) に示すようにＨレベルとなり、Ｈレベ
ルのトリガ信号TGを出力することになる。
と、Ｅ1 点はクロックドインバータ32i がオンして図16
(d) に示すようにＨレベルに保持される。Ｅ2 点はクロ
ックドインバータ32f がオンして図16(e) に示すように
Ｈレベルになる。Ｅ3 点はクロックドインバータ32k が
オンして図16(f) に示すようにＨレベルに保持されてお
り、クロックドインバータ32h がオンするためＥ3 点の
ＨレベルがスルーしてＥ4 点は図16(g) に示すようにＨ
レベルになる。このように、高速クロックＸが発生しな
くなった場合は、低速クロックＸC がＨレベル、Ｌレベ
ル、Ｈレベル、Ｌレベルの２クロックが入力されると、
Ｅ4 点が図16(g) に示すようにＨレベルとなり、Ｈレベ
ルのトリガ信号TGを出力することになる。
【００５１】次にこのようなフラグ32を備えたクロック
切換回路の動作を、各部信号のタイミングチャートを示
す図17, 図18とともに説明する。図17(c) に示すように
リセット信号RST がＨレベルであるリセット時には、RS
フリップフロップ15の出力端子ＱがＬレベルとなって、
前述したようにAND 回路16a から高速クロックＸが出力
されて、図17(k) に示すようにシステムクロックSCLKは
高速クロックＸとなる。
切換回路の動作を、各部信号のタイミングチャートを示
す図17, 図18とともに説明する。図17(c) に示すように
リセット信号RST がＨレベルであるリセット時には、RS
フリップフロップ15の出力端子ＱがＬレベルとなって、
前述したようにAND 回路16a から高速クロックＸが出力
されて、図17(k) に示すようにシステムクロックSCLKは
高速クロックＸとなる。
【００５２】また、リセット信号RST を図17(c) に示す
ようにＬレベルにしてリセット解除した後、高速クロッ
クＸ及び低速クロックＸC がともに発生していると、低
速クロックＸC がＬレベルである期間はＰチャネルトラ
ンジスタ11がオンして、コンデンサ13が充電される。そ
してＡ点の電圧が図17(d) に示すようにインバータ14,1
41のしきい値電圧Ｖth以上になるとＢ点の電圧は図17
(e) に示すようにＨレベルとなる。
ようにＬレベルにしてリセット解除した後、高速クロッ
クＸ及び低速クロックＸC がともに発生していると、低
速クロックＸC がＬレベルである期間はＰチャネルトラ
ンジスタ11がオンして、コンデンサ13が充電される。そ
してＡ点の電圧が図17(d) に示すようにインバータ14,1
41のしきい値電圧Ｖth以上になるとＢ点の電圧は図17
(e) に示すようにＨレベルとなる。
【００５３】一方、フラグ32には高速クロックＸのクリ
ア信号CLR が入力され、高速クロックＸが発生していれ
ば前述したようにフラグ32がクリアされてセットされ
ず、Ｄフリップフロップ30がセットされることがなく、
Ｄフリップフロップ30の出力端子Ｑの出力たるＦ点の電
圧は図17(j) に示すようにＬレベルの状態に保持され
る。それによりRSフリップフロップ15がセットされず、
その出力端子ＱはＬレベルに保持されてAND 回路16a か
ら高速クロックＸが出力され、高速クロックＸのシステ
ムクロックSCLKを出力する。
ア信号CLR が入力され、高速クロックＸが発生していれ
ば前述したようにフラグ32がクリアされてセットされ
ず、Ｄフリップフロップ30がセットされることがなく、
Ｄフリップフロップ30の出力端子Ｑの出力たるＦ点の電
圧は図17(j) に示すようにＬレベルの状態に保持され
る。それによりRSフリップフロップ15がセットされず、
その出力端子ＱはＬレベルに保持されてAND 回路16a か
ら高速クロックＸが出力され、高速クロックＸのシステ
ムクロックSCLKを出力する。
【００５４】また、図18(c) に示すようにリセット信号
RST をＬレベルにしてリセットを解除した後、図18(a)
に示すように高速クロックＸが発生しなくなった場合
も、低速クロックＸC がＬレベルの期間はＰチャネルト
ランジスタ11がオンしてコンデンサ13が充電され、Ｈレ
ベルの期間はＰチャネルトランジスタ11がオフしてコン
デンサ13が放電されてＡ点の電圧は図18(d) に示すよう
に鋸歯状に変化する。そしてＡ点の電圧がインバータ1
4,141のしきい値電圧Ｖth以上になると、Ｂ点の電圧は
図18(e) に示すようにＨレベルになる。
RST をＬレベルにしてリセットを解除した後、図18(a)
に示すように高速クロックＸが発生しなくなった場合
も、低速クロックＸC がＬレベルの期間はＰチャネルト
ランジスタ11がオンしてコンデンサ13が充電され、Ｈレ
ベルの期間はＰチャネルトランジスタ11がオフしてコン
デンサ13が放電されてＡ点の電圧は図18(d) に示すよう
に鋸歯状に変化する。そしてＡ点の電圧がインバータ1
4,141のしきい値電圧Ｖth以上になると、Ｂ点の電圧は
図18(e) に示すようにＨレベルになる。
【００５５】しかし、高速クロックＸが図18(a) に示す
ように発生しなくなったことにより、フラグ32がクリア
されなくなり、それによりフラグ32からＨレベルのトリ
ガ信号TGが出力され、つまり図18(i) に示すようにＥ4
点がＨレベルとなり、Ｄフリップフロップ30のトリガ端
子Ｔへ入力される。それにより、Ｄフリップフロップ30
がセットされ、図18(j) に示すようにＦ点の電圧はＨレ
ベルになる。このＨレベルの信号によりRSフリップフロ
ップ15がセットされ、その出力端子ＱはＨレベルにな
る。それによりAND 回路16c から低速クロックＸC が出
力され、図18(k)に示すように低速クロックＸC のシス
テムクロックSCLKが出力される。
ように発生しなくなったことにより、フラグ32がクリア
されなくなり、それによりフラグ32からＨレベルのトリ
ガ信号TGが出力され、つまり図18(i) に示すようにＥ4
点がＨレベルとなり、Ｄフリップフロップ30のトリガ端
子Ｔへ入力される。それにより、Ｄフリップフロップ30
がセットされ、図18(j) に示すようにＦ点の電圧はＨレ
ベルになる。このＨレベルの信号によりRSフリップフロ
ップ15がセットされ、その出力端子ＱはＨレベルにな
る。それによりAND 回路16c から低速クロックＸC が出
力され、図18(k)に示すように低速クロックＸC のシス
テムクロックSCLKが出力される。
【００５６】このようにしてリセット解除後に、高速ク
ロックＸが発生しなくなったときには、高速クロックＸ
から低速クロックＸC に確実に切換えることができ、シ
ステムクロックSCLKで駆動される回路の誤動作を防止で
きる。
ロックＸが発生しなくなったときには、高速クロックＸ
から低速クロックＸC に確実に切換えることができ、シ
ステムクロックSCLKで駆動される回路の誤動作を防止で
きる。
【００５７】図19は本発明に係るクロック切換回路の第
９実施例の構成を示すブロック図である。インバータ14
1 の出力がAND 回路40の一入力端子へ入力されており、
その他入力端子にはRSフリップフロップ15の出力端子Ｑ
の出力が入力されている。AND 回路40から割込み要求信
号又はシステムリセット信号SRSTが出力されるようにな
っている。それ以外の構成は、図12に示すクロック切換
回路の構成と同様となっており、同一構成部分には同符
号を付している。
９実施例の構成を示すブロック図である。インバータ14
1 の出力がAND 回路40の一入力端子へ入力されており、
その他入力端子にはRSフリップフロップ15の出力端子Ｑ
の出力が入力されている。AND 回路40から割込み要求信
号又はシステムリセット信号SRSTが出力されるようにな
っている。それ以外の構成は、図12に示すクロック切換
回路の構成と同様となっており、同一構成部分には同符
号を付している。
【００５８】次にこのクロック切換回路の動作を説明す
る。このクロック切換回路は、図12に示したクロック切
換回路と同様の動作をする。そしてシステムクロックが
高速クロックＸから低速クロックＸC に切換えられると
きには、RSフリップフロップ15のセット端子Ｓ及び出力
端子ＱがともにＨレベルになり、AND 回路40からＨレベ
ルの割込み要求信号又はシステムリセット信号SRSTを出
力する。このようにして、システムクロックが切換った
ときには、割込み要求信号又はシステムリセット信号SR
STを出力して、システム回路の誤動作を防止できる。
る。このクロック切換回路は、図12に示したクロック切
換回路と同様の動作をする。そしてシステムクロックが
高速クロックＸから低速クロックＸC に切換えられると
きには、RSフリップフロップ15のセット端子Ｓ及び出力
端子ＱがともにＨレベルになり、AND 回路40からＨレベ
ルの割込み要求信号又はシステムリセット信号SRSTを出
力する。このようにして、システムクロックが切換った
ときには、割込み要求信号又はシステムリセット信号SR
STを出力して、システム回路の誤動作を防止できる。
【００５９】図20は本発明に係るクロック切換回路の第
10実施例の構成を示すブロック図である。高速クロック
Ｘはフィルタ50を介してフラグ51へ入力されている。フ
ラグ51から出力される信号はRSフリップフロップ15のセ
ット端子Ｓへ入力され、そのリセット端子Ｒにはリセッ
ト信号RST が入力されている。RSフリップフロップ15の
出力端子Ｑの出力は、AND 回路16a の一入力端子及びイ
ンバータ16b へ入力されている。インバータ16b の出力
はAND 回路16c の一入力端子へ入力されている。AND 回
路16a の他入力端子には高速クロックＸが入力されてお
り、AND 回路16c の他入力端子には低速クロックＸC が
入力されている。AND 回路16a,16c の各出力はOR回路16
d の一入力端子及び他入力端子へ各別に入力されてお
り、OR回路16d からシステムクロックSCLKが出力される
ようになっている。そしてAND 回路16a,16c 、インバー
タ16b 及びOR回路16d によりマルチプレクサ16が構成さ
れている。
10実施例の構成を示すブロック図である。高速クロック
Ｘはフィルタ50を介してフラグ51へ入力されている。フ
ラグ51から出力される信号はRSフリップフロップ15のセ
ット端子Ｓへ入力され、そのリセット端子Ｒにはリセッ
ト信号RST が入力されている。RSフリップフロップ15の
出力端子Ｑの出力は、AND 回路16a の一入力端子及びイ
ンバータ16b へ入力されている。インバータ16b の出力
はAND 回路16c の一入力端子へ入力されている。AND 回
路16a の他入力端子には高速クロックＸが入力されてお
り、AND 回路16c の他入力端子には低速クロックＸC が
入力されている。AND 回路16a,16c の各出力はOR回路16
d の一入力端子及び他入力端子へ各別に入力されてお
り、OR回路16d からシステムクロックSCLKが出力される
ようになっている。そしてAND 回路16a,16c 、インバー
タ16b 及びOR回路16d によりマルチプレクサ16が構成さ
れている。
【００６０】次にこのクロック切換回路の動作を各部信
号のタイミングチャートを示す図21とともに説明する。
リセット時は、リセット信号RST を図21(c) に示すよう
にＨレベルにする。それによりRSフリップフロップ15の
出力端子ＱがＬレベルとなって、AND 回路16から低速ク
ロックＸC を出力し、システムクロックSCLKは低速クロ
ックＸC となる。
号のタイミングチャートを示す図21とともに説明する。
リセット時は、リセット信号RST を図21(c) に示すよう
にＨレベルにする。それによりRSフリップフロップ15の
出力端子ＱがＬレベルとなって、AND 回路16から低速ク
ロックＸC を出力し、システムクロックSCLKは低速クロ
ックＸC となる。
【００６１】またリセットを解除すると、リセット信号
RST は図21(c) に示すようにＬレベルになり、ここで高
速クロックＸが発生していない場合、高速クロックＸは
フィルタ50を通ってフラグ51へ入力されないため、フラ
グ51がセットされず、RSフリップフロップ15がセットさ
れない。そのため、RSフリップフロップ15の出力端子Ｑ
はＬレベルのままであり、AND 回路16c は低速クロック
ＸC を出力し、図21(e) に示すように低速クロックＸC
のシステムクロックSCLKを出力する。
RST は図21(c) に示すようにＬレベルになり、ここで高
速クロックＸが発生していない場合、高速クロックＸは
フィルタ50を通ってフラグ51へ入力されないため、フラ
グ51がセットされず、RSフリップフロップ15がセットさ
れない。そのため、RSフリップフロップ15の出力端子Ｑ
はＬレベルのままであり、AND 回路16c は低速クロック
ＸC を出力し、図21(e) に示すように低速クロックＸC
のシステムクロックSCLKを出力する。
【００６２】またリセット解除後、高速クロックＸが発
生すると、高速クロックＸがフィルタ50を通ってフラグ
51へ入力され、フラグ51がセットされる。そしてフラグ
51の出力がRSフリップフロップ15のセット端子Ｓへ入力
されてRSフリップフロップ15がセットされて、その出力
端子ＱがＨレベルになる。そのためAND 回路16a から高
速クロックＸを出力し、図21(e) に示すようにシステム
クロックSCLKは高速クロックＸになり、システムクロッ
クSCLKが低速クロックＸC から高速クロックＸに切換え
られる。このようにして、図１に示すクロック切換回路
と同様に低速クロックから高速クロックに切換えること
ができる。また少ない回路素子を用いて簡単に構成でき
る。
生すると、高速クロックＸがフィルタ50を通ってフラグ
51へ入力され、フラグ51がセットされる。そしてフラグ
51の出力がRSフリップフロップ15のセット端子Ｓへ入力
されてRSフリップフロップ15がセットされて、その出力
端子ＱがＨレベルになる。そのためAND 回路16a から高
速クロックＸを出力し、図21(e) に示すようにシステム
クロックSCLKは高速クロックＸになり、システムクロッ
クSCLKが低速クロックＸC から高速クロックＸに切換え
られる。このようにして、図１に示すクロック切換回路
と同様に低速クロックから高速クロックに切換えること
ができる。また少ない回路素子を用いて簡単に構成でき
る。
【００６３】このような本発明によるクロック切換回路
は、例えばマイクロコンピュータに適用する。図22は、
本発明のクロック切換回路を内蔵したマイクロコンピュ
ータの要部のブロック図である。マイクロコンピュータ
１内には高速クロック発振回路2a、低速クロック発振回
路2b、本発明のシステムクロック切換回路300 、分周回
路５、ラッチ回路6a、ラッチ回路6b及びOR回路７を内蔵
している。発振回路2aは高速クロック入力端子ＸIN及び
高速クロック出力端子ＸOUT と接続され、発振回路2bは
低速クロック入力端子ＸCIN 及び低速クロック出力端子
ＸCOUTと接続されている。発振回路2aが出力する高速ク
ロックＸ及び発振回路2bが出力する低速クロックＸC 及
びリセット信号RST はシステムクロック切換回路300 へ
入力される。システムクロック切換回路300 の切換動作
により切換えられたシステムクロックは分周回路５へ入
力されて分周され、分周回路５から分周された内部クロ
ックCLK を出力し、図示していないシステム回路へ供給
される。
は、例えばマイクロコンピュータに適用する。図22は、
本発明のクロック切換回路を内蔵したマイクロコンピュ
ータの要部のブロック図である。マイクロコンピュータ
１内には高速クロック発振回路2a、低速クロック発振回
路2b、本発明のシステムクロック切換回路300 、分周回
路５、ラッチ回路6a、ラッチ回路6b及びOR回路７を内蔵
している。発振回路2aは高速クロック入力端子ＸIN及び
高速クロック出力端子ＸOUT と接続され、発振回路2bは
低速クロック入力端子ＸCIN 及び低速クロック出力端子
ＸCOUTと接続されている。発振回路2aが出力する高速ク
ロックＸ及び発振回路2bが出力する低速クロックＸC 及
びリセット信号RST はシステムクロック切換回路300 へ
入力される。システムクロック切換回路300 の切換動作
により切換えられたシステムクロックは分周回路５へ入
力されて分周され、分周回路５から分周された内部クロ
ックCLK を出力し、図示していないシステム回路へ供給
される。
【００６４】リセット信号RST 及び復帰信号RTN が入力
されるOR回路７の出力はラッチ回路6a,6b のリセット端
子Ｒへ入力される。ラッチ回路6a,6b のセット端子Ｓに
は発振停止信号STa ，STb が入力される。ラッチ回路6a
のラッチ出力は発振回路2aへ、ラッチ回路6bのラッチ出
力は発振回路2bへ発振停止信号として与えられる。
されるOR回路７の出力はラッチ回路6a,6b のリセット端
子Ｒへ入力される。ラッチ回路6a,6b のセット端子Ｓに
は発振停止信号STa ，STb が入力される。ラッチ回路6a
のラッチ出力は発振回路2aへ、ラッチ回路6bのラッチ出
力は発振回路2bへ発振停止信号として与えられる。
【００６５】このマイクロコンピュータ１はＨレベルの
リセット信号RST をRSフリップフロップからなるラッチ
回路6a,6b のリセット端子Ｒに入力することにより、発
振回路2a,2b が発振動作し、Ｈレベルの発振停止信号ST
a ，STb をラッチ回路6a,6bのセット端子Ｓに入力する
ことにより、発振回路2a,2b の発振動作が停止する。ま
たシステムクロック切換回路300 にＨレベルのリセット
信号RST を入力することにより、前述したようにシステ
ムクロック切換回路300 から高速クロック又は低速クロ
ックを出力し、またリセット信号RST をＬレベルにして
リセットを解除すれば、その後システムクロック切換回
路300 から出力するシステムクロックを前述した如く高
速クロック又は低速クロックに切換えられる。
リセット信号RST をRSフリップフロップからなるラッチ
回路6a,6b のリセット端子Ｒに入力することにより、発
振回路2a,2b が発振動作し、Ｈレベルの発振停止信号ST
a ，STb をラッチ回路6a,6bのセット端子Ｓに入力する
ことにより、発振回路2a,2b の発振動作が停止する。ま
たシステムクロック切換回路300 にＨレベルのリセット
信号RST を入力することにより、前述したようにシステ
ムクロック切換回路300 から高速クロック又は低速クロ
ックを出力し、またリセット信号RST をＬレベルにして
リセットを解除すれば、その後システムクロック切換回
路300 から出力するシステムクロックを前述した如く高
速クロック又は低速クロックに切換えられる。
【００６６】マイクロコンピュータにおいて、一般にCM
OS構造のマイクロコンピュータでは、マイクロコンピュ
ータの動作周波数と消費電流とは密接な関係がある。MO
S 構造では、基本的にコンデンサ構造であるため、いま
容量ＣP が一定であれば、次式に示すように動作周波数
ｆが高くなると、インピーダンスＩMPが低下し、電源電
圧が一定であれば消費電流が増加することになる。 ＩMP＝１／ (２πｆＣP ) …(1)
OS構造のマイクロコンピュータでは、マイクロコンピュ
ータの動作周波数と消費電流とは密接な関係がある。MO
S 構造では、基本的にコンデンサ構造であるため、いま
容量ＣP が一定であれば、次式に示すように動作周波数
ｆが高くなると、インピーダンスＩMPが低下し、電源電
圧が一定であれば消費電流が増加することになる。 ＩMP＝１／ (２πｆＣP ) …(1)
【００６７】また、CMOS構造のインバータを例にする
と、インバータのゲート入力電圧がＨレベルからＬレベ
ルに、またはＬレベルからＨレベルに反転するときに、
ＰチャネルトランジスタとＮチャネルトランジスタとが
同時にオン状態になる期間が生じ、このときに電源と接
地電源との間が一時的に短絡されて貫通電流が流れるこ
とになる。このようにＰチャネルトランジスタがオンか
らオフ状態に、Ｎチャネルトランジスタがオフからオン
状態に切換わる時間、所謂スイッチング時間が消費電流
を決定する要因となる。そのため、単位時間当たりに発
生するスイッチング動作回数が多い程、つまり動作周波
数が高い程、消費電流が増加することになる。
と、インバータのゲート入力電圧がＨレベルからＬレベ
ルに、またはＬレベルからＨレベルに反転するときに、
ＰチャネルトランジスタとＮチャネルトランジスタとが
同時にオン状態になる期間が生じ、このときに電源と接
地電源との間が一時的に短絡されて貫通電流が流れるこ
とになる。このようにＰチャネルトランジスタがオンか
らオフ状態に、Ｎチャネルトランジスタがオフからオン
状態に切換わる時間、所謂スイッチング時間が消費電流
を決定する要因となる。そのため、単位時間当たりに発
生するスイッチング動作回数が多い程、つまり動作周波
数が高い程、消費電流が増加することになる。
【００６８】そこで、低消費電流モードである、例えば
電池駆動によるシステムでは、電池の寿命を長くするた
めに、消費電流を抑制することは重要な要因となる。し
たがって、データ処理が必要な場合には高速クロックを
用いて短時間にデータ処理を行ない、データ処理を行わ
ない場合には、高速クロックから低速クロックに切換え
ることによって消費電流を抑制している。そこでこのよ
うなシステムクロック切換回路を適用すればシステムク
ロックの切換え時点のデータを保持するレジスタを必要
とせず、またレジスタのデータを変更するためにソフト
ウェアの負担を増大させず、しかもシステムクロックの
切換えを確実にしてシステムを誤動作させることがな
く、本発明のシステムクロック切換回路は有効である。
電池駆動によるシステムでは、電池の寿命を長くするた
めに、消費電流を抑制することは重要な要因となる。し
たがって、データ処理が必要な場合には高速クロックを
用いて短時間にデータ処理を行ない、データ処理を行わ
ない場合には、高速クロックから低速クロックに切換え
ることによって消費電流を抑制している。そこでこのよ
うなシステムクロック切換回路を適用すればシステムク
ロックの切換え時点のデータを保持するレジスタを必要
とせず、またレジスタのデータを変更するためにソフト
ウェアの負担を増大させず、しかもシステムクロックの
切換えを確実にしてシステムを誤動作させることがな
く、本発明のシステムクロック切換回路は有効である。
【００６９】本実施例では、システムクロックを高速ク
ロック、低速クロックのいずれかに切換える場合につい
て説明したが、システムクロック以外のクロックであっ
ても同様の効果が得られる。
ロック、低速クロックのいずれかに切換える場合につい
て説明したが、システムクロック以外のクロックであっ
ても同様の効果が得られる。
【００７０】
【発明の効果】以上詳述したように第１発明のクロック
切換回路は、クロックを切換える時点のデータを設定す
るためのレジスタを必要とせず、低速クロックから高速
クロックに確実に切換えできる。またクロックの切換時
点のデータをソフトウェアにより生成する必要がない。
切換回路は、クロックを切換える時点のデータを設定す
るためのレジスタを必要とせず、低速クロックから高速
クロックに確実に切換えできる。またクロックの切換時
点のデータをソフトウェアにより生成する必要がない。
【００７１】第２発明のクロック切換回路は、クロック
を切換える時点のデータを設定するレジスタを必要とせ
ず、高速クロックから低速クロックに切換えできる。ま
た高速クロックが発生しなくなった場合は、低速クロッ
クに確実に切換え得て、クロックにより駆動される回路
の誤動作を防止することができる。
を切換える時点のデータを設定するレジスタを必要とせ
ず、高速クロックから低速クロックに切換えできる。ま
た高速クロックが発生しなくなった場合は、低速クロッ
クに確実に切換え得て、クロックにより駆動される回路
の誤動作を防止することができる。
【００７２】第３発明のクロック切換回路は、クロック
を切換える時点のデータを設定するレジスタを必要とせ
ず、低速クロックから高速クロックに確実に切換えがで
きる。またクロック切換時点のデータをソフトウェアに
より生成する必要がない。更には、少ない回路素子数で
簡単に構成できる。
を切換える時点のデータを設定するレジスタを必要とせ
ず、低速クロックから高速クロックに確実に切換えがで
きる。またクロック切換時点のデータをソフトウェアに
より生成する必要がない。更には、少ない回路素子数で
簡単に構成できる。
【図１】 本発明に係るクロック切換回路の第１実施例
の構成を示すブロック図である。
の構成を示すブロック図である。
【図２】 各部信号のタイミングチャートである。
【図３】 本発明に係るクロック切換回路の第２実施例
の構成を示すブロック図である。
の構成を示すブロック図である。
【図４】 各部信号のタイミングチャートである。
【図５】 本発明に係るクロック切換回路の第３実施例
の構成を示すブロック図である。
の構成を示すブロック図である。
【図６】 本発明に係るクロック切換回路の第４実施例
の構成を示すブロック図である。
の構成を示すブロック図である。
【図７】 本発明に係るクロック切換回路の第５実施例
の構成を示すブロック図である。
の構成を示すブロック図である。
【図８】 各部信号のタイミングチャートである。
【図９】 各部信号のタイミングチャートである。
【図１０】 本発明に係るクロック切換回路の第６実施
例の構成を示すブロック図である。
例の構成を示すブロック図である。
【図１１】 各部信号のタイミングチャートである。
【図１２】 本発明に係るクロック切換回路の第７実施
例の構成を示すブロック図である。
例の構成を示すブロック図である。
【図１３】 各部信号のタイミングチャートである。
【図１４】 本発明に係るクロック切換回路の第８実施
例の構成を示すブロック図である。
例の構成を示すブロック図である。
【図１５】 フラグの構成を示すブロック図である。
【図１６】 フラグにおける各部信号のタイミングチャ
ートである
ートである
【図１７】 各部信号のタイミングチャートである。
【図１８】 各部信号のタイミングチャートである。
【図１９】 本発明に係るクロック切換回路の第９実施
例の構成を示すブロック図である。
例の構成を示すブロック図である。
【図２０】 本発明に係るクロック切換回路の第10実施
例の構成を示すブロック図である。
例の構成を示すブロック図である。
【図２１】 各部信号のタイミングチャートである。
【図２２】 本発明のクロック切換回路を適用したマイ
クロコンピュータの構成を示すブロック図である。
クロコンピュータの構成を示すブロック図である。
【図２３】 従来のシステムクロック切換回路を内蔵し
ているマイクロコンピュータの構成を示すブロック図で
ある。
ているマイクロコンピュータの構成を示すブロック図で
ある。
【図２４】 各部信号のタイミングチャートである。
11 Ｐチャネルトランジスタ、12 抵抗、13 コンデン
サ、14 インバータ、15 RSフリップフロップ、16 マ
ルチプレクサ、18,20 インバータ、21 ノイズキャン
セラ、22 シフトレジスタ、24 ハイパスフィルタ、25
フラグ、31 OR回路、32 フラグ、32a,32b,32c,32d
NOR 回路、32i,32j,32k,32l クロックドインバー
タ、40 AND 回路、50 フィルタ、51 フラグ、141
インバータ。
サ、14 インバータ、15 RSフリップフロップ、16 マ
ルチプレクサ、18,20 インバータ、21 ノイズキャン
セラ、22 シフトレジスタ、24 ハイパスフィルタ、25
フラグ、31 OR回路、32 フラグ、32a,32b,32c,32d
NOR 回路、32i,32j,32k,32l クロックドインバー
タ、40 AND 回路、50 フィルタ、51 フラグ、141
インバータ。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 5/00 17/16 Ｆ 0570−5Ｊ
Claims (10)
- 【請求項１】 低速クロックから高速クロックに切換え
るクロック切換回路において、前記高速クロックにより
オン，オフ動作するスイッチ素子と、該スイッチ素子と
直列接続されている抵抗及びコンデンサの並列回路と、
該コンデンサの電圧が入力される反転素子と、該反転素
子の出力及び低速クロックに切換えるためのリセット信
号が入力されるラッチ回路と、該ラッチ回路のラッチ出
力が入力され、ラッチ回路にリセット信号が入力されて
いるときのラッチ出力により低速クロックを選択し、リ
セット信号が入力されなくなったときのラッチ出力によ
り高速クロックを選択するマルチプレクサとを備えてい
ることを特徴とするクロック切換回路。 - 【請求項２】 高速クロックを反転した反転高速クロッ
クと、ラッチ回路の出力を反転した反転出力とを入力す
るNAND回路を備え、該NAND回路の出力によりスイッチ素
子をオン，オフ動作するように構成してある請求項１記
載のクロック切換回路。 - 【請求項３】 マルチプレクサの出力を入力し、ノイズ
を除去するノイズキャンセラを備えている請求項１又は
請求項２記載のクロック切換回路。 - 【請求項４】 反転素子とラッチ回路との間にノイズキ
ャンセラを介装してある請求項１記載のクロック切換回
路。 - 【請求項５】 反転素子の出力と、高速クロックとを入
力するシフトレジスタを備え、該シフトレジスタの出力
をラッチ回路へ入力してある請求項１記載のクロック切
換回路。 - 【請求項６】 反転素子の出力を一入力端子へ入力すべ
きAND 回路と、高速クロックを入力すべきフィルタと、
該フィルタの出力でセットされるフラグとを備え、該フ
ラグの出力を前記AND 回路の他入力端子へ入力し、該AN
D 回路の出力をラッチ回路へ入力すべく構成してある請
求項１記載のクロック切換回路。 - 【請求項７】 高速クロックから低速クロックに切換え
るクロック切換回路において、前記高速クロックにより
オン，オフ動作するスイッチ素子と、該スイッチ素子と
直列接続されている抵抗及びコンデンサの並列回路と、
該コンデンサの電圧が入力される第１反転素子と、該第
１反転素子の出力が入力される第２反転素子と、該第２
反転素子の出力、及び高速クロックにすべくリセットす
るリセット信号が入力されるラッチ回路と、該ラッチ回
路のラッチ出力が入力され、ラッチ回路にリセット信号
が入力されているときのラッチ出力により高速クロック
を選択し、リセット信号が入力されなくなったときのラ
ッチ出力により低速クロックを選択するマルチプレクサ
とを備えていることを特徴とするクロック切換回路。 - 【請求項８】 第２反転素子の出力と、低速クロックが
発生しており、高速クロックが発生しなくなった場合に
信号を生成する回路の出力とが入力される第２ラッチ回
路を備え、該第２ラッチ回路のラッチ出力をラッチ回路
へ入力してある請求項７記載のクロック切換回路。 - 【請求項９】 ラッチ回路の入力及び出力が入力される
AND 回路を備えている請求項７記載のクロック切換回
路。 - 【請求項１０】 低速クロックから高速クロックに切換
えるクロック切換回路において、前記高速クロックが入
力されてセットされるフラグと、該フラグの出力及び低
速クロックに切換えるためのリセット信号が入力される
ラッチ回路と、該ラッチ回路のラッチ出力が入力され、
ラッチ回路にリセット信号が入力されているときのラッ
チ出力により低速クロックを選択し、リセット信号が入
力されなくなったときのラッチ出力により高速クロック
を選択するマルチプレクサとを備えていることを特徴と
するクロック切換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6122577A JPH07336202A (ja) | 1994-06-03 | 1994-06-03 | クロック切換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6122577A JPH07336202A (ja) | 1994-06-03 | 1994-06-03 | クロック切換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07336202A true JPH07336202A (ja) | 1995-12-22 |
Family
ID=14839357
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6122577A Pending JPH07336202A (ja) | 1994-06-03 | 1994-06-03 | クロック切換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07336202A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007174492A (ja) * | 2005-12-26 | 2007-07-05 | Citizen Holdings Co Ltd | メモリ回路 |
| JP2007193393A (ja) * | 2006-01-17 | 2007-08-02 | Renesas Technology Corp | データ処理装置 |
| JP2012104048A (ja) * | 2010-11-12 | 2012-05-31 | Fujitsu Semiconductor Ltd | 半導体装置及び半導体装置におけるリセット制御方法 |
-
1994
- 1994-06-03 JP JP6122577A patent/JPH07336202A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007174492A (ja) * | 2005-12-26 | 2007-07-05 | Citizen Holdings Co Ltd | メモリ回路 |
| JP2007193393A (ja) * | 2006-01-17 | 2007-08-02 | Renesas Technology Corp | データ処理装置 |
| JP2012104048A (ja) * | 2010-11-12 | 2012-05-31 | Fujitsu Semiconductor Ltd | 半導体装置及び半導体装置におけるリセット制御方法 |
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