JPH0816276A - マイクロコンピュータ - Google Patents
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- JPH0816276A JPH0816276A JP6149745A JP14974594A JPH0816276A JP H0816276 A JPH0816276 A JP H0816276A JP 6149745 A JP6149745 A JP 6149745A JP 14974594 A JP14974594 A JP 14974594A JP H0816276 A JPH0816276 A JP H0816276A
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- microcomputer
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- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/32—Means for saving power
- G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
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- G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
- G06F1/3234—Power saving characterised by the action undertaken
- G06F1/3237—Power saving characterised by the action undertaken by disabling clock generation or distribution
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- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】
【目的】 高速クロックを発振する発振回路及び低速ク
ロックを発振する発振回路のいずれかに発振子を接続し
ても使用できるマイクロコンピュータの提供。 【構成】 高速クロックＸが入力されるカウンタ10と、
カウンタ10のオーバーフロー信号OVF がセット端子Ｓ
に、初期リセット信号IRST及びリセット信号RSTがリセ
ット端子Ｒへ入力されるRSフリップフロップ12と、RSフ
リップフロップ12の出力信号及び高速クロックＸが入力
されるAND 回路11a と、低速クロックＸc及びRSフリッ
プフロップ12の出力信号がインバータ11c を介して入力
されるAND回路11b とを備える。
ロックを発振する発振回路のいずれかに発振子を接続し
ても使用できるマイクロコンピュータの提供。 【構成】 高速クロックＸが入力されるカウンタ10と、
カウンタ10のオーバーフロー信号OVF がセット端子Ｓ
に、初期リセット信号IRST及びリセット信号RSTがリセ
ット端子Ｒへ入力されるRSフリップフロップ12と、RSフ
リップフロップ12の出力信号及び高速クロックＸが入力
されるAND 回路11a と、低速クロックＸc及びRSフリッ
プフロップ12の出力信号がインバータ11c を介して入力
されるAND回路11b とを備える。
Description
【０００１】
【産業上の利用分野】本発明は、発振周波数が異なる複
数の発振回路を内蔵しているマイクロコンピュータに関
するものである。
数の発振回路を内蔵しているマイクロコンピュータに関
するものである。
【０００２】
【従来の技術】電子手帳のような携帯用機器に用いるシ
ングルチップマイクロコンピュータ（以下マイクロコン
ピュータという）は、低消費電力化を実現するためにメ
インクロックたる高速クロックと、時計クロックたる低
速クロックとを各別に発生する２つの発振回路を内蔵し
ている。
ングルチップマイクロコンピュータ（以下マイクロコン
ピュータという）は、低消費電力化を実現するためにメ
インクロックたる高速クロックと、時計クロックたる低
速クロックとを各別に発生する２つの発振回路を内蔵し
ている。
【０００３】図10は、この種の従来のマイクロコンピュ
ータの構成を示すブロック図である。マイクロコンピュ
ータ１には１〜10MHz の範囲内の所定周波数の高速クロ
ックＸを発振する発振回路２と、32kHz の低速クロック
Ｘc を発振する発振回路３と、高速クロックＸ及び低速
クロックＸc のいずれかを選択するセレクタ４と、セレ
クタ４が選択したクロックCLK が入力されるCPU ５と、
アナログ／デジタルコンバータあるいはROM 等からなる
周辺モジュール６及び周辺モジュール７と、低速クロッ
クＸc が入力される時計用タイマ８とを内蔵している。
また、マイクロコンピュータ１には発振回路２と接続さ
れており、発振子OSC1を接続するための発振子接続端子
1a,1b を設けており、また発振回路３と接続されてお
り、発振子OSC2を接続するための発振子接続端子1c,1d
を設けている。
ータの構成を示すブロック図である。マイクロコンピュ
ータ１には１〜10MHz の範囲内の所定周波数の高速クロ
ックＸを発振する発振回路２と、32kHz の低速クロック
Ｘc を発振する発振回路３と、高速クロックＸ及び低速
クロックＸc のいずれかを選択するセレクタ４と、セレ
クタ４が選択したクロックCLK が入力されるCPU ５と、
アナログ／デジタルコンバータあるいはROM 等からなる
周辺モジュール６及び周辺モジュール７と、低速クロッ
クＸc が入力される時計用タイマ８とを内蔵している。
また、マイクロコンピュータ１には発振回路２と接続さ
れており、発振子OSC1を接続するための発振子接続端子
1a,1b を設けており、また発振回路３と接続されてお
り、発振子OSC2を接続するための発振子接続端子1c,1d
を設けている。
【０００４】図11はセレクタ４の構成を示すブロック図
である。電源の立上げ時マイクロコンピュータ１をリセ
ットすべく発生する初期リセット信号IRST及びプログラ
ムによるセット信号STはOR回路4aの一入力端子及び他入
力端子へ各別に入力され、その出力信号はRSフリップフ
ロップ4bのセット端子Ｓへ入力される。プログラムによ
るリセット信号RST はRSフリップフロップ4bのリセット
端子Ｒへ入力される。RSフリップフロップ4bの出力端子
Ｑから出力される信号はAND 回路4cの一入力端子及びイ
ンバータ4dへ入力される。インバータ4dの出力信号はAN
D 回路4fの一入力端子へ入力される。
である。電源の立上げ時マイクロコンピュータ１をリセ
ットすべく発生する初期リセット信号IRST及びプログラ
ムによるセット信号STはOR回路4aの一入力端子及び他入
力端子へ各別に入力され、その出力信号はRSフリップフ
ロップ4bのセット端子Ｓへ入力される。プログラムによ
るリセット信号RST はRSフリップフロップ4bのリセット
端子Ｒへ入力される。RSフリップフロップ4bの出力端子
Ｑから出力される信号はAND 回路4cの一入力端子及びイ
ンバータ4dへ入力される。インバータ4dの出力信号はAN
D 回路4fの一入力端子へ入力される。
【０００５】高速クロックＸはAND 回路4cの他入力端子
へ、低速クロックＸc はAND 回路4fの他入力端子へ入力
される。AND 回路4c,4f の出力信号はOR回路4gの一入力
端子及び他入力端子へ各別に入力され、OR回路4gからマ
イクロコンピュータ１を駆動するクロックCLK が出力さ
れる。
へ、低速クロックＸc はAND 回路4fの他入力端子へ入力
される。AND 回路4c,4f の出力信号はOR回路4gの一入力
端子及び他入力端子へ各別に入力され、OR回路4gからマ
イクロコンピュータ１を駆動するクロックCLK が出力さ
れる。
【０００６】次にこのマイクロコンピュータの動作を説
明する。マイクロコンピュータ１を使用する場合には、
発振子接続端子1a,1b 内に発振子OSC1を接続し、発振子
接続端子1c,1d 間に発振子OSC2を接続する。いま、マイ
クロコンピュータ１の電源を立上げると初期リセット信
号IRSTが発生してOR回路4aを介してRSフリップフロップ
4bのセット端子Ｓへ入力され、RSフリップフロップ4bの
出力端子Ｑが“１”にセットされる。また電源の立上げ
により発振回路２, ３がともに発振動作し、発振回路２
から高速クロックＸが出力され、発振回路３から低速ク
ロックＸc が出力されて、高速クロックＸはセレクタ４
のAND 回路4cへ、低速クロックＸc はセレクタ４のAND
回路4fへ入力される。
明する。マイクロコンピュータ１を使用する場合には、
発振子接続端子1a,1b 内に発振子OSC1を接続し、発振子
接続端子1c,1d 間に発振子OSC2を接続する。いま、マイ
クロコンピュータ１の電源を立上げると初期リセット信
号IRSTが発生してOR回路4aを介してRSフリップフロップ
4bのセット端子Ｓへ入力され、RSフリップフロップ4bの
出力端子Ｑが“１”にセットされる。また電源の立上げ
により発振回路２, ３がともに発振動作し、発振回路２
から高速クロックＸが出力され、発振回路３から低速ク
ロックＸc が出力されて、高速クロックＸはセレクタ４
のAND 回路4cへ、低速クロックＸc はセレクタ４のAND
回路4fへ入力される。
【０００７】また低速クロックＸc は時計用タイマ８へ
入力されて、時計用タイマ８が駆動する。このようにRS
フリップフロップ4bがセットされたことにより、AND 回
路4cの論理が成立してAND 回路4cから高速クロックＸが
出力され、OR回路4gへ入力してOR回路4gからマイクロコ
ンピュータ１を駆動すべき高速クロックＸであるクロッ
クCLK が出力され、CPU ５及び周辺モジュール６, 周辺
モジュール７へ入力される。
入力されて、時計用タイマ８が駆動する。このようにRS
フリップフロップ4bがセットされたことにより、AND 回
路4cの論理が成立してAND 回路4cから高速クロックＸが
出力され、OR回路4gへ入力してOR回路4gからマイクロコ
ンピュータ１を駆動すべき高速クロックＸであるクロッ
クCLK が出力され、CPU ５及び周辺モジュール６, 周辺
モジュール７へ入力される。
【０００８】これにより、CPU ５が高速クロックＸであ
るクロックCLK により駆動され始める。ところで、マイ
クロコンピュータ１を低速クロックＸc であるクロック
CLKにより駆動する場合には、CPU ５によって、プログ
ラムによるリセット信号RSTが出力され、RSフリップフ
ロップ4bのリセット端子Ｒへ入力される。そうすると、
RSフリップフロップ4bの出力端子Ｑが“０”になり、RS
フリップフロップ4bがリセットされる。
るクロックCLK により駆動され始める。ところで、マイ
クロコンピュータ１を低速クロックＸc であるクロック
CLKにより駆動する場合には、CPU ５によって、プログ
ラムによるリセット信号RSTが出力され、RSフリップフ
ロップ4bのリセット端子Ｒへ入力される。そうすると、
RSフリップフロップ4bの出力端子Ｑが“０”になり、RS
フリップフロップ4bがリセットされる。
【０００９】そしてAND 回路4cの論理が不成立になり、
AND 回路4fの論理が成立してAND 回路4fから低速クロッ
クＸc が出力され、OR回路4gから低速クロックＸc であ
るクロックCLK が出力され、即ちセレクタ４から低速ク
ロックＸc であるクロックCLK が出力されて、CPU ５及
び周辺モジュール６, ７を、低速クロックＸc により駆
動する。このように高速クロックＸであるクロックCLK
によってマイクロコンピュータ１を駆動しないときに
は、高速クロックＸを発振させる発振回路２の発振動作
を停止させて、マイクロコンピュータ１の消費電力を低
減させる。また、低速クロックＸc から高速クロックＸ
に復帰する場合は、プログラムによりセット信号STを出
力して、RSフリップフロップ4bをセットする。
AND 回路4fの論理が成立してAND 回路4fから低速クロッ
クＸc が出力され、OR回路4gから低速クロックＸc であ
るクロックCLK が出力され、即ちセレクタ４から低速ク
ロックＸc であるクロックCLK が出力されて、CPU ５及
び周辺モジュール６, ７を、低速クロックＸc により駆
動する。このように高速クロックＸであるクロックCLK
によってマイクロコンピュータ１を駆動しないときに
は、高速クロックＸを発振させる発振回路２の発振動作
を停止させて、マイクロコンピュータ１の消費電力を低
減させる。また、低速クロックＸc から高速クロックＸ
に復帰する場合は、プログラムによりセット信号STを出
力して、RSフリップフロップ4bをセットする。
【００１０】
【発明が解決しようとする課題】一般に、このようなマ
イクロコンピュータにおいては、低速クロックを時計用
タイマを駆動するため発生させているが、高速クロック
を用いず低速クロックのみでマイクロコンピュータを駆
動させたい場合がある。しかし、従来のマイクロコンピ
ュータは、先ず高速クロックを立上げ、その後にマイク
ロコンピュータを、高速クロックで駆動しない場合に
は、マイクロコンピュータを駆動するクロックを高速ク
ロックから低速クロックに切換えるようにしているた
め、低速クロックのみでマイクロコンピュータを駆動す
る場合でも、高速クロックを出力する発振回路には発振
子を接続しなければならず、マイクロコンピュータを使
用する側では、その接続のための煩わしさがある。
イクロコンピュータにおいては、低速クロックを時計用
タイマを駆動するため発生させているが、高速クロック
を用いず低速クロックのみでマイクロコンピュータを駆
動させたい場合がある。しかし、従来のマイクロコンピ
ュータは、先ず高速クロックを立上げ、その後にマイク
ロコンピュータを、高速クロックで駆動しない場合に
は、マイクロコンピュータを駆動するクロックを高速ク
ロックから低速クロックに切換えるようにしているた
め、低速クロックのみでマイクロコンピュータを駆動す
る場合でも、高速クロックを出力する発振回路には発振
子を接続しなければならず、マイクロコンピュータを使
用する側では、その接続のための煩わしさがある。
【００１１】また、そのようにして発振子を接続するた
めに、マイクロコンピュータを使用する側では、コスト
が高くつくという問題がある。本発明は斯かる問題に鑑
み、その駆動に必要なクロックを発振させる発振子のみ
を接続して使用できるマイクロコンピュータを提供する
ことを目的とする。
めに、マイクロコンピュータを使用する側では、コスト
が高くつくという問題がある。本発明は斯かる問題に鑑
み、その駆動に必要なクロックを発振させる発振子のみ
を接続して使用できるマイクロコンピュータを提供する
ことを目的とする。
【００１２】
【課題を解決するための手段】第１発明に係るマイクロ
コンピュータは、第１発振回路が出力するクロックを計
数する計数手段と、該計数手段のオーバーフロー信号に
よりセットされ、リセット信号によりリセットされるラ
ッチ手段と、該ラッチ手段のラッチ内容に基づいて第１
発振回路のクロック又は第２発振回路のクロックを選択
するクロック選択手段とを備える。
コンピュータは、第１発振回路が出力するクロックを計
数する計数手段と、該計数手段のオーバーフロー信号に
よりセットされ、リセット信号によりリセットされるラ
ッチ手段と、該ラッチ手段のラッチ内容に基づいて第１
発振回路のクロック又は第２発振回路のクロックを選択
するクロック選択手段とを備える。
【００１３】第２発明に係るマイクロコンピュータは、
第２発振回路が出力するクロックを計数し、第１発振回
路が出力するクロックによりクリアされる計数手段と、
該計数手段のオーバーフロー信号によりセットされ、リ
セット信号によりリセットされるラッチ手段と、該ラッ
チ手段のラッチ内容に基づいて第２発振回路のクロック
又は第１発振回路のクロックを選択するクロック選択手
段とを備える。
第２発振回路が出力するクロックを計数し、第１発振回
路が出力するクロックによりクリアされる計数手段と、
該計数手段のオーバーフロー信号によりセットされ、リ
セット信号によりリセットされるラッチ手段と、該ラッ
チ手段のラッチ内容に基づいて第２発振回路のクロック
又は第１発振回路のクロックを選択するクロック選択手
段とを備える。
【００１４】
【作用】第１発明では、第２発振回路にのみ発振子を接
続すると、第２発振回路のクロックがクロック選択手段
へ入力される。第１発振回路からクロックが出力されな
いため、計数手段からオーバーフロー信号が出力されず
ラッチ手段はリセットされたままになり、クロック選択
手段は第２発振回路からのクロックを選択して出力す
る。第１発振回路にのみ発振子を接続すると、第１発振
回路のクロックがクロック選択手段へ入力される。第１
発振回路のクロックを計数手段が計数し、オーバーフロ
ー信号が出力されると、ラッチ手段がセットされたまま
になり、クロック選択手段から第１発振回路からのクロ
ックを選択して出力する。これにより、発振回路のいず
れかに発振子を接続してもマイクロコンピュータを使用
できる。
続すると、第２発振回路のクロックがクロック選択手段
へ入力される。第１発振回路からクロックが出力されな
いため、計数手段からオーバーフロー信号が出力されず
ラッチ手段はリセットされたままになり、クロック選択
手段は第２発振回路からのクロックを選択して出力す
る。第１発振回路にのみ発振子を接続すると、第１発振
回路のクロックがクロック選択手段へ入力される。第１
発振回路のクロックを計数手段が計数し、オーバーフロ
ー信号が出力されると、ラッチ手段がセットされたまま
になり、クロック選択手段から第１発振回路からのクロ
ックを選択して出力する。これにより、発振回路のいず
れかに発振子を接続してもマイクロコンピュータを使用
できる。
【００１５】第２発明では、第２発振回路にのみ発振子
を接続すると、第２発振回路のクロックがクロック選択
手段及び計数手段へ入力される。第１発振回路からクロ
ックが出力されないため計数手段からオーバーフロー信
号が出力されてラッチ手段がセットされたままになり、
クロック選択手段は第２発振回路のクロックを選択して
出力する。第１発振回路にのみ発振子を接続すると、第
１発振回路のクロックがクロック選択手段及び計数手段
へ入力される。第１発振回路のクロックにより計数値が
常にクリアされて、オーバーフロー信号が出力されず、
ラッチ手段がリセットされたままになり、クロック選択
手段は第１発振回路からのクロックを選択して出力す
る。これにより、発振回路のいずれかに発振子を接続し
てもマイクロコンピュータを使用できる。
を接続すると、第２発振回路のクロックがクロック選択
手段及び計数手段へ入力される。第１発振回路からクロ
ックが出力されないため計数手段からオーバーフロー信
号が出力されてラッチ手段がセットされたままになり、
クロック選択手段は第２発振回路のクロックを選択して
出力する。第１発振回路にのみ発振子を接続すると、第
１発振回路のクロックがクロック選択手段及び計数手段
へ入力される。第１発振回路のクロックにより計数値が
常にクリアされて、オーバーフロー信号が出力されず、
ラッチ手段がリセットされたままになり、クロック選択
手段は第１発振回路からのクロックを選択して出力す
る。これにより、発振回路のいずれかに発振子を接続し
てもマイクロコンピュータを使用できる。
【００１６】
【実施例】以下本発明をその実施例を示す図面により詳
述する。図１は本発明に係るマイクロコンピュータの第
１実施例の構成を示すブロック図である。マイクロコン
ピュータ１には例えば１〜10MHz の範囲内の所定周波数
の高速クロックＸを発振する発振回路２と、例えば32kH
z の低速クロックＸc を発振する発振回路３と、高速ク
ロックＸがカウント対象として入力される計数手段たる
カウンタ10と、高速クロックＸ及び低速クロックＸc が
入力され、それらを択一的に選択するクロック選択手段
たるセレクタ11と、カウンタ10のオーバーフロー信号OV
F が一入力端子へ入力されるOR回路9aと、OR回路9aの出
力信号がセット端子Ｓに入力されるラッチ手段たるRSフ
リップフロップと、後述する初期リセット信号IRST及び
リセット信号RST が入力され、その出力信号をRSフリッ
プフロップ12のリセット端子Ｒへ入力するOR回路9bと、
セレクタ11が選択したクロックCLK が入力されるCPU ５
と、アナログ／デジタルコンバータあるいはROM 等から
なる周辺モジュール６及び周辺モジュール７とが内蔵さ
れている。
述する。図１は本発明に係るマイクロコンピュータの第
１実施例の構成を示すブロック図である。マイクロコン
ピュータ１には例えば１〜10MHz の範囲内の所定周波数
の高速クロックＸを発振する発振回路２と、例えば32kH
z の低速クロックＸc を発振する発振回路３と、高速ク
ロックＸがカウント対象として入力される計数手段たる
カウンタ10と、高速クロックＸ及び低速クロックＸc が
入力され、それらを択一的に選択するクロック選択手段
たるセレクタ11と、カウンタ10のオーバーフロー信号OV
F が一入力端子へ入力されるOR回路9aと、OR回路9aの出
力信号がセット端子Ｓに入力されるラッチ手段たるRSフ
リップフロップと、後述する初期リセット信号IRST及び
リセット信号RST が入力され、その出力信号をRSフリッ
プフロップ12のリセット端子Ｒへ入力するOR回路9bと、
セレクタ11が選択したクロックCLK が入力されるCPU ５
と、アナログ／デジタルコンバータあるいはROM 等から
なる周辺モジュール６及び周辺モジュール７とが内蔵さ
れている。
【００１７】そしてカウンタ10のクリア端子CLには電源
の立上げ時にマイクロコンピュータ１を初期リセットす
る初期リセット信号IRSTが入力される。OR回路9aの他入
力端子にはプログラムによるリセット信号RST が入力さ
れる。セレクタ11は、AND 回路11a と、AND 回路11b と
インバータ11c とOR回路11d とにより構成されており、
AND 回路11a の一入力端子及びインバータ11c にはRSフ
リップフロップ12の出力端子Ｑからの出力信号が入力さ
れる。インバータ11c の出力信号はAND 回路11b の一入
力端子へ入力される。AND 回路11a,11b の他入力端子に
は高速クロックＸ及び低速クロックＸc が各別に入力さ
れる。AND 回路11a,11b の各出力信号はOR回路11d の
一、他入力端子へ各別に入力される。OR回路11d から高
速クロックＸ又は低速Ｘc であるクロックCLK が出力さ
れる。また、マイクロコンピュータ１には、発振回路２
と接続されており、発振子OSC1を接続するための発振子
接続端子1a,1b と、発振回路３と接続されており、発振
子OSC2を接続するための発振子接続端子1c,1d とを設け
ている。
の立上げ時にマイクロコンピュータ１を初期リセットす
る初期リセット信号IRSTが入力される。OR回路9aの他入
力端子にはプログラムによるリセット信号RST が入力さ
れる。セレクタ11は、AND 回路11a と、AND 回路11b と
インバータ11c とOR回路11d とにより構成されており、
AND 回路11a の一入力端子及びインバータ11c にはRSフ
リップフロップ12の出力端子Ｑからの出力信号が入力さ
れる。インバータ11c の出力信号はAND 回路11b の一入
力端子へ入力される。AND 回路11a,11b の他入力端子に
は高速クロックＸ及び低速クロックＸc が各別に入力さ
れる。AND 回路11a,11b の各出力信号はOR回路11d の
一、他入力端子へ各別に入力される。OR回路11d から高
速クロックＸ又は低速Ｘc であるクロックCLK が出力さ
れる。また、マイクロコンピュータ１には、発振回路２
と接続されており、発振子OSC1を接続するための発振子
接続端子1a,1b と、発振回路３と接続されており、発振
子OSC2を接続するための発振子接続端子1c,1d とを設け
ている。
【００１８】次にこのように構成したマイクロコンピュ
ータの動作を各部信号のタイミングチャートを示す図２
とともに説明する。発振子接続端子1a,1b 間に発振子OS
C1を接続し、発振子接続端子1c,1d 間に発振子OSC2を接
続してマイクロコンピュータ１を使用する場合、マイク
ロコンピュータ１の電源を立上げると、発振回路２,３
がともに発振動作し、発振回路２から図２(b) に示す高
速クロックＸが出力され、この高速クロックＸがAND 回
路11a へ入力される。また低速クロックＸc がAND 回路
11b へ入力される。そして電源の立上げにより図２(a)
に示すように“０”の初期リセット信号IRSTが発生し、
カウンタ10のクリア端子CL及びOR回路9bへ入力されて、
RSフリップフロップ12のリセット端子Ｒへ入力される。
それによりカウンタ10のカウント値がクリアされてカウ
ンタ10は高速クロックＸをカウントし、図２(c) に示す
ようにカウント初期値からカウントダウンしていく。
ータの動作を各部信号のタイミングチャートを示す図２
とともに説明する。発振子接続端子1a,1b 間に発振子OS
C1を接続し、発振子接続端子1c,1d 間に発振子OSC2を接
続してマイクロコンピュータ１を使用する場合、マイク
ロコンピュータ１の電源を立上げると、発振回路２,３
がともに発振動作し、発振回路２から図２(b) に示す高
速クロックＸが出力され、この高速クロックＸがAND 回
路11a へ入力される。また低速クロックＸc がAND 回路
11b へ入力される。そして電源の立上げにより図２(a)
に示すように“０”の初期リセット信号IRSTが発生し、
カウンタ10のクリア端子CL及びOR回路9bへ入力されて、
RSフリップフロップ12のリセット端子Ｒへ入力される。
それによりカウンタ10のカウント値がクリアされてカウ
ンタ10は高速クロックＸをカウントし、図２(c) に示す
ようにカウント初期値からカウントダウンしていく。
【００１９】またRSフリップフロップ12が初期リセット
信号IRSTによりリセットされて、出力端子１が“０”に
なりAND 回路11b の論理が成立してAND 回路11b から低
速クロックＸc が出力される。その後、カウンタ10のカ
ウント値がオーバーフローして図２(d) に示すようにオ
ーバーフロー信号OVF が出力され、RSフリップフロップ
12のセット端子Ｓへ入力されると、RSフリップフロップ
12がセットされて、その出力端子Ｑは図２(e) に示すよ
うに“１”になり、AND 回路11b の論理が不成立にな
り、一方、AND 回路11a の論理が成立してAND 回路11a
から高速クロックＸが出力されてOR回路11d へ入力され
る。そしてOR回路11d から図２(f) に示すように高速ク
ロックＸであるクロックCLK が出力されて、CPU ５、周
辺モジュール６, ７へ入力され、CPU ５、周辺モジュー
ル６, ７を駆動する。したがって、カウンタ10に高速ク
ロックＸが発生してから安定するまでの所定時間に対応
した、高速クロックＸをカウントする初期値を設定して
おけば、高速クロックＸにノイズが発生していない安定
した時点で、セレクタ11から自動的に高速クロックＸで
あるクロックCLK を出力してマイクロコンピュータ１を
駆動することができる。
信号IRSTによりリセットされて、出力端子１が“０”に
なりAND 回路11b の論理が成立してAND 回路11b から低
速クロックＸc が出力される。その後、カウンタ10のカ
ウント値がオーバーフローして図２(d) に示すようにオ
ーバーフロー信号OVF が出力され、RSフリップフロップ
12のセット端子Ｓへ入力されると、RSフリップフロップ
12がセットされて、その出力端子Ｑは図２(e) に示すよ
うに“１”になり、AND 回路11b の論理が不成立にな
り、一方、AND 回路11a の論理が成立してAND 回路11a
から高速クロックＸが出力されてOR回路11d へ入力され
る。そしてOR回路11d から図２(f) に示すように高速ク
ロックＸであるクロックCLK が出力されて、CPU ５、周
辺モジュール６, ７へ入力され、CPU ５、周辺モジュー
ル６, ７を駆動する。したがって、カウンタ10に高速ク
ロックＸが発生してから安定するまでの所定時間に対応
した、高速クロックＸをカウントする初期値を設定して
おけば、高速クロックＸにノイズが発生していない安定
した時点で、セレクタ11から自動的に高速クロックＸで
あるクロックCLK を出力してマイクロコンピュータ１を
駆動することができる。
【００２０】ところで、発振子接続端子1a,1b 間に発振
子OSC1を接続せず、発振子接続端子1c,1d 間に発振子OS
C2を接続してマイクロコンピュータ１を使用する場合
は、電源を立上げると発振回路３のみが発振動作し、そ
の低速クロックＸc がAND 回路11b へ入力される。また
電源の立上げにより初期リセット信号IRSTが発生し、カ
ウンタ10のクリア端子CLへ入力され、OR回路9bを介して
RSフリップフロップ12のリセット端子Ｒへ入力される。
それによりカウンタ10のカウント値がクリアされるが、
高速クロックＸが入力されていないためオーバーフロー
信号OVF を出力せず、RSフリップフロップ12がセットさ
れることがない。一方、初期リセット信号IRSTによりRS
フリップフロップ12がリセットされて、AND 回路11b の
論理が成立して、AND 回路11b から低速クロックＸc が
出力される。これにより、高速クロックＸが発生してい
ない場合には、CPU ５、周辺モジュール６, ７に低速ク
ロックＸc を自動的に入力して、それらを駆動すること
ができる。
子OSC1を接続せず、発振子接続端子1c,1d 間に発振子OS
C2を接続してマイクロコンピュータ１を使用する場合
は、電源を立上げると発振回路３のみが発振動作し、そ
の低速クロックＸc がAND 回路11b へ入力される。また
電源の立上げにより初期リセット信号IRSTが発生し、カ
ウンタ10のクリア端子CLへ入力され、OR回路9bを介して
RSフリップフロップ12のリセット端子Ｒへ入力される。
それによりカウンタ10のカウント値がクリアされるが、
高速クロックＸが入力されていないためオーバーフロー
信号OVF を出力せず、RSフリップフロップ12がセットさ
れることがない。一方、初期リセット信号IRSTによりRS
フリップフロップ12がリセットされて、AND 回路11b の
論理が成立して、AND 回路11b から低速クロックＸc が
出力される。これにより、高速クロックＸが発生してい
ない場合には、CPU ５、周辺モジュール６, ７に低速ク
ロックＸc を自動的に入力して、それらを駆動すること
ができる。
【００２１】また発振子接続端子1a,1b 間に発振子OSC1
を接続し、発振子接続端子1c,1d 間に発振子OSC2を接続
せずにマイクロコンピュータ１を使用する場合には、電
源を立上げると発振回路２のみが発振動作し、その高速
クロックＸがカウンタ10及びAND 回路11a へ入力され
る。また電源の立上げにより初期リセット信号IRSTが発
生してカウンタ10のクリア端子CLへ入力され、またOR回
路9bを介してRSフリップフロップ12のリセット端子Ｒへ
入力され、カウンタ10のカウント値がクリアされる一
方、RSフリップフロップ12がリセットされて、出力端子
Ｑが“０”になる。それによりAND 回路11a の論理が不
成立になり、AND 回路11a から高速クロックＸが出力さ
れない。しかし、カウンタ10はカウント値がクリアされ
た時点から初期値からカウントダウンし始めて、カウン
ト値がオーバーフローするとオーバーフロー信号OVF が
出力されてRSフリップフロップ12のセット端子Ｓへ入力
される。
を接続し、発振子接続端子1c,1d 間に発振子OSC2を接続
せずにマイクロコンピュータ１を使用する場合には、電
源を立上げると発振回路２のみが発振動作し、その高速
クロックＸがカウンタ10及びAND 回路11a へ入力され
る。また電源の立上げにより初期リセット信号IRSTが発
生してカウンタ10のクリア端子CLへ入力され、またOR回
路9bを介してRSフリップフロップ12のリセット端子Ｒへ
入力され、カウンタ10のカウント値がクリアされる一
方、RSフリップフロップ12がリセットされて、出力端子
Ｑが“０”になる。それによりAND 回路11a の論理が不
成立になり、AND 回路11a から高速クロックＸが出力さ
れない。しかし、カウンタ10はカウント値がクリアされ
た時点から初期値からカウントダウンし始めて、カウン
ト値がオーバーフローするとオーバーフロー信号OVF が
出力されてRSフリップフロップ12のセット端子Ｓへ入力
される。
【００２２】それによりRSフリップフロップ12がセット
されて出力端子Ｑが“１”になり、AND 回路11b の論理
が不成立になり、AND 回路11a の論理が成立してAND 回
路11a から高速クロックＸが出力される。そしてOR回路
11d から高速クロックＸであるクロックCLK を出力し、
CPU ５、周辺モジュール６, ７へ入力し、CPU ５、周辺
モジュール６, ７を駆動することができる。このように
マイクロコンピュータを低速クロックＸc で駆動する場
合には、低速クロックＸc を、高速クロックＸで駆動す
る場合は高速クロックＸを発振する発振回路にのみ発振
子を接続して使用することができる。それによりマイク
ロコンピュータの使用者側においては、マイクロコンピ
ュータの駆動に必要なクロックを発振させる発振子のみ
を接続すればよく、発振子を接続する煩わしさを軽減で
き、また、その場合には一方の発振子が不要となりマイ
クロコンピュータを使用するためのコストの低減を図り
得る。
されて出力端子Ｑが“１”になり、AND 回路11b の論理
が不成立になり、AND 回路11a の論理が成立してAND 回
路11a から高速クロックＸが出力される。そしてOR回路
11d から高速クロックＸであるクロックCLK を出力し、
CPU ５、周辺モジュール６, ７へ入力し、CPU ５、周辺
モジュール６, ７を駆動することができる。このように
マイクロコンピュータを低速クロックＸc で駆動する場
合には、低速クロックＸc を、高速クロックＸで駆動す
る場合は高速クロックＸを発振する発振回路にのみ発振
子を接続して使用することができる。それによりマイク
ロコンピュータの使用者側においては、マイクロコンピ
ュータの駆動に必要なクロックを発振させる発振子のみ
を接続すればよく、発振子を接続する煩わしさを軽減で
き、また、その場合には一方の発振子が不要となりマイ
クロコンピュータを使用するためのコストの低減を図り
得る。
【００２３】図３は本発明に係るマイクロコンピュータ
の第２実施例の構成を示すブロック図である。発振回路
２が出力する高速クロックＸはAND 回路13の一入力端子
へ入力され、その他入力端子にはRSフリップフロップ12
の出力端子１からの出力信号がインバータ14を介して入
力される。AND 回路13の出力信号はカウンタ10へ入力さ
れる。それ以外の構成は図１に示すマイクロコンピュー
タと同様であり、同一構成部分には同一符号を付してい
る。
の第２実施例の構成を示すブロック図である。発振回路
２が出力する高速クロックＸはAND 回路13の一入力端子
へ入力され、その他入力端子にはRSフリップフロップ12
の出力端子１からの出力信号がインバータ14を介して入
力される。AND 回路13の出力信号はカウンタ10へ入力さ
れる。それ以外の構成は図１に示すマイクロコンピュー
タと同様であり、同一構成部分には同一符号を付してい
る。
【００２４】次にこのマイクロコンピュータの動作を、
各部信号のタイミングチャートを示す図４とともに説明
する。このマイクロコンピュータは図１に示すマイクロ
コンピュータと同様に、発振子接続端子1a,1b 間に発振
子OSC1を接続し、発振子接続端子1c,1d 間に発振子OSC2
を接続して使用する場合には、マイクロコンピュータ１
の電源を立上げると、発振回路２, ３がともに発振動作
して図４(b) に示すように高速クロックＸが発生する。
また、低速クロックＸc が発生し、それらがセレクタ11
のAND 回路11a,11b へ入力される。また電源の立上げに
より図４(a) に示すように初期リセット信号IRSTが発生
し、カウンタ10のクリア端子CLへ入力され、またOR回路
9bを介してRSフリップフロップ12のリセット端子Ｒへ入
力される。
各部信号のタイミングチャートを示す図４とともに説明
する。このマイクロコンピュータは図１に示すマイクロ
コンピュータと同様に、発振子接続端子1a,1b 間に発振
子OSC1を接続し、発振子接続端子1c,1d 間に発振子OSC2
を接続して使用する場合には、マイクロコンピュータ１
の電源を立上げると、発振回路２, ３がともに発振動作
して図４(b) に示すように高速クロックＸが発生する。
また、低速クロックＸc が発生し、それらがセレクタ11
のAND 回路11a,11b へ入力される。また電源の立上げに
より図４(a) に示すように初期リセット信号IRSTが発生
し、カウンタ10のクリア端子CLへ入力され、またOR回路
9bを介してRSフリップフロップ12のリセット端子Ｒへ入
力される。
【００２５】そしてカウンタ10のカウント値がクリアさ
れ、またRSフリップフロップ12がリセットされて、その
出力端子Ｑが“０”になり、AND 回路11b から低速クロ
ックＸc が出力される。そして出力端子Ｑが“０”にな
ったことによりAND 回路13の論理が成立して、高速クロ
ックＸがカウンタ10へカウント対象として入力される。
それによりカウンタ10は図４(c) に示すようにカウント
値がクリアされた初期値をカウントダウンしていく。そ
のカウント動作中カウンタ10には図４(g) に示すように
消費電流が流れる。
れ、またRSフリップフロップ12がリセットされて、その
出力端子Ｑが“０”になり、AND 回路11b から低速クロ
ックＸc が出力される。そして出力端子Ｑが“０”にな
ったことによりAND 回路13の論理が成立して、高速クロ
ックＸがカウンタ10へカウント対象として入力される。
それによりカウンタ10は図４(c) に示すようにカウント
値がクリアされた初期値をカウントダウンしていく。そ
のカウント動作中カウンタ10には図４(g) に示すように
消費電流が流れる。
【００２６】そしてタイマ10のカウント値がオーバーフ
ローすると、カウンタ10からオーバーフロー信号OVF が
出力されてOR回路9aを介してRSフリップフロップ12のセ
ット端子Ｓへ入力され、RSフリップフロップ12がセット
され、図４(e) に示すように出力端子Ｑが“１”にな
る。それによりAND 回路11a の論理が成立して、AND 回
路11a から高速クロックＸが出力され、OR回路11d から
高速クロックＸであるクロックCLK を出力し、CPU ５、
周辺モジュール６, ７を高速クロックＸに切換えた高速
クロックＸで駆動する。ところでRSフリップフロップ12
がセットされた場合は、AND 回路13の論理が不成立にな
り、カウンタ10への高速クロックＸの入力を禁じ、それ
によってカウンタ10がカウント動作しなくなり、図４
(g) に示すようにカウンタ10の消費電流が減少する。こ
のようにRSフリップフロップ12がセットされたとき、即
ち低速クロックＸc から高速クロックＸへの切換えが終
了した後は、カウンタ10のカウント動作が停止して、カ
ウンタ10の消費電流を低減させることができる。
ローすると、カウンタ10からオーバーフロー信号OVF が
出力されてOR回路9aを介してRSフリップフロップ12のセ
ット端子Ｓへ入力され、RSフリップフロップ12がセット
され、図４(e) に示すように出力端子Ｑが“１”にな
る。それによりAND 回路11a の論理が成立して、AND 回
路11a から高速クロックＸが出力され、OR回路11d から
高速クロックＸであるクロックCLK を出力し、CPU ５、
周辺モジュール６, ７を高速クロックＸに切換えた高速
クロックＸで駆動する。ところでRSフリップフロップ12
がセットされた場合は、AND 回路13の論理が不成立にな
り、カウンタ10への高速クロックＸの入力を禁じ、それ
によってカウンタ10がカウント動作しなくなり、図４
(g) に示すようにカウンタ10の消費電流が減少する。こ
のようにRSフリップフロップ12がセットされたとき、即
ち低速クロックＸc から高速クロックＸへの切換えが終
了した後は、カウンタ10のカウント動作が停止して、カ
ウンタ10の消費電流を低減させることができる。
【００２７】また、発振回路接続端子1a,1b 間又は発振
子接続端子1c,1d 間に発振子OSC1又はOSC2を接続した場
合には、図１に示すマイクロコンピュータと同様の動作
をする。そして、RSフリップフロップ12がセットされた
場合には、高速クロックＸがカウンタ10へ入力されるの
を禁止して、この場合もカウンタ10の消費電流を低減さ
せることができる。そして、このマイクロコンピュータ
はカウンタ10の消費電流を低減させる以外の動作は、図
１に示したマイクロコンピュータの動作と同様である。
子接続端子1c,1d 間に発振子OSC1又はOSC2を接続した場
合には、図１に示すマイクロコンピュータと同様の動作
をする。そして、RSフリップフロップ12がセットされた
場合には、高速クロックＸがカウンタ10へ入力されるの
を禁止して、この場合もカウンタ10の消費電流を低減さ
せることができる。そして、このマイクロコンピュータ
はカウンタ10の消費電流を低減させる以外の動作は、図
１に示したマイクロコンピュータの動作と同様である。
【００２８】図５は本発明に係るマイクロコンピュータ
の第３実施例の構成を示すブロック図である。セレクタ
11のOR回路11d から出力されるクロックCLK は、クロッ
クCLK に生じたノイズを除去するノイズキャンセラ15へ
入力される。ノイズキャンセラ15から出力されるクロッ
クCLK はCPU ５、周辺モジュール６, ７へ制御クロック
として入力される。それ以外の構成は図１に示したマイ
クロコンピュータと同様となっており、同一構成部分に
は同一符号を付している。
の第３実施例の構成を示すブロック図である。セレクタ
11のOR回路11d から出力されるクロックCLK は、クロッ
クCLK に生じたノイズを除去するノイズキャンセラ15へ
入力される。ノイズキャンセラ15から出力されるクロッ
クCLK はCPU ５、周辺モジュール６, ７へ制御クロック
として入力される。それ以外の構成は図１に示したマイ
クロコンピュータと同様となっており、同一構成部分に
は同一符号を付している。
【００２９】次にこのマイクロコンピュータの動作を、
各部信号のタイミングチャートを示す図６とともに説明
する。このマイクロコンピュータは図１に示すマイクロ
コンピュータと同様に、発振子OSC1, OSC2をともに接続
した場合は、低速クロックＸc から高速クロックＸに切
換えて、切換えた高速クロックＸによりCPU ５、周辺モ
ジュール６, ７を駆動する。また発振子OSC1及び発振子
OSC2のいずれかを接続した場合は、接続した発振子によ
るクロックを発生させ、発生したクロックでCPU ５、周
辺モジュール６, ７を駆動する。
各部信号のタイミングチャートを示す図６とともに説明
する。このマイクロコンピュータは図１に示すマイクロ
コンピュータと同様に、発振子OSC1, OSC2をともに接続
した場合は、低速クロックＸc から高速クロックＸに切
換えて、切換えた高速クロックＸによりCPU ５、周辺モ
ジュール６, ７を駆動する。また発振子OSC1及び発振子
OSC2のいずれかを接続した場合は、接続した発振子によ
るクロックを発生させ、発生したクロックでCPU ５、周
辺モジュール６, ７を駆動する。
【００３０】ところで発振子OSC1, OSC2をともに接続し
て発振回路２及び発振回路３から図６(b),(a) に示すよ
うに高速クロックＸ及び低速クロックＸc が出力されて
いて、セレクタ11が低速クロックＸc を選択していると
きに、カウンタ10からオーバーフロー信号OVF が出力さ
れ、RSフリップフロップ12がセットされて図６(c) に示
すように出力端子Ｑが“１”になったとき、即ち、セレ
クタ11から出力するクロックCLK が低速クロックＸc か
ら高速クロックＸに切換わる時点では図６(d)に示すよ
うに、負のショートパルスからなるノイズＮが発生する
ことがある。しかし、このようなノイズＮを含んだ高速
クロックＸであるクロックCLK は、ノイズキャンセラ15
へ入力されてノイズキャンセラ15でノイズＮが除去され
る。そしてノイズキャンセラ15から図６(e) に示すよう
にノイズＮを含んでいない高速クロックＸであるクロッ
クCLK が出力され、CPU ５、周辺モジュール６, ７を誤
動作させずに確実に駆動する。これによりマイクロコン
ピュータの応用範囲を拡大でき、またその動作の信頼性
を高めることができる。
て発振回路２及び発振回路３から図６(b),(a) に示すよ
うに高速クロックＸ及び低速クロックＸc が出力されて
いて、セレクタ11が低速クロックＸc を選択していると
きに、カウンタ10からオーバーフロー信号OVF が出力さ
れ、RSフリップフロップ12がセットされて図６(c) に示
すように出力端子Ｑが“１”になったとき、即ち、セレ
クタ11から出力するクロックCLK が低速クロックＸc か
ら高速クロックＸに切換わる時点では図６(d)に示すよ
うに、負のショートパルスからなるノイズＮが発生する
ことがある。しかし、このようなノイズＮを含んだ高速
クロックＸであるクロックCLK は、ノイズキャンセラ15
へ入力されてノイズキャンセラ15でノイズＮが除去され
る。そしてノイズキャンセラ15から図６(e) に示すよう
にノイズＮを含んでいない高速クロックＸであるクロッ
クCLK が出力され、CPU ５、周辺モジュール６, ７を誤
動作させずに確実に駆動する。これによりマイクロコン
ピュータの応用範囲を拡大でき、またその動作の信頼性
を高めることができる。
【００３１】図７は本発明に係るマイクロコンピュータ
の第４実施例の構成を示すブロック図である。発振回路
２が出力する高速クロックＸはOR回路16の一入力端子及
びAND 回路11b の他入力端子へ入力され、OR回路16の他
入力端子には初期リセット信号IRSTが入力される。OR回
路16の出力信号はカウンタ10のクリア端子CLへ入力され
る。発振回路３が出力する低速クロックＸc はカウンタ
10へカウント対象として入力され、またAND 回路11a の
他入力端子へ入力される。それ以外の構成は図１に示し
たマイクロコンピュータと同様であり、同一構成部分に
は同一符号を付している。
の第４実施例の構成を示すブロック図である。発振回路
２が出力する高速クロックＸはOR回路16の一入力端子及
びAND 回路11b の他入力端子へ入力され、OR回路16の他
入力端子には初期リセット信号IRSTが入力される。OR回
路16の出力信号はカウンタ10のクリア端子CLへ入力され
る。発振回路３が出力する低速クロックＸc はカウンタ
10へカウント対象として入力され、またAND 回路11a の
他入力端子へ入力される。それ以外の構成は図１に示し
たマイクロコンピュータと同様であり、同一構成部分に
は同一符号を付している。
【００３２】次にこのマイクロコンピュータの動作を説
明する。発振子接続端子1a,1b 間に発振子OSC1を接続
し、発振子接続端子1c,1d 間に発振子OSC2を接続してマ
イクロコンピュータを使用する場合、マイクロコンピュ
ータ１の電源を立上げると、発振回路２, ３がともに発
振動作し、高速クロックＸはOR回路16及びAND 回路11b
へ入力される。発振回路３が出力する低速クロックＸc
はカウント対象としてカウンタ10へ入力され、またAND
回路11b へ入力される。電源の立上げにより初期リセッ
ト信号IRSTが発生し、OR回路9bを介してRSフリップフロ
ップ12のリセット端子Ｒへ入力され、RSフリップフロッ
プ12がリセットされて出力端子Ｑが“０”になる。初期
リセット信号IRSTがOR回路16を介してカウンタ10のクリ
ア端子CLへ入力され、カウント値がクリアされる。
明する。発振子接続端子1a,1b 間に発振子OSC1を接続
し、発振子接続端子1c,1d 間に発振子OSC2を接続してマ
イクロコンピュータを使用する場合、マイクロコンピュ
ータ１の電源を立上げると、発振回路２, ３がともに発
振動作し、高速クロックＸはOR回路16及びAND 回路11b
へ入力される。発振回路３が出力する低速クロックＸc
はカウント対象としてカウンタ10へ入力され、またAND
回路11b へ入力される。電源の立上げにより初期リセッ
ト信号IRSTが発生し、OR回路9bを介してRSフリップフロ
ップ12のリセット端子Ｒへ入力され、RSフリップフロッ
プ12がリセットされて出力端子Ｑが“０”になる。初期
リセット信号IRSTがOR回路16を介してカウンタ10のクリ
ア端子CLへ入力され、カウント値がクリアされる。
【００３３】RSフリップフロップ12がリセットされたこ
とによりAND 回路11b の論理が成立してAND 回路11b か
ら高速クロックＸが出力され、OR回路11d から高速クロ
ックＸであるクロックCLK を出力してCPU ５、周辺モジ
ュール６, ７を駆動できる。ところで発振回路２が発振
動作を停止した場合は、高速クロックＸがカウンタ10の
クリア端子CLへ入力されず、カウンタ10は低速クロック
Ｘc をカウントし初期値からカウントダウンしてカウン
ト値がオーバーフローし、オーバーフロー信号OVF を出
力する。それによりRSフリップフロップ12がセットされ
て出力端子Ｑが“１”になり、AND 回路11a の論理が成
立してAND 回路11a から低速クロックＸc が出力され、
OR回路11d から低速クロックＸc であるクロックCLK を
出力して、CPU ５、周辺モジュール６, ７を低速クロッ
クＸc で駆動できる。また、高速クロックＸがカウンタ
10のクリア端子CLに入力される都度カウント値がクリア
されてオーバーフロー信号OVF を出力しない。そしてRS
フリップフロップ12はセットされたままになる。
とによりAND 回路11b の論理が成立してAND 回路11b か
ら高速クロックＸが出力され、OR回路11d から高速クロ
ックＸであるクロックCLK を出力してCPU ５、周辺モジ
ュール６, ７を駆動できる。ところで発振回路２が発振
動作を停止した場合は、高速クロックＸがカウンタ10の
クリア端子CLへ入力されず、カウンタ10は低速クロック
Ｘc をカウントし初期値からカウントダウンしてカウン
ト値がオーバーフローし、オーバーフロー信号OVF を出
力する。それによりRSフリップフロップ12がセットされ
て出力端子Ｑが“１”になり、AND 回路11a の論理が成
立してAND 回路11a から低速クロックＸc が出力され、
OR回路11d から低速クロックＸc であるクロックCLK を
出力して、CPU ５、周辺モジュール６, ７を低速クロッ
クＸc で駆動できる。また、高速クロックＸがカウンタ
10のクリア端子CLに入力される都度カウント値がクリア
されてオーバーフロー信号OVF を出力しない。そしてRS
フリップフロップ12はセットされたままになる。
【００３４】また、発振子接続端子1c,1d 間にのみ発振
子OSC2を接続してマイクロコンピュータ１を使用する場
合、マイクロコンピュータ１の電源を立上げると、発振
回路３のみが発振動作し、低速クロックＸc が出力され
る。この低速クロックＸc をカウンタ10がカウントし、
カウント値の初期値をカウントダウンしカウント値がオ
ーバーフローするとオーバーフロー信号OVF を出力し、
OR回路9aを介してRSフリップフロップ12のセット端子Ｓ
へ入力されて、RSフリップフロップ12がセットされ出力
端子Ｑが“１”になる。それによりAND 回路11a の論理
が成立してAND回路11a から低速クロックＸc が出力さ
れ、OR回路11d から低速クロックＸc であるクロックCL
K を出力して、CPU ５、周辺モジュール６, ７を駆動で
きる。カウンタ10のクリア端子CLには高速クロックＸが
入力されないため、カウント値はクリアされない。
子OSC2を接続してマイクロコンピュータ１を使用する場
合、マイクロコンピュータ１の電源を立上げると、発振
回路３のみが発振動作し、低速クロックＸc が出力され
る。この低速クロックＸc をカウンタ10がカウントし、
カウント値の初期値をカウントダウンしカウント値がオ
ーバーフローするとオーバーフロー信号OVF を出力し、
OR回路9aを介してRSフリップフロップ12のセット端子Ｓ
へ入力されて、RSフリップフロップ12がセットされ出力
端子Ｑが“１”になる。それによりAND 回路11a の論理
が成立してAND回路11a から低速クロックＸc が出力さ
れ、OR回路11d から低速クロックＸc であるクロックCL
K を出力して、CPU ５、周辺モジュール６, ７を駆動で
きる。カウンタ10のクリア端子CLには高速クロックＸが
入力されないため、カウント値はクリアされない。
【００３５】次に、発振子接続端子1a,1b 間にのみ発振
子OSC1を接続してマイクロコンピュータ１を使用する場
合、マイクロコンピュータ１の電源を立上げると発振回
路２が発振動作して高速クロックＸが出力されカウンタ
10のクリア端子CL及びAND 回路11b へ入力される。そし
てカウンタ10のカウント値は高速クロックＸが入力され
る都度クリアされてオーバーフロー信号OVF を出力しな
い。また電源の立上げにより初期リセット信号IRSTがRS
フリップフロップ12のリセット端子Ｒへ入力され、RSフ
リップフロップ12がリセットされて出力端子Ｑが“０”
になる。それによりAND 回路11b の論理が成立してAND
回路11b から高速クロックＸが出力され、OR回路11d か
ら高速クロックＸであるクロックCLK が出力されて、CP
U ５、周辺モジュール６, ７を駆動できる。
子OSC1を接続してマイクロコンピュータ１を使用する場
合、マイクロコンピュータ１の電源を立上げると発振回
路２が発振動作して高速クロックＸが出力されカウンタ
10のクリア端子CL及びAND 回路11b へ入力される。そし
てカウンタ10のカウント値は高速クロックＸが入力され
る都度クリアされてオーバーフロー信号OVF を出力しな
い。また電源の立上げにより初期リセット信号IRSTがRS
フリップフロップ12のリセット端子Ｒへ入力され、RSフ
リップフロップ12がリセットされて出力端子Ｑが“０”
になる。それによりAND 回路11b の論理が成立してAND
回路11b から高速クロックＸが出力され、OR回路11d か
ら高速クロックＸであるクロックCLK が出力されて、CP
U ５、周辺モジュール６, ７を駆動できる。
【００３６】なお、このマイクロコンピュータ１にも、
図３に示すようにAND 回路13及びインバータ14を設けて
カウンタ10の消費電流を低減できる。また図５に示すよ
うにノイズキャンセラ15を設けて、低速クロックＸc か
ら高速クロックＸに切換えるときに、高速クロックＸに
発生するノイズを除去することができる。
図３に示すようにAND 回路13及びインバータ14を設けて
カウンタ10の消費電流を低減できる。また図５に示すよ
うにノイズキャンセラ15を設けて、低速クロックＸc か
ら高速クロックＸに切換えるときに、高速クロックＸに
発生するノイズを除去することができる。
【００３７】図８は本発明に係るマイクロコンピュータ
の第５実施例の構成を示すブロック図である。カウンタ
10のオーバーフロー信号OVF がAND 回路17の一入力端子
に入力され、その他入力端子にはインバータ18を介して
RSフリップフロップ12の出力端子Ｑの信号が入力され
る。AND 回路17から割込み要求信号ITR が出力される。
それ以外の構成は図７に示したマイクロコンピュータと
同様となっており、同一構成部分には同一符号を付して
いる。
の第５実施例の構成を示すブロック図である。カウンタ
10のオーバーフロー信号OVF がAND 回路17の一入力端子
に入力され、その他入力端子にはインバータ18を介して
RSフリップフロップ12の出力端子Ｑの信号が入力され
る。AND 回路17から割込み要求信号ITR が出力される。
それ以外の構成は図７に示したマイクロコンピュータと
同様となっており、同一構成部分には同一符号を付して
いる。
【００３８】次にこのマイクロコンピュータの動作を各
部信号のタイミングチャートを示す図９とともに説明す
る。このマイクロコンピュータは図７に示されたマイク
ロコンピュータと同様に、発振子OSC1, OSC2をともに接
続し、高速クロックＸ及び低速クロックＸc が発生して
いる場合には、セレクタ11から高速クロックＸであるク
ロックCLK が出力される。そて、高速クロックＸが発生
しなくなったときにはカウンタ10からオーバーフロー信
号OVF が出力されてRSフリップフロップ12がセットさ
れ、AND 回路11a から低速クロックＸc が出力されて、
セレクタ11から低速クロックＸc であるクロックCLK を
出力する。
部信号のタイミングチャートを示す図９とともに説明す
る。このマイクロコンピュータは図７に示されたマイク
ロコンピュータと同様に、発振子OSC1, OSC2をともに接
続し、高速クロックＸ及び低速クロックＸc が発生して
いる場合には、セレクタ11から高速クロックＸであるク
ロックCLK が出力される。そて、高速クロックＸが発生
しなくなったときにはカウンタ10からオーバーフロー信
号OVF が出力されてRSフリップフロップ12がセットさ
れ、AND 回路11a から低速クロックＸc が出力されて、
セレクタ11から低速クロックＸc であるクロックCLK を
出力する。
【００３９】また発振子OSC2のみを接続している場合に
は、低速クロックＸc のみが発生し、カウンタ10からオ
ーバーフロー信号OVF が出力されてRSフリップフロップ
12がセットされ、セレクタ11から低速クロックＸC であ
るクロックCLK が出力される。更に発振子OSC1のみを接
続している場合には、RSフリップフロップ12がセットさ
れず、セレクタ11から高速クロックＸであるクロックCL
K が出力される。
は、低速クロックＸc のみが発生し、カウンタ10からオ
ーバーフロー信号OVF が出力されてRSフリップフロップ
12がセットされ、セレクタ11から低速クロックＸC であ
るクロックCLK が出力される。更に発振子OSC1のみを接
続している場合には、RSフリップフロップ12がセットさ
れず、セレクタ11から高速クロックＸであるクロックCL
K が出力される。
【００４０】ところで、前述したように高速クロックＸ
及び低速クロックＸc を、図９(a),(b) に示す如くとも
に発生させてマイクロコンピュータ１を高速クロックＸ
で駆動しているときに、外乱又は回路の故障等によって
図９(b) に示す如く高速クロックＸが発生しなくなる
と、カウンタ10のカウント値がクリアされなくなって、
図９(c) に示すようにカウンタ10のカウント値がオーバ
ーフローし、オーバーフローした時点で図９(d) に示す
ようにオーバーフロー信号OVF が出力されてRSフリップ
フロップ12がセットされる。
及び低速クロックＸc を、図９(a),(b) に示す如くとも
に発生させてマイクロコンピュータ１を高速クロックＸ
で駆動しているときに、外乱又は回路の故障等によって
図９(b) に示す如く高速クロックＸが発生しなくなる
と、カウンタ10のカウント値がクリアされなくなって、
図９(c) に示すようにカウンタ10のカウント値がオーバ
ーフローし、オーバーフローした時点で図９(d) に示す
ようにオーバーフロー信号OVF が出力されてRSフリップ
フロップ12がセットされる。
【００４１】それによりAND 回路11a から低速クロック
Ｘc が出力されるが、オーバーフロー信号OVF が出力さ
れた時点は、RSフリップフロップ12の出力端子Ｑは図９
(e)に示すように“０”であり、それをインバータ18で
反転させた信号がAND 回路17へ入力されてAND 回路17の
論理が成立し、AND 回路17からセレクタ11から出力され
るクロックCLK が高速クロックＸから低速クロックＸc
に切換ったことをCPU５へ知らせる図９(f) に示す割込
み要求信号ITR が出力される。それによりCPU５に発振
動作の不調によりクロックCLK が高速クロックＸから低
速クロックＸcに切換ったことを検知させることができ
る。
Ｘc が出力されるが、オーバーフロー信号OVF が出力さ
れた時点は、RSフリップフロップ12の出力端子Ｑは図９
(e)に示すように“０”であり、それをインバータ18で
反転させた信号がAND 回路17へ入力されてAND 回路17の
論理が成立し、AND 回路17からセレクタ11から出力され
るクロックCLK が高速クロックＸから低速クロックＸc
に切換ったことをCPU５へ知らせる図９(f) に示す割込
み要求信号ITR が出力される。それによりCPU５に発振
動作の不調によりクロックCLK が高速クロックＸから低
速クロックＸcに切換ったことを検知させることができ
る。
【００４２】なお、夫々の実施例においてカウンタをダ
ウンカウント動作させたが、それは例示であり、アップ
カウント動作させても同様の効果が得られるのは勿論で
ある。また、カウンタ及びRSフリップフロップは単なる
例示であり同等の機能を有するものと置換できるのは言
うまでもない。更に、マイクロコンピュータを駆動する
クロックを、ソフトウェアにより高速クロック又は低速
クロックに切換え得る回路で切換えるようにしてもよ
い。
ウンカウント動作させたが、それは例示であり、アップ
カウント動作させても同様の効果が得られるのは勿論で
ある。また、カウンタ及びRSフリップフロップは単なる
例示であり同等の機能を有するものと置換できるのは言
うまでもない。更に、マイクロコンピュータを駆動する
クロックを、ソフトウェアにより高速クロック又は低速
クロックに切換え得る回路で切換えるようにしてもよ
い。
【００４３】
【発明の効果】以上詳述したように第１発明のマイクロ
コンピュータは、第１発振回路のクロックを計数手段で
計数し、計数手段が出力するオーバーフロー信号でラッ
チ手段のラッチ内容を変更するようにし、ラッチ内容に
基づいて第１発振回路又は第２発振回路のクロックを選
択するようにしたので一方の発振回路のクロックのみで
マイクロコンピュータを駆動する場合には、従来のよう
に両発振回路の夫々に発振子を接続する必要がない。そ
のためマイクロコンピュータの使用者側での発振子の接
続の煩わしさを軽減でき、またコストの低減を図り得
る。また計数手段の消費電流を低減できる。更にマイク
ロコンピュータを駆動するクロックのノイズを除去でき
る等の効果を奏する。
コンピュータは、第１発振回路のクロックを計数手段で
計数し、計数手段が出力するオーバーフロー信号でラッ
チ手段のラッチ内容を変更するようにし、ラッチ内容に
基づいて第１発振回路又は第２発振回路のクロックを選
択するようにしたので一方の発振回路のクロックのみで
マイクロコンピュータを駆動する場合には、従来のよう
に両発振回路の夫々に発振子を接続する必要がない。そ
のためマイクロコンピュータの使用者側での発振子の接
続の煩わしさを軽減でき、またコストの低減を図り得
る。また計数手段の消費電流を低減できる。更にマイク
ロコンピュータを駆動するクロックのノイズを除去でき
る等の効果を奏する。
【００４４】第２発明のマイクロコンピュータは、第２
発振回路のクロックを計数手段が計数し、該計数手段の
計数値を第１発振回路のクロックでクリアし、計数手段
が出力するオーバーフロー信号でラッチ手段のラッチ内
容を変更して、ラッチ内容に基づいて第１発振回路又は
第２発振回路のクロックを選択するようにしたので、一
方の発振回路のクロックのみでマイクロコンピュータを
駆動する場合には、従来のように両発振回路の夫々に発
振子を接続する必要がない。そのためマイクロコンピュ
ータの使用者側での発振子の接続の煩わしさを軽減で
き、またコストの低減を図ることができる。また、計数
手段の消費電流を低減できる。更にマイクロコンピュー
タを駆動するクロックのノイズを除去できる。更にまた
第２発振回路のクロックから第１発振回路のクロックに
切換ったことを知らせる信号を出力できる等の効果を奏
する。
発振回路のクロックを計数手段が計数し、該計数手段の
計数値を第１発振回路のクロックでクリアし、計数手段
が出力するオーバーフロー信号でラッチ手段のラッチ内
容を変更して、ラッチ内容に基づいて第１発振回路又は
第２発振回路のクロックを選択するようにしたので、一
方の発振回路のクロックのみでマイクロコンピュータを
駆動する場合には、従来のように両発振回路の夫々に発
振子を接続する必要がない。そのためマイクロコンピュ
ータの使用者側での発振子の接続の煩わしさを軽減で
き、またコストの低減を図ることができる。また、計数
手段の消費電流を低減できる。更にマイクロコンピュー
タを駆動するクロックのノイズを除去できる。更にまた
第２発振回路のクロックから第１発振回路のクロックに
切換ったことを知らせる信号を出力できる等の効果を奏
する。
【図１】 本発明に係るマイクロコンピュータの第１実
施例の構成を示すブロック図である。
施例の構成を示すブロック図である。
【図２】 各部信号のタイミングチャートである。
【図３】 本発明に係るマイクロコンピュータの第２実
施例の構成を示すブロック図である。
施例の構成を示すブロック図である。
【図４】 各部信号のタイミングチャートである。
【図５】 本発明に係るマイクロコンピュータの第３実
施例の構成を示すブロック図である。
施例の構成を示すブロック図である。
【図６】 各部信号のタイミングチャートである。
【図７】 本発明に係るマイクロコンピュータの第４実
施例の構成を示すブロック図である。
施例の構成を示すブロック図である。
【図８】 本発明に係るマイクロコンピュータの第５実
施例の構成を示すブロック図である。
施例の構成を示すブロック図である。
【図９】 各部信号のタイミングチャートである。
【図１０】 従来のマイクロコンピュータの構成を示す
ブロック図である。
ブロック図である。
【図１１】 セレクタの構成を示すブロック図である。
１ マイクロコンピュータ、２，３ 発振回路、５ CP
U 、10 カウンタ、11 セレクタ、12 RSフリップフロ
ップ。
U 、10 カウンタ、11 セレクタ、12 RSフリップフロ
ップ。
Claims (6)
- 【請求項１】 発振周波数が異なるクロックを出力する
第１発振回路及び第２発振回路を夫々内蔵しており、第
１発振回路又は第２発振回路のクロックにより駆動さ
れ、リセット信号によりリセットされるマイクロコンピ
ュータにおいて、 前記第１発振回路が出力するクロックを計数する計数手
段と、 該計数手段のオーバーフロー信号によりセットされ、前
記リセット信号によりリセットされるラッチ手段と、 該ラッチ手段がセットされた場合に第１発振回路のクロ
ックを、リセットされた場合に第２発振回路のクロック
を選択するクロック選択手段とを備えていることを特徴
とするマイクロコンピュータ。 - 【請求項２】 発振周波数が異なるクロックを出力する
第１発振回路及び第２発振回路を夫々内蔵しており、第
１発振回路又は第２発振回路のクロックにより駆動さ
れ、リセット信号によりリセットされるマイクロコンピ
ュータにおいて、 前記第２発振回路が出力するクロックを計数し、前記第
１発振回路が出力するクロックによりクリアされる計数
手段と、 該計数手段のオーバーフロー信号によりセットされ、前
記リセット信号によりリセットされるラッチ手段と、 該ラッチ手段がセットされた場合に第２発振回路のクロ
ックを、リセットされた場合に第１発振回路のクロック
を選択するクロック選択手段とを備えていることを特徴
とするマイクロコンピュータ。 - 【請求項３】 オーバーフロー信号とラッチ手段のラッ
チ内容に基づく信号とが入力されて、割込み要求信号を
出力する論理手段を備えている請求項２記載のマイクロ
コンピュータ。 - 【請求項４】 計数手段がタイマであり、ラッチ手段が
RSフリップフロップである請求項１又は請求項２記載の
マイクロコンピュータ。 - 【請求項５】 ラッチ手段のセット後、計数手段へのク
ロックの入力を禁ずる論理手段を備えている請求項１又
は請求項２記載のマイクロコンピュータ。 - 【請求項６】 ラッチ手段のラッチ内容により選択され
たクロックが入力され、該クロックに生じているノイズ
を除去するノイズキャンセラを備えている請求項１又は
請求項２記載のマイクロコンピュータ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6149745A JPH0816276A (ja) | 1994-06-30 | 1994-06-30 | マイクロコンピュータ |
| US08/970,536 US5907699A (en) | 1994-06-30 | 1997-11-14 | Microcomputer with two oscillators of different frequencies selectable by a reset signal set by an instruction or by an overflow signal of a counter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6149745A JPH0816276A (ja) | 1994-06-30 | 1994-06-30 | マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0816276A true JPH0816276A (ja) | 1996-01-19 |
Family
ID=15481855
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6149745A Pending JPH0816276A (ja) | 1994-06-30 | 1994-06-30 | マイクロコンピュータ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5907699A (ja) |
| JP (1) | JPH0816276A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100481842B1 (ko) * | 1997-12-10 | 2005-07-07 | 삼성전자주식회사 | 리셋제어회로 |
| US7293185B2 (en) | 2003-07-22 | 2007-11-06 | Oki Electric Industry Co., Ltd. | Clock control circuit and clock control method that switchingly supplies a high-speed clock and a low-speed clock |
| US7405602B2 (en) | 2004-11-17 | 2008-07-29 | Fujitsu Limited | Reset control circuit and reset control method |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100248153B1 (ko) * | 1997-11-22 | 2000-03-15 | 김영환 | 원칩 마이크로 컴퓨터의 리셋신호 제어회로 |
| JP2001154844A (ja) * | 1999-11-30 | 2001-06-08 | Nec Corp | シングルチップマイクロコンピュータ |
| US7100061B2 (en) | 2000-01-18 | 2006-08-29 | Transmeta Corporation | Adaptive power control |
| KR100420116B1 (ko) * | 2000-08-31 | 2004-03-02 | 삼성전자주식회사 | 저전력 소모 씨디엠에이 모뎀 칩 설계를 위한 프로세서클럭 발생 회로 및 클럭 발생 방법 |
| EP1584939B1 (en) * | 2004-04-07 | 2013-02-13 | STMicroelectronics (Research & Development) Limited | An integrated circuit with boundary scan test circuitry |
| US7457974B2 (en) * | 2005-09-08 | 2008-11-25 | International Business Machines Corporation | Dynamically changing PCI clocks |
| JP2008310425A (ja) * | 2007-06-12 | 2008-12-25 | Seiko Epson Corp | 集積回路装置、電子機器 |
| JP2018092423A (ja) * | 2016-12-05 | 2018-06-14 | ルネサスエレクトロニクス株式会社 | 半導体装置、制御システム、及び同期方法 |
| US10248157B1 (en) * | 2018-08-14 | 2019-04-02 | The United States Of America As Represented By The Secretary Of The Navy | Sample clock source for digital data systems |
Family Cites Families (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US4322580A (en) * | 1980-09-02 | 1982-03-30 | Gte Automatic Electric Labs Inc. | Clock selection circuit |
| US4379993A (en) * | 1980-12-29 | 1983-04-12 | Gte Automatic Electric Labs Inc. | Pulse failure monitor circuit employing selectable frequency reference clock and counter pair to vary time period of pulse failure indication |
| US4490581A (en) * | 1982-09-30 | 1984-12-25 | Gte Automatic Electric Labs Inc. | Clock selection control circuit |
| US4538272A (en) * | 1983-12-22 | 1985-08-27 | Gte Automatic Electric Incorporated | Prioritized clock selection circuit |
| US4653054A (en) * | 1985-04-12 | 1987-03-24 | Itt Corporation | Redundant clock combiner |
| US4754216A (en) * | 1987-09-03 | 1988-06-28 | National Semiconductor Corporation | Method and apparatus for qualifying the decode window margin of a phase locked loop data synchronizer |
| US5261082A (en) * | 1987-11-20 | 1993-11-09 | Hitachi, Ltd. | Semiconductor integrated circuit having a plurality of oscillation circuits |
| US4965524A (en) * | 1988-06-09 | 1990-10-23 | National Semiconductor Corp. | Glitch free clock select |
| US4899351A (en) * | 1988-07-18 | 1990-02-06 | Western Digital Corporation | Transient free clock switch logic |
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| JPH0528658A (ja) * | 1991-07-24 | 1993-02-05 | Nec Corp | １−７コード信号デコード装置 |
| JP2819877B2 (ja) * | 1991-08-26 | 1998-11-05 | 日本電気株式会社 | 発振回路 |
| JP2678115B2 (ja) * | 1992-02-06 | 1997-11-17 | 三菱電機株式会社 | タイマ回路 |
| JPH05259848A (ja) * | 1992-03-11 | 1993-10-08 | Nec Corp | クロック発生装置 |
| FI95980C (fi) * | 1992-09-04 | 1996-04-10 | Nokia Mobile Phones Ltd | Menetelmä ja kytkentäjärjestely ajan mittaamiseksi tarkasti epätarkalla kellolla |
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-
1994
- 1994-06-30 JP JP6149745A patent/JPH0816276A/ja active Pending
-
1997
- 1997-11-14 US US08/970,536 patent/US5907699A/en not_active Expired - Fee Related
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|---|---|---|---|---|
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| US7405602B2 (en) | 2004-11-17 | 2008-07-29 | Fujitsu Limited | Reset control circuit and reset control method |
Also Published As
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|---|---|
| US5907699A (en) | 1999-05-25 |
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